TWI336932B - Semiconductor device and fabrication method thereof - Google Patents

Description

丨 L336932 九、發明說明： 【發明所屬之技術領域】 本發明係有關於一種半導體元件及其製造方法，特別 有關於一種包括堆疊電容器結構之記憶體元件及其製造 ·· 方法。

' I 【先前技術】 隨著積體電路廣泛地運用，為因應不同使用目的，更 高效能與更低廉價格之各類半導體元件相繼產出，其中， 動態隨機存取記憶體（DRAM)在現今資訊電子業中更有 著不可或缺的地位。 現今大多數的DRAM單元是由一個電晶體與一個電 容器所構成。由於目前DRAM之記憶容量已達到512百 萬位元，甚至1024百萬位元以上，在元件積集度要求越 來越高的情況下，記憶單元與電晶體的尺寸需要大幅縮 小，才可能製造出記憶容量更高，處理速度更快的 DRAM。利用立體化電容器的製程技術，可以大量地減少 電容器於半導體基底上所佔佈之面積，因此，立體化電容 器開始被運用於DRAM的製程上，例如堆疊型電容器， 便被廣泛地運用在記憶容量為512百萬位元以上的 DRAM。 然而，隨著記憶容量要求越來越高，製程微縮至90nm 之後，要在單位面積内提供足夠的電容量變得越來越困 難，因此，需要一新的堆疊型記憶體結構，可提供足夠的 電容器表面積。

Client's Docket No.: 2005-0003 TT's Docket No;0548-A50961-TW/Final/wayne 1336932 【發明内容】 “ 此•解決上述問題，本發明提佴-種堆爲塑 記憶體元件及其製造方法， 重堆^ 且其堆宜型电奋益結構有足夠的機械強度。 ^發明提供—種半導體元件之製造方法。首先，提供 -基底’形成-犧牲層於基底土 ” 形成一問口，拟屮s„ 者圖形化犧牲層， :成開口开/成一罩幕層，覆蓋犧 上部部份側壁。後續’以罩幕層為罩幕 曰擴大犧牲層之開口的下部部份，移除罩篡；。 形成一第一電極層於犧牲層^ 曰° /、4 ， 你社嘴衣面和開口之側蜃都 上，移除犧牲層表面之部份第一電 . 形成一電容介電層於第-電極層 上i成第一電極層於電容介電層上。 本發明提供一種半導體元件，包括 疊電：器包括一大體上沿垂直一基底表面之方？延伸: 弟一電極層；一設置於第一電極 置二電容介電層上之第二電極層，其中第：電層層。 之開口的下部部份較上部部份寬。 【實施方式】 以下將以實施例詳細說明，做為本發明之來 例係伴隨著圖式說明之。在圖式或描述中，相似或 = 部分係使肋同之圖號。在(U式中，實施例之形狀 度可擴大，以簡化或是方便標示。圖式中各元件之部 以分別描述說明之，值得注意的是，圖中未繪示或描^之 兀件，可以具有各種熟習此技藝之人士所知的形式^另

Client’s Docket No.: 2005-0003 ΤΓ s Dockel N〇：054S-A50961-TW/F,nal/Wayne 1、特叱之貫施例僅為揭示本發明使用之特定方式，其並 以^本發明。基底上方可以形成任何所需的半導體元 二如MOS電晶體、電阻、邏輯元件等，不過，此處 為了簡化圖式，僅以平故的罝泛主_ .? ,, 十正的基底表不之。在本發明的敘述 土4 司可包括半導體晶圓上，已形成的元件與 後瓜在晶圓上的各種塗層’。 杜夕ΪΛΑ圖〜第1 κ圖揭示本發明一實施例堆疊記憶體元 =广方法。請注意，本發明可包括複數個記憶晶胞， =間、4 ’在以下實施例中僅描述對應於—記憶晶胞之單 可’請參照第1Α圖’提供一基底102，基底 有石夕、石夕、坤化鎵、氮化鎵、應變石夕或石夕 =，，且上。，本發明一較佳實施例中，基底ι〇2為單晶矽 ί 2者’於ί底102上依序沉積-第-墊層⑽及-如：化弟一墊層1〇4和第二墊層106形成方法例 == 目:冗積法。第一塾層1〇4較佳為氧化石夕所組成; j曰06較佳為虱化矽所組成。接下來，以例如化學 =目沉積法或是旋轉塗佈法形成—犧牲層⑽ 層Γ可以為摻雜之氧切所組成。在本 么月之較k貫知例中，犧牲層108為领玻璃（Β 福請參照第1Β圖’以例如黃光微影製程圖形化 犧牲層108 ’开> 成至少一開口丨〗〇 二藝層106。 110,其中開口 暴露第 續’請參照第1c圖，以例如化學氣相沉積法形成 aieni’s Docket No. 2005-0003 Π s Docket No.〇548-A5〇96]-7'W/i7inal/waync n2覆蓋犧牲層⑽表面和犧牲層⑽之開口 no的側壁和底部，接著，對多晶梦層ιΐ2進行一回 1336932 程。 睛芩照第〗D圖，進行 丹傻 1 Ί, 7—傾斜角度之離子佑姑 J :程’並由於此離子佈植"4製程為傾斜角产： 皇:離子，直114製程之摻雜物僅佈植於犧牲】= 之上部部份側壁的摻雜之多晶矽戶】】 ^ Ι01Γ 亚未佈植摻雜物。在本發明一較田t 之推雜物為蝴。另外，離子佈植 角=口"。的大小和產品的設計來決定。= =一非4向性賴程’移除開口 no底部之多晶“ 接下來’請參照第1E圖，以例如氯氧 為蝕刻液或是蝕刻氣體，進行一 .4〇H) 雜之多晶石夕層112b的兹刻速率遠較摻雜摻 的？速率快’因此可選擇性的移除未：:= 112b’而保留犧牲層⑽開口 uo上部的摻雜之：：：： 缓 __===二，=泡 108，開口 110下部之第二塾 ^ 後續，請”第_ 墊層104。 带占^ „ 圖，以例如旋轉塗佈法毯覆性的 ?成一弟一先阻層116填入犧牲層】08之開口 f，以例如臭氧_刻第—光阻層U6,使綱後之笫f 光阻層m頂部不覆蓋罩幕層]12 以聊為飯刻液或叙刻氣體執行一較長時

Client^ Docket No.; 2005-0003 iT's Docket No:0548-A5096!-TW/Final/wayne 8 L336932 二：本實施例摻雜之多晶石夕n 由於開口 下半部之第-塾層Π)4、第二墊 ⑽已為第一 層116所保護，所以，料罩6 幕層112a之蝕刻製程，不會^ '、 或是額外的損傷。 A成上述各層之過度钕刻， 开1接：來’请蒼照第1G圖，移除第-光阻層11,6，並 :成：广電極層118於犧牲層⑽表面和開"Ο之側 Πΐ;第人一電極層118較佳為具有低導電特性之金 ^金屬化合物所組成，例如Al、Si、TaSiN、WSiN、 =1N、WSi、MoSi、CoSi、w、侧、Ta、⑽、^、彻、 = Hm、zr、ZrN、Mo、MoN、Y、YN、La、LaN、Ce 或 CeN。 彤成後’ΐ，：芩ί弟1H圖’以例如旋轉塗佈法毯覆性的 形成-弟二光阻層no於第一電極層118上並填入犧牲# 108之開口 110中。接下來，進行-化學機械研磨製程， 移除犧牲層⑽表面之部份第二光阻層12〇和部份第一電 極層118’使犧牲^108表面暴露，在此步驟中， 牲層⑽中之開口 110有填入第二光阻層12〇，因此，在 進行研磨製程時，可避免側向應力造成開口㈣間之犧牲 層⑽，塌或是損壞。接著，以例如臭氧移除第二光阻層 120(如第11圖所示）。 繼之，請參照第U圖，以例如浸泡B〇E之製程移除 犧牲層108,保留第一電極層U8，如此，第一電極層n8 形成大體上沿垂直基底102表面之方向延伸，且第」電極 層118形成包圍之開口 11〇的下部部份較上部部份寬之結 構。在本發明-較佳實施例中，第—電極層118所包圍之

Client's Docket No.: 2005-0003 TTs Docket N〇；0548-A50961-TW/Final/wayne 9 T336932 開口大體上為-瓶子狀。其後，以例如化 物理氣相沉積法，形成一電容介電層 =二塾㈣之表面，較佳電容介電二2 = 度’例如2〇〜50埃。另外，在本發明-實施例中 二："：層Π2為南介電常數介電層，例如μ办、趣、 、Ta2〇5、Hf〇2、Zr〇2、w〇3、Μη〇2、γΛ、U办、 Ce02 或 MgO。 亂相:積法，形成-第二電極層124覆蓋電容介電層 2,如此，第一電極層118、電容介電層⑵和第二電 極=124構成本發明一實施例之堆疊電容器mK圖 2例中’第—電極層124係毯覆性的覆蓋電容介電層 曰’但本發明不限於此’第二電極層124亦可具有較薄 之厚度，而僅順應性的覆蓋電容介電層122。 弟，圖〜第2J圖揭示本發明另一實施例堆疊記憶體 =件之以方法。請注；t，本發明可包括複數個記憶晶 胞’爲簡潔，在以下實施例中僅描述對應於一記憶晶胞之 單元。 首先，吻麥照第2A圖，提供一基底2〇2，基底2〇2 可以是絕緣層上有矽、石夕、砷化鎵、氮化鎵、應變矽或矽 鍺所組成，在本發明一較佳實施例中，基底2〇2為單晶矽 基底。接著，於基底2〇2上依序形成一第一墊層2〇4及一 第二墊層206,第一墊層2〇4和第二墊層2〇6形成方法例 =為化學氣相沉積法。第一墊層2〇4較佳為氧化矽所組成； 第一墊層206較佳為氮化矽所組成。接下來，以例如化學 氣相沉積法或旋轉塗佈法，形成一犧牲層208於第二墊層

Client’s Docket No.: 2005-0003 IT's Docket N〇：0548-A50961-TW/Fma|/wayne 10 齡層2〇8可以為摻雜之氧Μ所組成，在本發 明之^佳貫施例中，犧牲層為棚玻墻（bsg)。 犧牲層形成至少—二:U微影製程圖形化 二塾層施。 開口 2〗〇,其中開口 210暴露第 非廳ίυ參照第2C圖’以例如化學氣相沉積法形成 門口、二：：彡2’僅覆蓋該犧牲層208表面和犧牲層208 t 口210之上部部份側壁。在本發明較佳實施例中，形成 非順應介電層212之方法係浐田搭工a 成 ,avpr H .. 去係抓用原子層沉積法（atomic 】ayerdeposlt观，ALD)製程，且非順應 =華―組成。請注意，由於在此範例= 應介電層212係用作罩幕，其以下以罩幕層212i之貝 —接下來’請I照第2D圖’以罩幕層212為罩幕，進 浸泡磷酸之等向性蝕刻製程，以擴大犧牲 層2〇8開口 210之下部部份，其中包含移除部分之犧牲声 208 ’開σ 210下部之第二塾層施及第_墊層綱。a 後續’請參照第2E圖’以例如旋轉塗佈‘毯覆性的 形成一第一光阻層214填入犧牲層2〇8之開口 21〇中。 者’以例如臭氧回蝕刻第一光阻層214，使蝕刻後之第一 光阻層214頂部不覆蓋罩幕層212。接著，進行一 蝕刻製程，移除罩幕層212，由於開口 21〇下半部之第一

墊層2〇4、第二墊層206和犧牲層208已為第—光阻層2M 所保護，所以移除罩幕層212之蝕刻製程不會造成上0 層之過度蝕刻或其它損傷。 β 接下來，請參照第2F圖，移除第一光阻層Μ#，並 形成一第一電極層216於犧牲層208表面和該開口 21〇之

Client's Docket No.： 2005-0003 Τη Docket No:0548-A5096!-TW/Final/waync n 1336932 側壁和底部上，第一電極層216較佳為具有低導電特性之 金屬層或是金屬化合物，例如Al、Si、TaSiN、WSiN、 TiAIN、WSi、MoSi、CoSi、W、WN、Ta、TaN、Ti、TiN、 Hf、HfN、Zr、ZrN、Mo、MoN、Y、YN、La、LaN、Ce 或 CeN。 •後續，請參照第2G圖，以例如旋轉塗佈法毯覆性的 形成一第二光阻層218於犧牲層208上並填入犧牲層208 之開口 210中，接下來，進行一化學機械研磨製程，移除 犧牲層208表面之部份第二光阻層218和部份第一電極層 219，使犧牲層208表面暴露，在此步驟中，由於犧牲詹 208中之開口 210有填入第二光阻層218，因此，在進行 研磨製程時可避免側向應力造成開口 210間之犧牲層208 倒塌或損壞。接著，以例如臭氧移除第二光阻層218(如第 2H所示）。 繼之，請參照第21圖，以例如浸泡BOE之製程移除 犧牲層208，保留第一電極層219，如此，第一電極層219 形成大體上沿垂直基底202表面之方向延伸之結構，且第 一電極層219所包圍之開口 210的下部部份較上部部份 寬。在本發明一較佳實施例中，第一電極層219所包圍之 開口大體上為一瓶子狀。其後，以例如化學氣相沉積法或 物理氣相沉積法，形成一電容介電層220於第一電極層 219和第二塾層206之表面，較佳電容介電層220具有較 薄之厚度，例如20〜50埃。另外，在本發明一實施例中， 電容介電層220為高介電常數介電層，例如Al2〇3、A1N、 Ti〇2、Ta2〇5、Hf〇2、Zr〇2、"W〇3、Mn〇2、Y〗〇3、La2〇3、 Ce02 或 MgO。

Client's Docket No.: 2005-0003 T「’s Dockel No:0548-A50%l-TW/Final八vayne 12 1336932 其後，請參照第2J圖，以例如化學氣相沉積法或物 理氣相沉積法.，形成一第二電極層222覆蓋電容介電層 220，如此，第一電極層219、電容介電層220和第二電 極222層構成本實施例之堆疊電容器。在第2J圖之範例 中，第二電極層222係毯覆性的覆蓋電容介電層220，但 本發明不限於此，第二電極層222亦可為較薄之厚度，而 僅順應性的覆蓋電容介電層220。另外，爲簡潔，本發明 書並未描述電性連接堆疊電容器之電晶體、内連線結構或 週邊電路等相關元件，其為熟習之技術，熟習此技藝之人 士可根據本發明應用之。 根據上述實施例，本發明可提供下部包圍區域較大， 上部包圍區域較小之堆疊電容器結構，如此，其可提供足 夠較習知技術多電容器表面積，且其堆疊電容器結構機械 強度也較強，可符合次世代記憶體元件之需求。 雖然本發明已以較佳實施例揭露如上，然其並非用以 限定本發明，任何熟習此技藝者，在不脫離本發明之精神 和範圍内，當可作些許之更動與潤飾，因此，本發明之保 護範圍，當視後附之申請專利範圍所界定者為準。

Client's Docket No.: 2005-0003 *rT's Docket No:0548-A50961-TW/Final/wayne 1336932 【圖式簡單說明】 第1A圖〜第1K圖揭示本發明一實施例堆疊記憶體元 件之製造方法。

第2A圖〜第2J圖揭示本發明另一實施例堆疊記憶體 元件之製造方法。 I 【主要元件符號說明】 102〜基底； 104〜第一墊層； 106〜第二墊層； 108〜犧牲屬； 110〜開口； 112〜多晶矽層； 112a〜摻雜之多晶矽層/罩幕層； 112b〜未摻雜之多晶矽層； 114〜離子佈植； 116〜第一光阻層 118〜第一電極層； 122〜電容介電層； 120〜第二光阻層； 124〜第二電極層； 202〜基底； 204〜第一墊層； 206〜第二墊層； 210〜開口； 214〜第一光阻層； 218〜第二光阻層； 208〜犧牲層； 212〜非順應介電層/罩幕層； 216〜第一電極層； 219〜第一電極層； 220〜電容介電層； 222~第二電極層。

Client's Docket No.: 2005-0003 TfTs Docket No:0548-A50961-TW/Final/wayne 14

Claims (1)

1. 十、申請專利範圍： 種半導體元件之製造方法，包括： 棱供一基底； 形成一犧牲層於該基底上； 圖形化該犧牲層，形成一開口； 的上::二:層’覆蓋該犧牲層表面和該犧牲層之開口 開二it:為罩幕’钱刻該犧牲層，擴大該犧牲層之 移除該罩幕層； 和底部上；帛t極層於该犧牲層表面和該開口之侧壁 表面之部份該第-電極層； =二電容介電層於該第一電極層上；及 :第二電極層於該電容介電層上。 法 其==;:乙項所述之半導體元件之製造方 開口=上部部份側壁^;^_表面㈣犧牲層之 口的側壁和層’覆盖該犧牲層表面和該犧牲層之開 進^于-傾斜角度之離子佈 ΐ晶::植Γ犧牲層一之上部部份 刻速製程對摻雜多晶㈣ Client's Dockei No.： 2005-〇〇〇ι ，n.，s 祕_ο:0548·6 丨· 〜夕之崎率快，因此，選擇性的移 □ieni’s Dockef KL·、 ΛΛΛί· λλ“ 15 1336932 除未佈植之多晶⑦層，使該多晶#層供作該罩幕詹。 ^如申請專利範圍第2項所述之半導體元件之製造方 钱刻氣刻製程係採用氣氧化敍(則4〇h)為姓刻液或 如申請專利範圍第！項所述之半導體元件之製造方 令形成-罩幕層’覆蓋該犧牲層表面 開口的上部部份側壁之步驟包括：我往層之 以原子層此積（atomic layer deposition，ALD)製程形 :非順應介電層，僅覆蓋該犧牲層表面和該犧牲層開口 之上部部份側壁，以供作該罩幕層。 5.如巾料職圍第4項所述之半導體元件之製造方 法，其中該非順應介電層為氧化鋁（Alumina)。 如申請專利範圍第所述之半導體元件之製造方 ❹^中在以該罩幕層為罩幕，姓刻該犧牲層，擴大該犧 牲層開口之下部部份之後，尚包括； 毯覆性的形成-第-光阻層’填入該犧牲層之開口 T，及 ^刻該第-光阻層，使該姓刻後之第一光阻層頂部 不復羞邊罩幕層。 7. 如巾請專利範圍第！項所述之半導體元件之製造方 法，其中在形成一犧牲層於該基底上之前，尚包括： 形成一第一墊層於該基底上；及 形成一第二墊層於該第一墊層上。 8. 如申請專利範圍第7項所述之半導體元件之製造方 ^所t該第一塾層為氧化石夕所組成，該第二塾層為氮化 fwayne Client's Docket No.： 2005-0003 lT*s Docket N〇:〇548-A50961-TW/Final/' 16 法，其述之!導體元件之製造方 括： s表面之部份該第一|電極層之步驟包 毯覆性的形成—筮_ 進行-化風^ 該犧牲層之開口； 該第二光阻層牲層表面之部份 移除該第二光阻々。 : 方法㈣1項所狀半導體元件之製造 h犧牲層為接雜之氧化石夕。 方法Ί申^專利範圍第10項所述之半導體元件之製造 /、。摻雜之氧化矽為硼玻璃（BSG)。 、 方法，第1項所述之半導體元件之製造 TaSiN> ^電極層和該第二電極層為A卜Si、 τΐ^ 一、Ce 或 CeNm'Zr、ZrN、一。Ν、Υ，、 方法利範㈣1項所述之半導體元件之製造 / ’、5亥電谷介電層為高介電常數介電層。 ，申請專利範圍第13項所述之半導‘元件之製造 丁 0’亥南介電常數介電層為Al2〇3、A1N、丁办、 Hf〇2、Zr〇2、w〇3、Mn〇2、Y2〇3 或 MgO。 15.—種半導體元件，包括； 一堆疊電容器，包括： 一第一電極層’大體上沿垂直一基底表面之方向延 伸’其中該第一電極層所包圍之開口的下部部份較上部部 Clicni s Docket No.: 2005-0003 TPs Dockci No:0548-A5096NTW/Final/wayi»c \η 1336932 份寬； 一電容介電層，設置於該第一電極層上；及 一第二電極層，設置於該電容介電層上。 16. 如申請專利範圍第15項所述之半導體元件，其中 該第一電極層所包圍之開口大體上為一瓶子狀。 17. 如呻請專利範圍第15項所述之半導體元件，其中 該電容介f層為高介電常數介電層。 18. 如申請專利範圍第17項所述之半導體元件，其中 該高介電常數介電層為Al2〇3、AIN、Ti02、Ta205、Hf02、 Zr〇2、WO3、Mn〇2、Y2O3、La2〇3、Ce〇2 或 MgO。 19. 如申請專利範圍第15項所述之半導體元件，其中 該第一電極層為 A卜 Si、TaSiN、WSiN、TiAIN、WSi、 MoSi、CoSi、W、WN、Ta、TaN、Ti、TiN、Hf、HfN、 Zr、ZrN、Mo、MoN、Y、YN、La、LaN、Ce 或 CeN。 20. 如申請專利範圍第15項所述之半導體元件，其中 該第二電極層為 A：l、Si、TaSiN、WSiN、TiAIN、WSi、 MoSi、CoSi、W、WN、Ta、TaN、Ti、TiN、Hf、HfN、 Zr、ZrN、Mo、MoN、Y、YN、La、LaN、Ce 或 CeN。 Clients Docket No.: 2005-0003 18 Tf's Docket N〇:0548-A50961 -TW/Final/wayne