TWI336583B - Source synchronous communication channel interface receive logic - Google Patents

Source synchronous communication channel interface receive logic Download PDF

Info

Publication number
TWI336583B
TWI336583B TW095105940A TW95105940A TWI336583B TW I336583 B TWI336583 B TW I336583B TW 095105940 A TW095105940 A TW 095105940A TW 95105940 A TW95105940 A TW 95105940A TW I336583 B TWI336583 B TW I336583B
Authority
TW
Taiwan
Prior art keywords
clock
phase
data
sampling
data model
Prior art date
Application number
TW095105940A
Other languages
English (en)
Other versions
TW200708021A (en
Inventor
Jain Sudhanshu
Original Assignee
Broadcom Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Broadcom Corp filed Critical Broadcom Corp
Publication of TW200708021A publication Critical patent/TW200708021A/zh
Application granted granted Critical
Publication of TWI336583B publication Critical patent/TWI336583B/zh

Links

Classifications

    • HELECTRICITY
    • H04ELECTRIC COMMUNICATION TECHNIQUE
    • H04LTRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L7/00Arrangements for synchronising receiver with transmitter
    • H04L7/02Speed or phase control by the received code signals, the signals containing no special synchronisation information
    • GPHYSICS
    • G06COMPUTING; CALCULATING OR COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38Information transfer, e.g. on bus
    • G06F13/42Bus transfer protocol, e.g. handshake; Synchronisation
    • G06F13/4204Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus
    • G06F13/4234Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being a memory bus
    • G06F13/4243Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being a memory bus with synchronous protocol
    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11CSTATIC STORES
    • G11C7/00Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11CSTATIC STORES
    • G11C7/00Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G11C7/1066Output synchronization
    • HELECTRICITY
    • H04ELECTRIC COMMUNICATION TECHNIQUE
    • H04LTRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L7/00Arrangements for synchronising receiver with transmitter
    • H04L7/0008Synchronisation information channels, e.g. clock distribution lines
    • HELECTRICITY
    • H04ELECTRIC COMMUNICATION TECHNIQUE
    • H04LTRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L7/00Arrangements for synchronising receiver with transmitter
    • H04L7/02Speed or phase control by the received code signals, the signals containing no special synchronisation information
    • H04L7/033Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop
    • H04L7/0337Selecting between two or more discretely delayed clocks or selecting between two or more discretely delayed received code signals

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • Synchronisation In Digital Transmission Systems (AREA)

Description

1336583 九、發明說明: 【發明所屬之技術領域】 本發明涉及資料通信網路争的網路設備,更具體地,本發明 涉及一種獲取從外部源同步通道獲得的資料的最優採樣的方法。 【先前技術】 一個資料網路可包括一個或多個網路設備,例如乙太網交換 晶片,其中每個網路設備又包括用於處理通過該設備傳輸的資訊 的多個模組。具體來說,當資料由多個埠進入設備後,被轉發至 對負料執行父換和其他處理的輸入口模組。其後,資料通過一個 或多個單元,包括記憶體管理單元(MMU),傳輸至一個或多個 目的蟑。MMU提供對一個或多個片外源同步記憶體設備的訪問, 例如外部的雙倍資料傳輸率(DDR)記憶體。在對源同步記憶體 設備執行寫操作的過程中提供資料時,網路設備一般會生成一個 源同步時鐘。絲記㈣設備使賴時鐘以獲取㈣,並且執行 ^操作。然而’當鱗謂執行從該記憶體設觸數據轉作時, 土於與該存儲設備相關的軌迹長度(—和處 處Z定處來自該存驗備的轉和時鐘的延時。例如,對 /速處理或慢處理角設備,來自麵設備的辦各 樣’讀操作的往返行㈣賴於晶料晶 同1 的區別报大。 一 ί板來說,之間 當源同步記憶體設備執行讀操作時 時鐘。然而,因爲存在相移,來自源同備返回資料和 儲叹備的時鐘相位相 1336583 了里而艾化。衆所周知,當時鐘和資料的相位 互相對齊(lineup)時,合出黯hi 貝制雛 偏^ θ ^現位70誤差’均路設備不能充分地 對由存儲设備返回的資料進行採樣。 …因此’爲了獲得最小的錯誤量,鎖提供—種_以在資料 取穩定時對·輸物行採樣1麵_ 備可提供自由運行時飾―ingc叫當前網路設備一子^ 貪料進行多次採樣輯邮目對於麟設備_時鐘的邊沿存在的 位置H當關步存儲設備沒有執行存儲操作時,接收的資 :沒有變化》因此’沒有用於確定時鐘的最優相位的時鐘邊沿/轉 變。此外,儘管發生了記憶體操作,如果連續地讀取同樣的資料 值’則仍航有祕確定時鐘的最優她的時鐘轉變。 爲了克服因具有自由運行時鐘的源同步存儲設備產生的問 題,某些網路鋪賴先進先出⑽⑺婦叫義路設備内 的存儲控制器時鐘和源同步存儲設備產生的時鐘之間的誤差。然 而’使用FIFO消除時鐘間的誤差會增加門數,進而增大電路面 積使用FIFO以重新對齊時鐘相位還會增加接收資料的等待時間 (latency ) 〇 【發明内容】 根據本發明的-個方面’提供一種爲發送自外部設備的源同 步資料確定最優採樣她的網路設備。所述跳設備包括接收裝 置’在發糖賴_ ’接絲自發射設備的具錢定相位關係 的時鐘和資料。所述網路設備還包括—個核心時鐘的多個相位。
A 6 1336583 所述網路設備進一步包括採樣裝置,在核心時鐘域内,利用所述 多個相位對資料模型進行採樣。所述資料模型利用來自所述發射 設備的時鐘在本地生成,採樣接收的資料的最優相位從所述多個 相位中選取。 根據本發明的另一個方面,提供一種爲發送自外部設備的源 同步資料確定最優採樣相位的方法^所述方法包括在發射器時鐘 域内接收來自發射設備的具有固定相位關係的時鐘和資料的步 鲁驟。所述方法還包括在核心時鐘域内利用多個相位對資料模型進 行採樣的步驟。所述資料模型利用來自所述發射設備的時鐘在本 地産生,採樣接收的資料的最優相位從所述多個相位中選取。 根據本發明的另一個方面,提供一種爲讀取自外部記憶體設 備的資料確定最優採樣相位的設備。所述設備包括接收裝置,在 發射器時鐘域内接收來自發射設備的具有固定相位關係的時鐘和 資料。所述設備還包括採樣裝置,在核心時鐘域利用多個相位對 ♦資料模型進行採樣。所述資料模型利用來自所述發射設備的時鐘 在本地産生,採樣接收的資料的最優相位從所述多個相位中選取。 根據本發明的一個方面’提供一種爲發送自外部設備的源同 步資料破定最優採樣相位的網路設備,所述網路設備包括: 接收裝置,在發射器時鐘域内接收來自發射設備的具有固定 相位關係的時鐘和資料; —個核心時鐘的多個相位; 1336583 採樣裝置,在核心時鐘域内利用所述多個相位對資料模型進 订才木樣,其中所述資料模型利用來自所述發射設備的時鐘在本地 生成’用於對接收的資料進行採樣的最優相位從所述多個相位中 選取。 優選地,所述發射器時鐘域包括將所述時鐘發送給相移生成 器以及將所述相移生成器的輸出發送給産生所述資料模型的電路 的裝置。 鲁優選地’所述發射器時鐘域進一步包括使用所述相移生成器 的輸出對資料進行採獅裝置,其巾使用所述祕生成器輸出的 時鐘的邊沿對所述資料進行採樣。 優選地,所述發射器時鐘域進一步包括將在所述相移生成器 輸出的時鐘的上沿和下沿鎌的資料與所述在本地生成的資料模 型對齊的裝置。 ' 優選地,所述發射器時鐘域包括用於所述時鐘上的除2操作 鲁以及餘騎述記憶體設備生成的倾進行採樣賴發器單元。 優選地,所述採樣裝置包括利用所述多個相位對在本地生成 的貝料核型進行彡次採樣叫定對接收資料進行採樣的最優採樣 相位的裝置。 優選地,所述記憶體時鐘域進一步包括對所述在本地生成的 資料模型提供周期性轉變的確定率(deterministicrate)的裝置。 優選地,所述多個相位中的至少一個相位包括有相對所述核 8 心 時鐘的偏移 以提嶋置包括從所述多個相位中選擇一個相位 所賴㈣料的時鐘邊沿最遠的採樣點的裝置。 步資=::=供一種爲發送自外部源同 疋取胁樣恤的方法,綠包括如下步驟·· 定相位關係的 在發射器時鐘域内接收來自發射設備的具有固 時鐘和資料; 在核心時鐘域内利用多個相位對資料模型進行採樣,並中所 述貧料模型_來自所述發射設備的時鐘在本地産生,用於對接 收的資料進行採樣的最優她從所述知她中選取。 的電路 優選地所述產生資料模型的步驟包括將所述時鐘發送給相 移生成如及將所軸移生成㈣輸紐秘產生所料模型 一優:^地’所述方法進—步包括使用所勒移生成騎輸出 資料進行採樣的步驟。 優選地’所述方法進一步包括將使用所述相移生成器的輸出 的時鐘邊沿雜㈣料與所述在本地生朗諸模騎齊的步 驟0 〜優選地’所述採樣步驟包括儀所述多個相_在本地生成 的貝賊彡:欠採樣以確定對触資舰行採樣的最優採樣 相位的步驟。 7 1336583 β優選地,所述方法進一步包括對所述在本地生成的資料模型 提供周期性轉變的確定率的步驟9 優選地,所述採樣步驟包括對所述多個相位中的至少一個相 位提供相對所述核心時鐘的偏移的步驟。 優選地,所述採樣步驟包括從所述多個相位中選擇一個相位 以提供離所述接收資料的時鐘邊沿最遠的採樣點的步驟。 根據本發個方面,提供-種爲發送自外部設備的源同 鲁步資料確定最聽樣她的設備,賴設備包括: 接收裝置,在發射器時鐘域内接收來自發射設備的具有固定 相位關係的時鐘和資料; 採樣裝置,在核心時鐘域利用多個相位對資料模型進行採 樣,其中所述資料模型利用來自所述發射設備的時鐘在本地產 生,用於對接收的資料進行採樣的最優相位從所述多個相位中選 取。 • 【實施方式】 圖1所不爲實現本發明一個實施例的網路設備例如交換晶片 的示忍圖。設備1〇〇包括輸入口模組1〇2、MMU 1〇4和輸出口模 組106。輸入口模組102用以對輸入資料包執行交換功能。mmu 104的主要功能是即使在嚴重堵塞的情況下以可預測的方式有效 地管理單元緩存和資料包指標資源。輸出口模組1〇6用於執行資 料包修改和發送資料包至恰當的目的琿。 设備1〇〇還包括内部光纖高速埠例如HiGig埠1〇8、一個或多 1336583 個外部乙太網埠l〇9a-109x和CPU埠110。高速埠108用於連接 系統中不同的網路設備’從而構成内部交換網路以在外部源端口 和一個或多個外部目的埠間傳輸資料包。這樣的話,高速埠1〇8 從包括多個相互連接的網路設備的系統外部是不可見的。CPU埠 UO用於發送資料包至外部交換/路由控制實體或CPU,以及從其 中接收資料包。根據本發明的一個實施例,CPU埠11〇可視爲外 部乙太網埠109a-109x中的一個。設備100通過cpu處理模組U1 •例如CMIC與外部/片外CPU連接,CMIC與連接設備1〇〇至外部 CPU的PCI匯流排連接。 網路負訊通過外部乙太網埠l〇9a_i〇9x進出設備1〇〇。具體來 說’設備1GG中的資訊流從外部乙太網料路由至—個或多個唯 的目的乙太網端口。在本發明的一個實施例中,設備工⑻支援 12個物理乙太網槔1〇9,其中每個埠可在1〇/卿ι〇〇〇 μ响的速 度下工作,設備1〇〇還支援一個高速璋108,該高速槔1〇8可在 鲁lOGbps或i2GbpS的速度下工作。 在本發明的一個實施例中,設傷1〇〇建立在共用記憶體結構 周圍其中MMU 104提供對一個或多個月外源同步存儲設備(例 如,外部雙倍資料傳輪率(臟)存儲韻2〇1)的訪問。在本 發明的-個實施例中’MMU 1G4包括4個職介面。在對設備 201的寫操作過程中,網路設備1〇〇 _般會生成源同步時鐘,與資 料起提供給源同步存儲設備。然後存儲設備2〇1使用該時鐘以 11 乂〜:料並執订寫操作。然而,當網路設備100從存儲設備201 執行貝操作時’接㈣時鐘的相位和資料是不可確定的,因此必 須導出最優採樣相位。 圖2a所不爲設備1〇〇如何對記憶體讀資料進行採樣以及時序 如何^外部5己憶體的時鐘域2〇3轉換至設備i⑻的内部時鐘域挪 的不思圖。如圖2所示,記憶體時鐘域2〇3内的讀操作過程中, 。己隐體。又備201生成時鐘咖和資料2〇4,其對齊如圖处中所示。 •圖中所示爲雙倍資料傳輸率⑽R)的資料,但該資料也可以是 單倍資料傳輸率(SDR)的。然而,對齊的時鐘202和資料204 不能提供《:優採樣她,因爲#資料最穩定時,未&現時鐘沿。 因此,將時鐘202傳送至9〇度相移生成器2〇6,經過偏移控制, 該90度相移生成器206生成9〇度相移時鐘2〇7 可以綠準的DLL和PLL生成器。然後,使用時鐘2〇^= 204進行採樣’其中,在觸發器21〇處時鐘2〇7在時鐘2⑽的上 ♦升沿對資料2〇4進行採樣’在觸發器犯處,在時鐘2〇<7的下降 沿對資料204進行採樣。其後’使用觸發器214和216對在時鐘 207的上升沿和下降沿採樣的資料進行對齊^時鐘2〇7還發送給除 2電路208,該除2電路208産生每個時鐘周期交替的1/〇資料模 型(data pattern)。根據本發明的一個實施例,通過在除2操作中 使用與初始s買寅料採樣時一樣的觸發器單元,本發明的系統能實 現更好的延時匹配,並能更好的確定最優採樣相位。在本發明的 12 1336583 系統的一個實施例中,爲了使設備100獲得需要的時鐘轉變以爲 取樣資料確定最優相位,記憶體.201不要求執行操作。然後,採 樣結果被同步回主時鐘域205,並被反饋給狀態機以決定應該使用 哪個正交相位對來自記憶體時鐘域203的資料進行採樣。 在本發明的一個實施例中’在獲得從記憶體設備2〇1發送的 上升和下降資料的同時,設備100還獲取電路2〇8生成的交替1/〇 資料模型,其中該交替資料模型與來自觸發器214和216的對齊 •的上升和下降資料排成一列。然後,設備100使用相位222a 222d 對交替1/0資料模型多次採樣’以確定最優採樣相位。其後,在核 心時鐘域205内,設備100提供多個核心時鐘的正交相位 222a-222d。相位222a與該核心時鐘相比具有〇度的偏移,相位 222b與該核心時鐘相比具有270度的偏移,相位222c具有180度 的偏移,相位222d具有90度的偏移。根據本發明的一個實施例, 設備100産生該核心時鐘的4個相位222a-222d。然而,如本領域 鲁的技術人員所知,設備100可產生多於4個的相位以提供更好的 解決方案。 在本發明系統的一個實施例中,在採樣過程中,設備1〇〇忽 略從記憶體設備201返回的資料204。設備100僅對來自時鐘2〇2 的交替1/0資料模型進行採樣,其中該1/0資料模型每個周期提供 一次轉換。因爲設備1〇〇對交替1/0資料模型進行採樣,記憶體 201不要求執行操作以使設備1〇〇獲得需要的確定採樣資料的最 13 1336583 優相位的時鐘轉變。這樣的話,當未在每個周期出現時鐘轉變時, 本發明的系統可消除相位間産生的漂移’從而使該相位取消(be 〇ίΌ。通過在每個周期中產生一次轉變,本發明的系統可使設備 100此夠經常地得到校正’以確定最優採樣相位的位置。 對交替資料模型進行採樣相對於對接收的資料和時鐘進行直 接採樣,可提供的優點在於,其能實現與來自觸發器214和216 的延時資料的更好匹配以提供最優採樣相位。交替資料模型的處 ♦理角延時變化與來自觸發器2Μ和210的處理角延時變化相匹 配。如本領域的技術人員所知,從記憶體201返回的時鐘一般包 括有模糊時鐘邊沿的抖動現象(jitter)。這樣的話,當從靠近時鐘 邊沿處獲得採樣時,該資料模型可能是一個〇或i,其不是最優資 ;斗採樣點®此’根據本發明的一個實施例設備1⑻選擇能產 生最少採樣錯誤的最優採樣相位,即離時鐘邊沿最遠的採樣相位。 如上所述’設備100在不需要任何記憶II操作的情況下工作。 ·=此,當設備100開始工作時,只要記憶體2〇1内的自由運行時 知在執行’6又備100便可球定最優採樣相位。因此,設備1⑻僅 賴於來自外βρ6己憶體210的自由運行的讀選通時鐘,並且可在 /又有訓練序列的情況下運行,在缺少記髓操作的情況下仍保持 鎖定。由於每個周期存在一次時鐘轉變,設備ι〇〇可在每個周期 重新對齊一次’而不考慮資料模型,並且接受1和0的無限序列。 由於採樣貝料在母個上升時鐘沿肯定具有一次轉變,設備工⑻還 1336583 可快速地回應記憶體讀選通時鐘的相位的變化。 圖3所示爲設備1 〇〇使用相位222a_222d産生的採樣相位的示 〜'圖。根據本發明的系統,如圖3所示,90度相移時鐘207用於 建立交替1/0資料模型302,然後使用多個90度相移的正交相位 222a-222d對該資料模型進行雙觸發(double-flop)採樣。位於交 替1/0模型中心的採樣時鐘用於對所有來自記憶體的讀數據進行 採樣。因此,基於圖3所示,因爲相位222a提供離時鐘邊沿最遠 •的點,所以該時鐘相位被選爲最優採樣相位。因爲本發明系統的 一個實施例使用與用於生成對來自記憶體的讀數據進行採樣的交 磬1/0模型的觸發器單元相同的觸發器單元,該交替1/〇模型的相 位與採樣的上升和下降資料304和306的相位實際上相同。因此, 對交替1/0模型進行採樣所需的最優時鐘相位織,如圖中3〇8 所示’將與對觸發器214和216輸出的上升和下降資料314和316 進行採樣所需的最優時鐘相位相同。 ® ffi 4獅爲將時雜記舰時鐘域觀爲核叫鐘域以確定 最優採樣相位的實現步驟的流糊。在步驟4G1()中,記憶體時鐘 域203内的讀操作過程中,記憶體設備2〇1生成時鐘2〇2和資料 204。在步驟4020中,將時鐘2〇2發送給可生成9〇度相移時鐘2〇7 的90度相移生成器2〇6。需要注意的是,儘管本發明的一個實施 例令相移生成器206是90度相移生成器,該9〇度相移生成器是 可選的,本發日可以_其他的树生成器。在步驟侧中,
A 15

Claims (1)

1336583 -〇9r-a, 〇5- L 年月日修正替換頁 十、申請專利範圍·· .1、一種爲發送自外部設備的源同步資料较最優採樣相位的網路 設備,所述網路設備包括·· 一接收襄置,在發射器時鐘域内接收來自發射設備的具有 固定相位關係的外部設備時鐘和資料; /、 -將所述外部設備時鐘進行相移的相移生成器;
士除2宅路’接收所述經相移的外部設備時鐘以産生每個 時鐘周期交替的錢1/0資料模型; 一個基於核㈣鐘生成多_軸㈣生成裝置; 、一祕H在核叫鐘__所述多_鐘相位對所 述交物資料翻進行採樣,其中所述資料模型利用來自所述 發射設借的外部設斜鐘在本地生成,用於對接㈣資料進行 知樣的最優相位從所述多個時鐘相位中選取。 2、如申請專利範圍第i項所述的網路設備,其中,所_路雜 t括將所述時鐘發送給相移生絲以及將所述相移生成器的輪 出發送給產生所述資料模型的電路的裝置。 3 、如申請細贿2項所述_路設備,其巾,職網路設備 ^一步包括錢所述相移生㈣的輸㈣資料進行採樣的裝 置,其中使用所述相移生成器輪出的時鐘的邊沿對所 行採樣。 ' _^^_備,其中,所述網路設備 違—步包⑽在所述娜生成H細㈣鍋上沿和下沿採樣 1336583 的資料與所述在本地生成的資料模犁對齊的裝置。 、如申請專利範圍第丨項所述的 ,. /、f ’所述網路設備 i括用於所述時鐘上的除2操作及用 ^ — 玎所述記憶體設備生 成的貧料進行採樣的觸發器單元。 、-種爲發送自外部設備的_步資料確定最優採樣相位的方 法’所述方法包括如下步驟: •的外::::::::接收來自發射設備的具有_靡 將所述外部设備時鐘進行相移; 使用除2電路接收所義相移的外部設備時鐘卩產生每個 時鐘周期交替的交替I/O資料模型; 基於一核心時鐘生成多個時鐘相位; 在核心時鐘域内利用所述多個時鐘相位對所述交替㈤資 •料模型進行採樣,其中所述資料模型利用來自所述發射設備的 外部設備時鐘在本地産生,用於對接㈣資料進行採樣的最優 相位從所述多個時鐘相位中選取。 7、 如申請專利範圍第6項所述的方法,其中,所述産生資料模型 的步驟包括將時鐘發送給相移生成器以及麟述相移生成 器的輸出發送給産生所述資料模型的電路。 8、 如申料利減第7項所述的方法,其巾,所述方法進一步包 括使用所述相移生成器的輸出對資料進行採樣的步驟。 1336583 9、如申請專利範圍第8項所述的方法,其中,所述方法進一步包 括將使用所述相移生成器的輸出的時鐘邊沿採樣的資料與所述 在本地生成的資料模型對齊的步驟。 20 1336583 i—ll. 10 -卜;:3修正替換頁
316 圖2a 202 X: 204 圖2b
TW095105940A 2005-02-24 2006-02-22 Source synchronous communication channel interface receive logic TWI336583B (en)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
US11/063,968 US20060187729A1 (en) 2005-02-24 2005-02-24 Source synchronous communication channel interface receive logic

Publications (2)

Publication Number Publication Date
TW200708021A TW200708021A (en) 2007-02-16
TWI336583B true TWI336583B (en) 2011-01-21

Family

ID=35457297

Family Applications (1)

Application Number Title Priority Date Filing Date
TW095105940A TWI336583B (en) 2005-02-24 2006-02-22 Source synchronous communication channel interface receive logic

Country Status (5)

Country Link
US (1) US20060187729A1 (zh)
EP (1) EP1696599B1 (zh)
CN (1) CN1825795A (zh)
DE (1) DE602005022546D1 (zh)
TW (1) TWI336583B (zh)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060188046A1 (en) * 2005-02-24 2006-08-24 Broadcom Corporation Prediction of an optimal sampling point for clock resynchronization in a source synchronous data channel
CN105589828B (zh) * 2014-10-22 2018-11-30 炬芯(珠海)科技有限公司 一种高速接口数据发送与接收的方法和装置
CN105205028A (zh) * 2015-09-15 2015-12-30 珠海全志科技股份有限公司 数据采样点搜寻方法和装置
CN111193509B (zh) * 2019-12-31 2023-06-16 上海循态量子科技有限公司 源同步数据采样点自动校准方法及系统

Family Cites Families (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3844299A (en) * 1973-04-05 1974-10-29 Hobart Mfg Co Control circuit for dishwasher
US6570944B2 (en) * 2001-06-25 2003-05-27 Rambus Inc. Apparatus for data recovery in a synchronous chip-to-chip system
EP0618700A1 (en) * 1993-04-02 1994-10-05 ALCATEL BELL Naamloze Vennootschap Data synchronization device
US5502750A (en) * 1994-06-15 1996-03-26 Pericom Semiconductor Corp. Digital jitter attenuator using selection of multi-phase clocks and auto-centering elastic buffer for a token ring network
US5692165A (en) * 1995-09-12 1997-11-25 Micron Electronics Inc. Memory controller with low skew control signal
JP3125699B2 (ja) * 1996-12-25 2001-01-22 日本電気株式会社 データ同期回路
JP3189774B2 (ja) * 1998-01-28 2001-07-16 日本電気株式会社 ビット同期回路
US6255880B1 (en) * 1999-10-25 2001-07-03 Xilinx, Inc. One-shot DLL circuit and method
JP3671782B2 (ja) * 1999-12-10 2005-07-13 富士通株式会社 信号位相調整回路
US6621760B1 (en) * 2000-01-13 2003-09-16 Intel Corporation Method, apparatus, and system for high speed data transfer using source synchronous data strobe
US6990161B2 (en) * 2001-01-09 2006-01-24 International Business Machines Corporation Phase selection mechanism for optimal sampling of source synchronous clocking interface data
US20020090045A1 (en) * 2001-01-10 2002-07-11 Norm Hendrickson Digital clock recovery system
JP3597142B2 (ja) * 2001-04-20 2004-12-02 日本電気株式会社 中心位相判定回路とその中心位相判定方法
US6917660B2 (en) * 2001-06-04 2005-07-12 Intel Corporation Adaptive de-skew clock generation
US6496043B1 (en) * 2001-12-13 2002-12-17 Lsi Logic Corporation Method and apparatus for measuring the phase of captured read data
US7103126B2 (en) * 2002-01-17 2006-09-05 Micron Technology, Inc. Method and circuit for adjusting the timing of output data based on the current and future states of the output data
US6941484B2 (en) * 2002-03-01 2005-09-06 Intel Corporation Synthesis of a synchronization clock
US7308004B1 (en) * 2002-03-06 2007-12-11 Redback Networks, Inc. Method and apparatus of multiplexing and demultiplexing communication signals
JP3761481B2 (ja) * 2002-03-26 2006-03-29 株式会社東芝 同期回路
KR100448707B1 (ko) * 2002-08-20 2004-09-13 삼성전자주식회사 클럭 및 데이터 복원 회로 및 방법
US6680874B1 (en) * 2002-08-29 2004-01-20 Micron Technology, Inc. Delay lock loop circuit useful in a synchronous system and associated methods
US7113560B1 (en) * 2002-09-24 2006-09-26 Taiwan Semiconductor Manufacturing Co., Ltd. Serial link scheme based on delay lock loop
US7164742B2 (en) * 2002-10-31 2007-01-16 Intel Corporation Deskew architecture
US7043654B2 (en) * 2002-12-31 2006-05-09 Intel Corporation Selecting a first clock signal based on a comparison between a selected first clock signal and a second clock signal
US7606341B2 (en) * 2003-06-26 2009-10-20 International Business Machines Corporation Circuit for bit alignment in high speed multichannel data transmission
US7280628B1 (en) * 2003-10-14 2007-10-09 Xilinx, Inc. Data capture for a source synchronous interface
US7038507B2 (en) * 2003-11-14 2006-05-02 Teledyne Technologies Incorporated Frequency synthesizer having PLL with an analog phase detector

Also Published As

Publication number Publication date
EP1696599B1 (en) 2010-07-28
DE602005022546D1 (de) 2010-09-09
CN1825795A (zh) 2006-08-30
EP1696599A2 (en) 2006-08-30
TW200708021A (en) 2007-02-16
EP1696599A3 (en) 2006-11-15
US20060187729A1 (en) 2006-08-24

Similar Documents

Publication Publication Date Title
US11899615B2 (en) Multiple dies hardware processors and methods
US7490187B2 (en) Hypertransport/SPI-4 interface supporting configurable deskewing
JP4384819B2 (ja) 弾性インターフェース装置およびそのための方法
JP4998699B2 (ja) 半導体装置、及び通信制御方法
US20060020843A1 (en) Technique to create link determinism
US10038450B1 (en) Circuits for and methods of transmitting data in an integrated circuit
JP2004522329A (ja) 媒体アクセス制御(mac)層の同期記号を用いた非同期ネットワークの同期
TWI730197B (zh) 分散控制同步環狀網路架構
US8355294B2 (en) Synchronous data processing system for reliable transfer of data irrespective of propagation delays and process, voltage and temperature (PVT) variations
TWI336583B (en) Source synchronous communication channel interface receive logic
EP1696600B1 (en) Prediction of an optimal sampling point for clock resynchronization in a source synchronous data channel
JP2004506974A (ja) 複数クロックシステムにおいてスキップパターンを同期させ、クロック送りインターフェイスを初期設定するためのシステムおよび方法
US7451337B1 (en) Guaranteed edge synchronization for multiple clocks
TW201944258A (zh) 異步多時鐘域資料流接合及再同步系統及方法
JP2006195602A (ja) システムクロック分配装置、システムクロック分配方法
US6928528B1 (en) Guaranteed data synchronization
CN111447031B (zh) 一种具有时钟同步功能的片上网络路由器结构
JP2005275777A (ja) データ転送装置
US7380084B2 (en) Dynamic detection of block boundaries on memory reads
KR100817270B1 (ko) 인터페이스 장치 및 데이터 동기화 방법
US7243253B1 (en) Repeating switching of a cross-connect and a timing source in a network element through the use of a phase adjuster
JP2006114028A (ja) 複数のデバイスを同期デバイスに相互接続する装置
JP4788876B2 (ja) 非同期クロック利用の分散処理同期システム、マスターシステム及びクロック同期制御方法
JP3562416B2 (ja) Lsi間データ転送システム及びそれに用いるソースシンクロナスデータ転送方式
EP4358442A1 (en) Mechanism for precise time synchronization in a datacenter network

Legal Events

Date Code Title Description
GD4A Issue of patent certificate for granted invention patent
MM4A Annulment or lapse of patent due to non-payment of fees