TWI331806B - Nonvolatile memory with nanocrystal of charge trapping layer - Google Patents

Description

1331806 九、發明說明： 【發明所屬之技術領域】 本發明是有關於-種非揮發性記憶體（_v〇iatiie memory)，特別疋指一種具有奈米點（職⑽y^ai)之電荷儲 存層（trapping layer)的非揮發性記憶體。 【先前技術】

T年來非揮發性記憶體雖'然在市場上受到廣泛的重視 ，但是部有它本身的極限。最大的問題在於當非揮發性記 憶體之το件尺寸持續微小化的同時，穿随氧化層（mnneHng 〇ΧΚ^ 一叫也隨之微小化。這將導致非揮發性記憶體的穿 随氧化層必須於快速讀寫及優越的容祕（enduranee)、分立 (dmdbuted)等元件特性之間作取捨。 因穿随乳化層需要被多次且快速地讀寫而被要求需且 料較優越的隔絕能力，以使得當非揮發性記憶體在經過 厂人的5賣寫之後，仍可藉由穿隨氧化層的容忍性與分立等 特性來維持電荷的儲存，進而避免因為在穿隨氧化層形成 漏電路徑而使得所有儲存在浮停Wting帅）的電荷透 過穿隧氧化層的漏電路徑全數地流失掉。 如果考量使用較薄的穿隨氧化層時，則記憶體的保存 月b力將會劣化·文_ . ， 面，若提高穿隧氧化層的厚度來增 3荷儲存能力時’電荷讀寫的速度將會變慢。因此，必 兩在非揮發性記情體的續宜 〜體的4寫速度、可靠度以及其穿隨氧化 層的厚度之間做取拾。 由於傳統的非揮發性記憶體主要是以多晶石夕（poly Si)材 5 1331806 料做為電荷儲存層（即，多晶矽浮停閘），雖然可藉由多晶矽 本身的缺陷以提供儲存載子的電荷儲存中心（trapping center)，但由於多晶石夕為半導體（semiconductor)材料，儲存 於多晶石夕中的電荷可於此電荷儲存層移動，因此，一旦在 穿隧氧化層產生一漏電路徑時，所有儲存於電荷儲存層的 電荷便會全部流失，這對於元件的特性、可靠度以及容忍 度都是一大挑戰。 有鑑於傳統多晶矽浮停閘的缺點，目前常見之非揮發 性記憶體可分為兩大類。一類是以載子遷移率較低的氮化 物（nitride)來取代多晶矽浮停閘並構成半導體-氧化物-氮化 物-氧化物-半導體（SONOS)結構的非揮發性記憶體，另一類 是奈米點非揮發性記憶體。 以奈米點非揮發性記憶體的結構來說，TWI268579及 TWI232582分別揭露出具有半導體奈米點之浮停閘的非揮 發性記憶體之結構。前揭兩篇中華民國專利主要是一種同 時結合有SONOS結構及奈米點之非揮發性記憶體，其電荷 儲存層主要是利用電漿輔助化學氣相沉積法（PECVD)形成一 含有Ge、Si、N之組成，或一含有Ge、Si、N、0之組成 ，並利用600°C~1000°C之間的熱處理溫度對前述之組成施 予高溫熱退火處理，以於前述組成中析出（precipitation)鍺 (Ge)奈米點，並作為獨立分離的電荷儲存中心，藉以改善電 荷流失的缺失。 另，Jan De Blauwe 於 IEEE TRANSACTIONS ON NANOTECHNOLOGY, VOL. 1，MARCH 2002, P. 72 ~ 75 揭 6 露出_錄太、 種π米點非揮發性記憶體。前揭文獻之奈米點的製 乍方法’主要是利用熱氧化法（thermal oxidation)的技術於 夕基板上預先形成一厚度約介於20 nm〜30 nm之間的 δΐ〇2層；進一步地，利用離子佈植（ion implantation)於該 si〇2層内植入Si離子，並透過約1〇〇〇。〇的高溫對該Si〇2 層奴予長達3〇分鐘的高溫熱退火，進而在該Si〇2層内析出 矽奈米點。 月’J揭中華民國專利與文獻之奈米點非揮發性記憶體， 於形成有漏電路徑時雖然不會造成致命的電荷流失；然而 ，其於製作奈米點非揮發性記憶體時所使用的製作方法， 不僅因Sl及Ge等半導體奈米點的功函數（work functi〇n)與 能態密度（density of state)較低，而導致其對於儲存效率、 資料保存時間（retenti〇n)與記憶視窗（mem〇ry 叫的貢獻 度有限；此外，最終所形成之奈米點的密度有限，且亦因 需透過高溫（通常溫度高達1〇〇〇t)的退火處理而增加了設備 與熱預算（thermal budget)上的成本。 由上述說明可知，在解決漏電路徑所產生的電荷流失 等問題的考量下以優化奈米點非揮發性記憶體的儲存效率 、保存時間與記憶視窗，同時亦需減少奈米點非揮發性^ 憶體的設備與熱預算成本，是非揮發性記憶體相關領域者 所待突破的課題。 【發明内容】 <發明概要> 有鑑於形成於先前技術之電荷儲存層中的Ge或^等 1331806 半導體不米點，因功函數與能態密度過低而‘ 、資料保存時間與記憶視窗不佳等問題。 存速率 本發明主要是以—AJ· q . χ XSiyM丨(Η)·”之組成作為_電 存層，其中，Μ是Ν、0,或NA〇的一組合，且該3 儲存層内具有複數錄（Ni)奈米點。利㈣本身具備有高功函 數與能態密度的特點’以作為獨立分離的電荷館存中心， 同時利用氮化矽或氧化矽等介電材料包圍鎳奈米點，進而

優化奈米點非揮發性記憶體之儲存速率、資料保存時間與 記憶視窗。 ^

值得一提的是，t Ni於該組成中的含量過高時，則獨 立分離的電荷儲存中心將會消失並產生與—般多晶石夕浮停 閘記憶體相同的問題；反之，# Ni於該組成中的含量過低 時’則儲存效率亦將嚴重地下降4t Si於該組成中的 含量過高時，則過量的半導體材料將使得分離效果降低並 影響儲存效率；反之，當Si於該組成的含量過低時，則該 組成中因沒有足夠的Si以與N或〇形成介電材料而降低分 離效果。因此，在該NixSiyM丨00|y之組成中，1〇$χ$25 ; l〇S y S 30。 〈發明目的> 因此’本發明之目的’即在提供一種具有奈米點之電 荷儲存層的非揮發性記憶體。 於是’本發明具有奈米點之電荷儲存層的非揮發性記 憶體，包含：一具有一源極及一與該源極相間隔設置的汲 極之半導體基板、一局部地疊置於該源極與沒極的電荷儲 8 1331806 存膜，及一疊置於該電荷儲存膜的閘極。 該電何儲存膜具有一形成於該半導體基板的穿随氧化 开v成於忒穿隧氧化層的阻絕氧化層及一含有一 y⑻x y之，’且成並夾置於該等氧化層之間的電荷儲存層 ;其中，1(^03〇;m 是 N、〇，或 n 及 〇 的-組合。該電荷儲存層具有複數鎳奈米點。 々本發月之功效在於，在解決漏電路徑所產生的電荷流 1 7ί|的考i下，可優化奈米點非揮發性記憶體的健存 效率、保存時間與記憶視窗。 【實施方式】 <發明詳細說明> 參閱圖1，本發明具有奈米點之電荷儲存層的非揮發性 記憶體之-較佳實施例’包含：具有—源極21及一與該 源極21相間隔設置的汲極22之半導體基板2、一局部地疊 置於該源極21與汲極22的電荷儲存膜3 ,及一疊置於該電 荷儲存膜3的閘極4。

該電荷儲存膜3具有一形成於該半導體基板2的穿隧 氧化層31、一形成於該穿隧氧化層31的阻絕氧化層32及 一含有一 NixSiyM1()()_x-y之組成並夾置於該等氧化層3i、32 之間的電荷儲存層33 ;其中，10Sx$25 ; l〇$yg3() ; M 是N、0，或N及〇的一組合》該電荷儲存層33具有複數 鎳奈米點331。

較佳地，Μ是N及Ο的一組合；在本發明具有奈米點 之電荷儲存層的非揮發性記憶體之較佳實施例中，更包I 9 1331806 一覆蓋該半導體基板2與閘極4的保護膜5,及複數供該源 極21、汲極22、閘極4電性連接的接點插塞（contact plug)6 ;該穿隧氧化層31與阻絕.氧化層32是Si〇2 ’該閘極4是 多晶矽；該半導體基板2是p型矽基板。

更佳地，經由滅鑛法（sputtering)在一含有〇2與N2且工 作壓力介於1 mTorr〜100 mTorr之間及工作溫度介於25°C 〜600°C之間的反應環境中，對一 SiNi靶材（target)施予60 W 〜200 W之間的輸出功率以預先形成該 ’並對該NixSiyM1()()-x-y之組成施予溫度介於15CTC ~ 500°C 之間且時間介於10秒〜1〇〇秒之間的快速熱退火（rapid thermal annealing，簡稱RTA)以製得該電荷儲存層33,且 Si與Νι於該SiNi靶材中的重量百分比分別是介於5〇 v〇l% ~ 80 vol%之間及介於50 v〇1%〜2〇 v〇1%之間。 值得一提的是，Ni的熱擴散遷移率高，且在不同材料 的界面處會產生成核驅動力（nucleati〇n以吸引

Ni聚集結晶’因此’本發明利用賤鍵法所預先形成的

NixSiyM斷-y之組成在實施RTA的過程中，可促使州往該 穿隨氧化層31與電符德在思μ …电打储存層33的界面移動並形成奈米點 另’因Ni的熱擴散遷移率較其， 碟不夕午敉円，§ RTA的處理溫度大於 500°C時，則該等鎳夺半SJ; ^ 丁'木點331的尺寸將逐漸變大，雖可適 用於非微小化元件製裎，妒品处丨 ^ A m '然而，對於微小化元件而言，將 影響所製得之微小化元件 肝 ^ ^ , 電眭且亦不適用於需進行低溫 製私的玻璃或塑膠等基柘. 15〇m目丨_ 亨 tRTA^處理溫度小於 150C時’則所提供的熱 个疋將影響Ni聚積效果與 10 1331806 周圍介電材料的產生，導致分離效果不明顯。 此外，本發明1¾ NixSiyMi〇〇xy之組成是經由濺鍍法所 構成’於沉積過程中，Ni可均勻地分散於該咖 之組成中，因此，在實施RTA a程中，亦增加了奈米^ 成核密度。

另，值得一提的是，形成於該電荷儲存層33内的鎳奈 米點331之尺寸大小不僅涉^該NixSiyM100-x_y之組成中的 Νι含量，此外，亦涉及該電彳荷儲存層33本身的厚度。因此 ’為達到非揮發性記憶體微小化的㈣，又更佳地，該電 荷儲存層33 &厚度是介於5請~ i〇nm之間，且該等=奈 米點331的尺寸是介於4 nm~ 7 nm之間。 有關本發明之前述及其他技術内容、特點與功效，在 以下配合參考圖式之一個具體例的詳細說明中，將可清 的呈現。 <具體例>

在本發明被詳細描述之前，要注意的是，在以下的說 明内谷中’類似的元件是以相同的編號來表示。 再參閱圖1，在本發明具有奈米點之電荷儲存層的非揮 發性記憶體之—具體例中，Μ是N及〇的一組合[即， NlxSly(NOWx.y] ; χ=2〇 ; y=3〇，且該 之組成 ^ 20 3〇N25〇25，該半導體基板2是P型矽基板；該穿隧 ":31與阻絕氧化層32是Si〇2，且該穿隧氧化層31與 邑氧化層32的厚度分別是2 nm〜5 nm及15 nm ~ 30 nm 〜電荷儲存層33的厚度約、8腿；該等鎳奈米點的尺 11 1331806 寸、力5 nm ;該閘極4是多晶矽，且該閘極4的厚度是 . nm〜2〇〇nm;該保護膜5是Si〇2，且該‘護膜5的厚度是 500 πιω ~600 ππι 〇 本發明該具體例之電荷儲存層彳33的製作方法，是簡單 地說明於下。 ；3有〇2與&之流量比約為2 seem/10 seem且工作 S力及ji作/皿度分別為7 6虹抓及的反應環境中，對 • SivoNim靶材施予8〇 w的輸出功率以預先形成該

NixSiyMl00·”之組成；進一步地，對該⑷而％—之組成 施予溫度為5啊且時間為％秒的快速熱退火以製得該且 體例之電荷儲存層33。 參閲圖2 ’由本發明該具體例之穿透式電子顯微鏡 (transmission electron microscope » TEM)^ ® ^ 知，本發明該具體例之鎳奈米點的尺寸約5腿。. 另參閱圖3，由本發明該具體例之電容比對閘極電壓 ❿曲線圖顯示可知，本發明該具體例於±10 v及電容比為0.6 的條件下所取得之記憶視窗可達i 25 V。 本發明利用Ni本身具備有高功函數與能態密度的特點 ，以作為獨立分離的電荷儲存中心’同時利用氮化石夕或氧 夕等"電材料包圍錦奈米點，可解決漏電路徑所產生的 電荷流失等問題，進而優化奈米點非揮發性記憶體之儲存 迷率、資料保存時間與記憶視窗；再者，本發明所使用的 ::因熱擴散遷移率高’且在不同材料的界面處會產生成 -¾動力以吸引Nl聚集結晶’亦降低了形成奈米點的熱預 12 1331806 算等成本。 綜上所述，本發明具有奈米點之電荷儲 性記憶體，在解決漏電路徑所產生的 _揮發 θ 土 J电何流失等問題的考 置下，可優化非揮發性記憶體的儲存效率、保存時間與，己 憶視窗，此外，亦可減少非揮發性記憶體的設備與孰箱董 成本’確實達到本發明之目的。 … 惟以上所述者，僅為本發明之較佳實施例而已， 能以此限定本發明實施之範圍，即大凡依本 範圍及發明說明内容所作之簡單的等效變化與修娜：皆仍 屬本發明專利涵蓋之範圍内。 【圖式簡單說明】 圖1是-正視示意圖，說明本發明具有奈米點之電荷 儲存層的非揮發性記憶體之—較佳實施例； 圖2是―TEM形貌圖’說明本發明具有奈米點之電荷 儲存層的非揮發性記憶體之一具體例；及 圖3疋一電容比對閘極電壓 圖 體例之記憶視窗特性。 不發月該具 13 1331806 【主要元件符號說明】 2 ..........半導體基板 21 .........源極 22 .........汲極 3 ..........電荷儲存膜 31 .........穿隧氧化層 32 .........阻絕氧化層 33.........電荷儲存層 331 .......鎳奈米點 4 ..........閘極 5 ..........保護膜 6 ..........接點插塞

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Claims (1)

1. 十、申請專利範圍： 1 ·種具有奈米點之電荷儲存層的非揮發性記憶體，包含 一具有一源極及一與該源極相間隔設置的汲極之 半導體基板； 局4地疊置於該源極與汲極的電荷儲存膜具 有—形成於該半導體基板的、隧氧化層、一形成於該'穿

   隨氧化層的&絕氧化層及一含有—NixSiyM”之組成 並夾置於該等氧化層之間^電荷儲存層，該電荷儲存層 具有複數鎳奈米點，Μ是N、〇,或N及〇的一组合； 及 σ 一疊置於該電荷儲存膜的閘極； 其中 ’ l〇Sx$25; 10SyS30。 2·依據中請專利範圍第丨項所述之具有奈㈣之電荷儲存 層的非揮發性記憶體，其中，厘是N及〇的一組合。 3.依據巾請專㈣圍第2項所述之具有奈米點之電荷儲存 d的非揮發性記憶體，其中，經由濺錄法在—含有〇2 與N2且工作壓力介於1 mTorr ~ 100 mTorr之間及工作 溫度介於25它〜60(TC之間的反應環境中，對一 SiNi靶 =施予60 W〜200 W之間的輸出功率以預先形成該 ^lxSlyM100_x_y之組成，並對該NixSiyM丨⑻X y之組成施予 |度；丨於15〇 c〜500。(：之間且時間介於1〇秒~1〇〇秒之 的陝速熱退火以製得該電荷儲存層，且以與Ni於該 SlNl靶材中的重量百分比分別是介於50 v〇l% ~ 80 vol% 15 1331806 之間及介於50 vol% ~ 20 vol%之間。 4.依據申請專利範圍第3項所述之具有奈米點之電荷儲存 層的非揮發性記憶體，其卡，該電荷儲存層的厚度是介 於‘5 nm ~ 10 nm之間，且該等鎳奈米點的尺寸是介於4 nm〜7 nm之間。 5·依據申請專利範圍第！項所述之具有奈米點之電荷儲存 層的非揮發性記憶體，更包含一覆蓋該半導體基板與閘 極的保護膜，及複數供該源極、汲極與閘極電性連接的 接點插塞。 6·依據申請專利範圍第1項所述之具有奈米點之電荷儲存 層的非揮發性記憶體，其中，該穿隨氧化層與阻絕氧化 層是Si〇2 ;該閘極是多晶矽；該半導體基板是p型矽基 板。

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