TWI320971B - Array of nanoscopic mosfet transistors and fabrication methods - Google Patents

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TWI320971B
TWI320971B TW093102411A TW93102411A TWI320971B TW I320971 B TWI320971 B TW I320971B TW 093102411 A TW093102411 A TW 093102411A TW 93102411 A TW93102411 A TW 93102411A TW I320971 B TWI320971 B TW I320971B
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conductive
ion
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Adam L Ghozeil
James Stasiak
Kevin Peters
Galen H Kawamoto
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Hewlett Packard Development Co
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Description

1320971 玖、發明說明： 【發明所屬之技術領域】 發明領域 本發明係有關奈米電晶體陣列以及特別地使用印刷方式以 製造其之方法。 【先前技術】 發明背景 f電子裝置領域中，朝向為縮小化而減小特徵大小並且增加 裝置密度的趨勢制賴。依據美關家科學技術委員會對於科
^ ® ^ ^ . "Nanotechnology Research Directions: IWGN
Workshop Report - Vision f〇r Nanotechnology R&D in the ^
Decade”（Sept. I"9)，使用在奈米尺度範圍内的裝置所建構的系 統（稱「奈米系統」）具有提昇電腦效能以百萬倍的潛力。在本 說明書及所财請專利範财，「奈米」—詞侧於特指構形在 小於大約1，000毫微米的尺寸範圍内。熟習此藝者所認同的，當最 小特徵大小尺寸在小於大m_微料，奈錄置的許多=點 是最被看好的。 要達到奈米系統的優點’能夠使时米電晶體的陣列將是特 別有利的。細’諸類奈米裝置有關於元件精確湖的問題難以 被解決。侧的奈料效電aBsn (FET)已㈣照相^版印刷所 定的閘極被製備出，該等閘極具有相當大的尺寸。在其它的方法 中，所使㈣製造方法係自祕置奈錄路並使用流動流體 來導引及粗略地彼此排列奈米線路。 「奈米印刷」石版印刷術已經由stephenY Ch0u等在論文： 5 1320971 "Imprint of Sub-25-nm Vias and Trenches in Polymers," Applied Physics Letters, V. 67 (1995) pp. 3114-3116 ； -lmprint Lithography with 25nm Resolution，" Science, V. 272 (Apr. 5,1996) pp. 85-87 ;以 及 ” Nanoimprint Lithography，，，J. Vac. Sci. Technol.，B 14⑹ (NovTDec. 1996) pp· 4129-4133中被描述。各種奈米裝置已經藉由 奈米印刷石版印刷方法的使用被製造，該方法製備出具有一相當 大的一般第二端（通常該基材）其並非奈米的裝置。這些習知的 解決方法沒有任何一個提出三端完全奈米裝置的陣列在以二層 奈米印刷層為基礎上。 【發明内容】 發明概要 本發明之一方面提供了一種用於製造奈米電晶體的方法，包 含有下列步驟：a)提供一半導體基材；b)在該半導體基材上形 成一薄氧化物層；c)施加一第一抗蝕層；d)使用印刷石版印刷 術以圖案化該第一抗蝕層，以形成一沿著一第一方向之第一圖 樣；e)於該第一圖樣上施用一第一離子遮蔽物質，並選擇性地剝 除該第一離子遮蔽物質以留下一由該第一圖樣所限定的第一離 子遮蔽罩，該第一離子遮蔽罩任擇地適於形成一閘極；〇依據該 第一離子遮蔽罩，藉由選擇性地植入一合適的第—摻雜物，於該 半導體基材中形成第一摻雜區；g)施加一第二抗蝕層，並使用印 刷石版印刷術圖案化該第二抗蝕層，以形成一沿著—第二方向排 列的第二圖樣；h)施加一第二離子遮蔽物質於該第二圖樣上，並 且選擇性地剝除該第二離子遮蔽物質以留下一由該第二圖樣所 限定的第二離子遮蔽罩；及丨）依據該第二離子遮蔽罩，藉由選擇 6 1320971 性地植入-合適的第二摻合物，於該半導體基材中形成第二換雜 區。 ” 本發明之另-方面係有關於以上述方法製造的序列陣列及 /或平行奈米場效應電晶體。 本發明提供一種奈米電晶體陣列，其包含有：a)—具有 預設傳導型式的半導體基材，且具有-主要表面；b)—=數 的第-奈米電晶體，其包含有具—第二預設傳導型式之第一擦雜 區’該第-摻雜被安置於該半導體基材的主要表面巾且係被 排列於至少部分沿著—第—方向排列的平行列中，該第—播雜區 被以-小於-微米的第—距離兩兩隔開，該第—距離限定出第— 管道的長度，且進一步地包含一多數的第一問電極，每個第_問 電極被排列在該第一管道之一上；c) _多數的第二奈米電晶體， 其包含有具-第三預設傳導型式之第二捧雜區，該第二推雜區被 安置於該半導體基材的主要表面中，且係被排列於至少部分沿著 -第二方向排觸平行财，該第二摻雜被以—小於_微米的 第二距離兩兩隔開，該第二距離限定出第二管道的長度，且進一 步地包含-多數的第二閘電極，每個第二問電極被排列在該第二 管道之-上；及d)平行於該第—及第二方向湖的料性連接， 該等傳導性連接選擇性地連接該第一及第二奈米電晶體。該等奈 米電晶體_可供用於積體電路及其它哺子裝置，包括那些為 基材所承載者。 本發明之方面係—種碰電路，其包含有：a)-形成於 一預設傳導型式之半導體元件上以用於攜帶奈米電晶體的奈米 電晶體陣列；b)用於相互連接該奈米電晶體的第—傳導元件，該 7 用於相互連接的第-傳導元件係至少部分沿著—第—方向排 列；c)用於相互連接該奈米電晶體的第二傳導元件，該用於相互 連接的第二傳導元件係至少部分沿著_第二方向排列；及併行 於該第-及第二方向剩的傳導性連接，該等料性連接選擇性 地相互連接該第一及第二奈米電晶體。 圖式簡單說明 ”玄揭路内谷的特徵及優點，透過下列嚼細說明同時配合圖 示閱讀時，熟習此藝者將容易地瞭解，其中： 第1圖為-流程圖，說明依據本發明實施的製造方法之一第 一實施例。 第2 -13圖為概略的立體圖，說明在以第1圖之實施例的方 法製造一裝置實施例的各種階段。 弟14a圖為依據本發明製造的一fet電晶體陣列之第—實施 例一頂視的平面圖。 第14b圖為第14a圖所示之FET電晶體陣列實施例的一概示 圖。 第15a圖為依據本發明製造的一FET電晶體陣列之第二實施 例一頂視的平面圖。 第15b圖為第15a圖所示之FET電晶體陣列實施例的—概示 圖。 第16圖為一流程圖，說明依據本發明實施的製造方法之一第 二實施例。 第17 -34圖為概略的立體圖’說明在以第16圖之實施例的 方法製造一裝置實施例的各種階段。 -^\jy / [ 【實施方式】 較佳實施例之詳細說明 為了讓描述清楚，實施例將先特別就製造方法實施例，然後 再就藉由彼等方法製備之結構實施例來描述。在流程圖的圖示 (第1及16圖）中，在方法實施例中所述的各種步驟被界定為參 考數字S1〇........8130。（請注意在第14&-1513圖中，參數81_55 是以"S"後加上單獨的數位，指示來源區域，並非方法步驟^ )參 考數子的數字順序及連接各個步驟的箭頭的顯示是為了容易指
不圖形而不是要將所揭方法限制成實施步驟時的特定順序。熟習 此蟄者將腿㈤麵的順序是可驗化的。齡製造之各種階段 結構實施例_示（第2· 13及第17•糊）並未關—的刻度繪 製。特別是，垂直及水平刻度在每個繪圖之中也許不同且圖與圖 間可能不同。 ^
依據本發m供了 製造—奈料晶體的方法， 包含下列步驟： a) 供給一半導體基材； b) 在該半導體基材上形成一薄的氧化層； c) 塗覆一第一抗姓層； d) 使用印刷石版印刷術圖案化該第一抗姓層以形成_沿著 第一方向排列的第一圖樣； e) 施用-第-離子·遮蔽物質於該第—圖樣上，並且選擇性 地剝除該第-離子遮蔽物質以留下_由該第—圖樣所限定的第 9 一離子遮蔽物質，該第一離子遮蔽物質任擇地適於形成一閘極，· f) 形成第一摻雜區’其係藉由依據該第一離子遮蔽罩選擇性 地植入一合適的第一摻雜物在該半導體基材上； g) 塗覆一第二抗蝕層，並且使用印刷石版印刷術圖案化該 第二抗蝕層以形成一沿著第二方向排列的第二圖樣； h) 施用一第二離子-遮蔽物質於該第一圖樣上，並且選擇性 地剝除該第二離子遮蔽物質以留下—由該第二圖樣所限定的第 二離子遮蔽物質； 1)形成第二摻雜區’其係藉由依據該第二離子遮蔽罩選擇性 地植入一合適的第二摻雜物在該半導體基材上。 依據本發衝實施之-製造方法的第—實補，被描述於 流程圖第1圖中。第2 -13圖係概略的立體圖，說明藉由第罐之 方法實施例在製造一裝置實施例時的各個階段。 方法開始時，提供(S10)—合適的基材40。基材40可為一一 般的半導體晶圓，諸如碎（第2圖在所示實施例中，該基材已 被摻雜成具有P-型傳導性。 形成(S20)-氧化物薄層5〇，例如藉由在基材4〇之表面上生 成氧化石夕（第3圖）。一第一抗钱層6〇,例如聚甲基丙稀酸甲酯 (PMMA)被施加(S30)於該氧化物（第竭）。 藉由印刷(S40)以圖案化該第一抗钱層6〇。一第_開口 65因 而被形成於祕上（第5圖），形成―沿著第—方向排列的圖 樣。熟悉該項麟者將瞭解到印刷圖案化的步驟S4〇需要使用一 預備好的模子’|到^ϋ物上以印出圖樣，並且典型地包含一定 向_的轉，諸如難離子__)，赠能從賴子壓成的 壓槽（諸如開α65)完全地雜抗⑽質n模子作出用於 奈米印刷_案，可使用各種-般的高騎度石版印刷術方法， 包括那些具相當低生產量的石版印刷方法。 在步驟S50巾，安置一第一硬遮蔽物質7〇(第6圖）。在步驟_ 中’藉由選擇性的剝除以圖案化該硬遮蔽層。第7圖顯示在剝除 抗蝕物上的硬遮蔽物之後留在已形成開口 65位置上的硬遮蔽 物。在步驟S7G中，以-般的方式將—第_摻雜物離子植入以形 成互相間隔開的源極及汲極區80及85 (第8圖）。在圖示中所顯示 的實施例，被植入的源極及汲極區具有]^+型式的傳導性。任擇 地，該硬遮蔽可在植入後被移除（第9圖）。 一第二抗蝕層90，例如PMMA，被施用（S90 ,第1〇圖）。藉 由印刷(S100)圖案化第二抗蝕層90。一第二開口95因而被形成於 抗蝕層90中（第11圖），形成一沿著第二方向排列的圖樣。在最 簡單的情況下’步驟S100可使用和步驟S60中相同的模子，但以 90°旋轉’使得該第二圖樣與該第一者實質上垂直。 在步驟S110中’安置閘電極物質1〇〇。剝除圖案化閘電極1〇〇 以留下延伸至源極及汲極區80及85二者之閘極（第13圖）。第13 圖顯示已完成的MOSFET裝置結構20。 第14a圖係依本發明製造之一 MOSFET電晶體陣列之第一實 施例的頂視圖。被定義為SI、Dl、S2、D2及S3的該源極及及極 區對應於第13圖之植入的源極及汲極區80及85·。這些係沿著一垂 直方向排列’平行於第14a圖之垂直軸。閘極金屬化Gl、G2、G3 及G4沿一平行於第14a圖之水平軸的水平方向排列，相對應於第 13圖之閘極100。第14b圖係第14a圖中所示MOSFET電晶體陣列實 11 1320971 施例之-概略圖。MOSFET電晶體20，以一虛線圓形標定出，相 對於第13圖之裝置，並且代表第14b圖之概略圖中該十六個相同 的M0SFET電晶體。 第15a圖係依本發明製造之—M〇spET電晶體陣列之第一實 施例的頂視圖。被定義為SI、m、S2、D2、S3、D3、S4、D4、 S5及D5的該源極及汲極區的形成，係藉由將上述的N+植入物置 換以一較重的P++植入物然後植入來製*Ν+區（以閘極物質遮 蔽）。第15b圖係第15a圖中所示FET電晶體陣列實施例之一概略 圖。在第 15b圖中，SI、Dl、S2、D2、S3、D3、S4、D4、S5及 D5相應於第15a圖。MOSFET電晶體20，以一虛線圓形標定出， 代表第15b圖之概略圖中該十六個相同的M〇SFET電晶體。 依本發明實施之製造方法的第二實施例係描述於流程圖第 16圖中，第14-34圖係概略的立體圖，說明藉由第16圖之方法實施 例在製造一裝置實施例時的各個階段。任擇地，一EPR〇M裝置 可藉由併入一浮置閘極而被製造，如下所述。 如第16圖所示，該方法由提供（步驟si〇) —合適的半導體 基材40開始，諸如一合適型式的矽晶圓（在本實施例中是p_)(第 17圖）。一氧化物薄層50被形成（步驟S20 )，例如由生成Si02 (第 18圖）。 任擇地，可安置一用於浮置閘極之第一層傳導物質1〇〇 (步 驟S25 ’第19圖）。安置一第一層抗蝕物60，例如PMMA(步驟S30， 第20圖）。藉由印刷將該第一抗蝕層60作出圖樣（S40)。一第一 開口65因此被形成於抗蝕層60中（第21圖），形成一沿著第一方 向排列的圖樣。 12 在步驟S50中’安置一第一硬遮蔽物質70 (第22圖）。在步驟 S60中’藉由選擇性的剝除圖案化該硬遮蔽層。第23圖顯示在剝 除抗餘層60上的第一硬遮蔽物之後留在已形成開口 65位置上的 硬遮蔽物°第24圖顯示由第一硬遮蔽物質70所遮蔽之任擇定向蝕 刻的結果’因此如果實施步驟S25 ’即定出一自體排列的浮置閘 極1〇〇 °在步驟S75中’該第一硬遮蔽物質可被任擇地移除（第25 圖）。 在步驟S65中，可以一般的方式（p++摻雜在此實施例中） 將一第~摻雜物離子植入以形成互相間隔開的隔離區8〇及85 (第 26圖）°在步驟S8〇中，一第二氧化物層110以足以覆蓋浮置閘極 (閘極1)的厚度被安置，如果其存在的話（第27圖）。 在步驟S85中’一第二傳導電極層12〇被安置以供為閘極2(第 28圖）。一第二抗蝕層130被施用（步驟S90，第29圖）。藉由印刷 (sioo)圖案化第二抗蝕層1;3〇。因此，一第二開口 135被形成於第 二抗姓層130中（第30圖），形成一沿著第二方向排列的圖樣。如 上所述’奈米印刷典型地包含一定向蝕刻的步驟，諸如活性離子 蝕刻(RIE)’以便能從以模子壓成的壓槽（諸如開口 135)完全地 移除抗蝕物質。 安置一第二硬遮蔽物質140 (步驟S110，第31圖）。藉由選擇 性的剝除圖案化該閘極2電極12〇 (步驟sl2〇)。第32圖顯示出在 剝除該第二抗蝕層130上的第二硬遮蔽物140之後，留在已形成開 口 135位置上的硬遮蔽物14〇。 該留下的第二硬遮蔽物質14〇，在諸如活性離子蝕刻(RIE)之 定向蝕刻下至基材之頂部表面時，係作為遮蔽用（第33圖），露 13 出基材以供將-第二摻齡離子植人卿成雜及祕區18〇及 185之步驟S130用（第34圖）。在此第二次植入後，該源極及汲極 區180及185在P++槽官中具有N+型的傳導性。此完成EpR〇M裝置 30。任擇地，第34圖中所示的硬遮蔽物質⑽可在植入後被移除。 熟悉該項技術者能夠辨別的，該方法的變化，一同時適於作 為硬遮蔽罩140及閑極12〇二者的物f可在步驟sn〇時步驟1〇〇之 後被安置’谷許略過第16圖中所示的步驟撕。亦即是，步驟n〇 σ 了女置閘屯極物質120及硬遮蔽物14〇於一步驟中。一般而 言’如果第-離子植人硬遮蔽物％或者第二離子植人硬遮蔽物 140在形成祕及汲極區的步驟之魅留下的話，那麼離子遮蔽 罩係適用被安置來作為一閘電極1〇〇或12〇。 在由第1及16®所贿的方法中，該第二湖方向可被作成 實質上垂直於第-排列方向。雖_方法可麵於較大的裝置， 第-圖樣及第-摻魏的最小尺寸可小於大約―毫米並且第二 圖樣及第二摻純的最小尺柯小於大約—絲。在任一方法 中’ -隔離於該閘電極以及半導體基材的第二閘極可被形成、安 置於該閘電極及半導體基材之間。 實施例已清楚描述關於特定的半導體傳導性型式，熟悉該項 技術者將可輕純瞭_其它關使㈣選擇，諸如—N基材、 N++隔離植入體及P+源及汲極植入體。 熟習此藝者亦能夠瞭解到一奈米半導體之陣列可被製造，其 中第-及第二圖樣界定了—個安置於陣财的多數半導體。該陣 列可被用於-積體電路及可被—電子裝置。第—及第二圖樣 進一步地界定了 —多_料性相互連接，其可選擇性地被切斷 1320971 該相互連接可以—般方法 將奈米電晶體選擇性地再細分成晶胞 配接為場-可編程式的。 結構 本發明之另-方面係有關於以上述方法製造的序列陣列及 /或平行奈米場效應電晶體。如上所述，$些可包含有場可編程 式的架構。大部分的奈米印刷石版印刷技術係受限為一層或二直 角層。藉著使用經自排列的奈米電晶體，本發明僅使用二個圖樣 層來建構有用的三端裝置，避免了奈米排列_難。藉由將一留 在第-閘滅管道間雜的第二瞧驗，—結構被建造成可充 電的並因此可漏作-EPRQM，程式編定出任何既定電晶體的 出現或不出現。 因此，本發明另一方面提供一種奈米電晶體陣列，其包括一 預設傳導型式之半導體基材 '包含有—第二職傳導型式之第一 摻雜區的-多數的第-奈米電晶體’該第—摻雜區係被配置在半 導體基材的表面，且被排列在至少部份沿著—第一方向排列的平 行列中，第一摻雜區以一第一奈米距離被兩兩分開，第一奈米距 離界定了第一管道的長度。該奈米電晶體陣列亦包括具有一第三 預5又傳導型式之第二摻雜區的一多數的第二奈米電晶體，該第二 摻雜區被安置在基材表面，且係被排列在至少部分平行於一第二 方向排列之平行欄中（否則具有和該第一奈米電晶體相同的構 造）。傳導性相互連接的排列係平行於第—及第二方向，且這些 傳導性相互連接選擇性地連接該第一及第二奈米電晶體。該第一 及第二方向可實質上垂直。該傳導性相互連接包含有傳導性片 15 段’且該料性連接可糾將這些料性片段獅性靖製成可 編程式的。 本發明之另—方面係—積體電路，其包含有—形成於一預設 傳導型式之半導體基材中的奈米電晶體陣列，[導體至少部分 沿著-第-方向排列用以連接該奈米電晶體，第二導體至少部分 沿著-第二方向排列肋連接該奈米電晶體，附加的傳導性相互 連接的排列係平行於第—及第二方向，肋轉性地連接該第一 及第二奈米電晶體。 工業應用 本發明提供-奈米電㈣_，可個於频f路及其它的 電子裝置’包括那些為基材所承載者。該使用奈米印刷石版印刷 技術的發明製造方法特別適用於製造這等奈米電晶體陣列，而可 避開奈米排列的困難。 雖然前述已糾並制本發_特定實關，熟習此藝者可 對其做出各種修飾和改變而不脫離下财請專利範圍所界定之 本發明的範精神。例如’為適於特定的顧，各種功能上等 同的物質V置換本文中述及者’而且方法中的步驟次序亦可變 化。可使用二氧化矽之外的隔絕物。熟悉半導體裝置 已知的各種導體可獅於·及其相互連接。魏畴的非剝除 印刷方法玎被用於取代所述的剝除印刷方法。 【圖式簡單說明】
第1圖為一流程圖 一實施例° 16 1320971 第2 -13圖為概略的立體圖，說明在以第丨圖之實施例的方 法製造一裝置實施例的各種階段。 第Ha圖為依據本發明製造的一 FET電晶體陣列之第—實施 例一頂視的平面圖。 第14b圖為第i4a圖所示之FET電晶體陣列實施例的—概示 圖。 、 第15a圖為依據本發明製造的一FET電晶體陣列之第二實施 例一頂視的平面圖。 第15b圖為帛15a圖所示之FET電晶ϋ陣列實施例的—概示 圖。 第16圖為一流程圖，說明依據本發明實施的製造方法之一第 二實施例》 第Π -34圖為概略的立體圖，說明在以第16圖之實施例的 方法製造一裝置實施例的各種階段。 【圖式之主要元件代表符號表】 S10提供紐 S20形成薄氧化物層 S25任擇地安置浮置閘極物質 S30施用第一抗姓層 S40藉由印刷圖案化該第一抗 钱層以形成沿著第一方向 排列的第一圖樣 S50施用第一硬遮蔽罩 S60圖案化第一硬遮蔽罩並選 擇性地剝除 S65離子植入第一摻雜物以形 成隔離區 S70離子植入第一摻雜物以形 成源極及汲·極 S75任擇地移除第一硬遮蔽物 質 S80形成第二氧化物層 S90施用第二^姓層 S100藉由印刷圖案化第二抗姓 層以形成沿著第二方向排 列的第·一圖樣 S110安置閘電極 S120圖案化閘電極並選擇性地 剝除 17

Claims (1)

1320971 η年1 月和日修正本 第93102411號專利申請案申請專利範圍修正本98.11.3 0 拾、申請專利範圍： 1. 一種用於製造奈米電晶體的方法，包含有下列步驟： a) 提供一半導體基材； b) 在該半導體基材上形成一薄氧化物層； 5 10 c) 施加一第一抗银層； d) 使用印刷石版印刷術以圖案化該第一抗蝕層，以形 成一沿著一第一方向之第一圖樣；
e) 於該第一圖樣上施用一第一離子遮蔽物質，並選擇 性地剝除該第一離子遮蔽物質以留下一由該第一圖 樣所限定的第一離子遮蔽罩，該第一離子遮蔽罩任擇 地適於形成一閘極； f) 依據該第一離子遮蔽罩，藉由選擇性地植入一合適的 第一摻雜物，於該半導體基材中形成第一摻雜區； g) 施加一第二抗蝕層，並使用印刷石版印刷術圖案化 15 該第二抗蝕層，以形成一沿著一第二方向排列的第二
圖樣， h) 施加一第二離子遮蔽物質於該第二圖樣上，並且選 擇性地剝除該第二離子遮蔽物質以留下一由該第二 圖樣所限定的第二離子遮蔽罩；及 20 i)依據該第二離子遮蔽罩，藉由選擇性地植入一合適的 第二摻雜物，於該半導體基材中形成第二摻雜區； 其中該第一摻雜物係不同於該第二摻雜物。 2.如申請專利範圍第1項之方法，其中該第二方向係實質上 垂直於該第一方向。 19 1320971 3. 如申請專利範圍第1項之方法，其中該第一離子遮蔽罩在 形成源極及汲極區的步驟f)之後被留住，藉此該第一離 子遮蔽罩係合適地被安置作為一閘電極。 4. 如申請專利範圍第1項之方法，更包含有步驟： 5 j)在施加一第一離子遮蔽物質之步驟e)之前，沈積一傳 導物質，藉此將該傳導物質圖案化，以作為一閘電極。 5. 如申請專利範圍第1項之方法，更包含有步驟： 1)在形成源極及汲極區之步驟〇之後，移除該第一離子 遮蔽罩。 10 6.如申請專利範圍第1項之方法，其中該半導體基材係P· 且該第一摻雜區形成適於隔離區域之P++區。 7. 如申請專利範圍第1項之方法，其中該半導體基材係P-且該第二摻雜區形成適於第二源極及汲極區之N+區。 8. 如申請專利範圍第1項之方法，其中該第一圖樣之最小 15 尺寸係小於大約一微米。 9. 如申請專利範圍第1項之方法，其中該第二圖樣之最小 尺寸係小於大約一微米。 10. 如申請專利範圍第1項之方法，其中該第一圖樣之最小 尺寸、該第二圖樣之最小尺寸、該第一摻雜區及該第二 20 摻雜區之最小尺寸全都係小於大約一微米。 11. 如申請專利範圍第1項之方法，進一步包含步驟： 形成一與該閘電極及該半導體基材絕緣隔離的第二 閘極，該第二閘極係被安置於該閘電極及該半導體基材 之間。 20 如申鱗利制第1項之方法，其中該等步驟係以所述 順序實施。 13. -種用於製造奈米電晶體陣列的方法，其包含有申請 相範圍第1項之步驟’其中該第—及第二圖樣界定了-安置於一陣列中之多數電晶體。 W‘如申請專利範圍第13項之方法，其中該第一及第二圖 樣進-步地界定-複數的料連接，該方法進一步地包 含步驟： 選擇性地蝴傳導連接以選擇性崎該奈米電晶體 陣列再細分為晶胞。 15· —種奈米電晶體陣列，其包含有： a) —具有預設傳導型式的半導體基材，且具有一主要 表面； b) -多數的第-奈米電晶體，其包含有具—第二預設 傳導型式之第-摻雜區，該第—摻雜區被安置於該 半導體基材的主要表財，且係被制於至少部分 沿著一第一方向排列的平行列中，該第一摻雜區被 以一小於一微米的第一距離兩兩隔開，該第一距離 限定出第-管道的長度，且進—步地包含—多數的 第一閘電極，每個第一閘電極被排列在該第一管道 之一上； c)夕數的第一奈米電晶體，其包含有具一第三預設 傳導型式之第二摻雜區，該第二摻雜區被安置於該 半導體基材的主要表面中，且係被排列於至少部分 21 1320971 沿著一第二方向排列的平行欄中，該第二摻雜區被 以一小於一微米的第二距離兩兩隔開，該第二距離 限定出第二管道的長度，且進一步地包含一多數的 第二閘電極，每個第二閘電極被排列在該第二管道 5 之一上，其中該第一摻雜區之摻雜物種類係不同於 該第二摻雜區之摻雜物種類；及 d)平行於該第一及第二方向排列的傳導性連接，該等 傳導性連接選擇性地連接該第一及第二奈米電晶 體。 10 16.如申請專利範圍第15項之奈米電晶體陣列，其中該第 一及第二方向係實質上垂直的。 Π.如申請專利範圍第15項之奈米電晶體陣列，其中該傳 導性連接包含有傳導性片段，且該等傳導性連接係藉由 選擇性切斷傳導性片段而可編程式。 15 18. —種積體電路，其包含有： a) —形成於一預設傳導型式之半導體元件上以用於攜 帶奈米電晶體的奈米電晶體陣列； b) 用於相互連接該奈米電晶體的第一傳導元件，該用於 相互連接的第一傳導元件係至少部分沿著一第一方 20 向排列； c) 用於相互連接該奈米電晶體的第二傳導元件，該用於 相互連接的第二傳導元件係至少部分沿著一第二方 向排列，其中該第一傳導元件之傳導型式係不同於該 第二傳導元件之傳導型式；及 22 1320971 d)平行於該第一及第二方向排列的傳導性連接，該等傳 導性連接選擇性地相互連接該第一及第二奈米電晶 體。 23 1320971
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