TWI320891B

TWI320891B - Apparatus and method for enabling a multi-processor environment on a bus

Info

Publication number: TWI320891B
Application number: TW095137345A
Authority: TW
Inventors: D Gaskins Darius; R Lundberg James
Original assignee: Via Tech Inc
Priority date: 2005-10-18
Filing date: 2006-10-11
Publication date: 2010-02-21
Also published as: EP1785885A1; US7358758B2; EP1785885B1; US20070085560A1; TW200717245A

Description

1320891 -/九、發明說明：【發明所屬之技術領域】特別是有關於一種匯流排上致能和維本發明係有關於一種微電子領域，在要求對匯流排終端阻抗的主動控制的持多處理器環境的機制。【先前技4标】 • 許多當今的匯流排架構僅提供兩個器件（如微處理器及其對應的儲存控制器）之間的點到點匯流排界面。除了僅提供點到點介面外，這些架構還要求微處理器（或其他器件）内部提供終端阻抗控制電路來動態調節點到點匯流排上的終端阻抗，其中阻抗值通常被選擇成與匯流排自身的特徵阻抗匹配。在許多應用中，透過將精密電阻器耦接到器件的1/〇引腳’來將阻抗值通知給該器件。因此’器件提供晶片上 • (on-die)驅動器，這些驅動器被配置成以所選阻抗值和根據匯流排規範的電壓位準驅動點到點匯流排。這些驅動器提供沒有反射（reflection)的適當終接傳輸線。儘管點到點匯流排對於只有兩個器件通過匯流排通信的情況是有效的，但本發明人注意到對於特定的應用領域，如多處理器應用，可能需要一個以上的器件。在這些應用中，也許需要一到四個處理器益行地透過上述匯流排與儲存控制器相接。但是常規的匯流排架構由於是在處理器數量固定的假

Client’s Docket No.:CNTR2266-TW TT's Docket No:0608-A40980-TW/Final /Joanne 1320891 ’設下要求主動阻抗控制#，因j：匕它們受到限制。例如，在上述匯流排上添加另-器件將導致任何給定器件看到由匯 . 流排上其他器件的並行終端阻抗引起的有效（effective) 終端阻抗，因此，將I/O信號驅動到該有效上拉終端阻抗 ‘ 將導致反射 '阻尼« (ringing)、定時偏移及其他缺點。考慮到上面關於當今積體電路中採用的、在器件之間傳輸資料的匯流排界面和相關技術的背景討論，將參照第 1圖討論與點到點匯流排相關的問題。籲轉到第1圖’框圖100顯示出當今的點到點匯流排 120 ’如在許多現有技術的微處理器架構中提供的那樣。框圖繪出了當今的處理器101，它透過點到點匯流排12〇耦接到儲存控制器110。儲存控制器11〇是為了指出現有技術相關的限制的目的而繪出的，並且要注意可以採用任何類型的器件（例如，匯流排代理、儲存集線器（memory hub)、晶片組等）。在該討論中使用儲存控制器u〇,因為它代表透過點到點匯流排120與當今處理器ι〇1相接的籲器件類型。處理器101包括接收信號OUT1的焊點控制邏輯電路 102。焊點控制邏輯電路102透過上拉使能信號pUEN1耦接到上拉邏輯電路103 ’並且透過下拉使能信號pDEN1耦接到下拉邏輯電路105。上拉邏輯電路1〇3和下拉邏輯電路105耦接在一起來形成焊點節點1〇4，產生雙向焊點信號PAD1。電阻器R1透過節點1〇6也耦接到處理器。在當今處理器101中’節點106典型地耦接到處理器的器

Client's Docket No.:CNTR2266-TW TT's Docket No:0608-A40980-TW/Final /Joanne 1320891 件封裝（未示出）上的^ ^ 裝到母板或者基本類似的封』：出），以致能谷易地女儲存控制器110還且古 ^。紹兩的110 有接收信號OUT2的焊點控制邏 ==:控制邏輯電…透過上拉使能信號 PUEN2耦接到上拉邏輯雷、工4 PDEN2純到下拉邏輯電’並且透過下拉使能信號 h、r紹命朴1 电路115。上拉邏輯電路113和下拉邏輯電路115也耦接在一 ^ - νθ 起來形成焊點節點114，產生雙向焊點信號PADM。類仞仏 _ 耦接刭儲在電阻器R2透過節點116 耦接到儲存控制裔110’與處理器1〇型地輕接到儲存控制器11〇姑壯伟㈣116典 lm , 1〇破裝入的器件封裝上的引腳。處理盗101透過具有特徵阻抗與儲存控制器110相接。兮人匯机排120 $ 〇〇产哚物丄边 βΛ ;丨面特別繪出了信號PAD1透過早仏旒路由機制耦接到倖骑黜104 nw ^ L^PADM (以及它們各自的節卜機制如框圖_㈣點到點匯㈣⑽ 所:，型地包括母板上的導線徑跡。為了清楚起見，將即點104和114顯示為透過單個導線徑跡輕接在一起。然而，本領域技術人員將理解，當今點到點匯流排12〇包括許多與所示的那些1G4、114基本上類似的信號。對於特定應用領域，包括攜帶型電腦和移動應用，在給定的系統配置中可能不要求超過—個處理器‘⑻。因此’為了在當今低電壓匯流排12〇上提供増加的系统她線，度’近些年來系統匯流排架構從多處理器環境改變為單處理窃裱境。單處理器環境如框圖1〇〇所示，包括主動晶片上（即’“晶片上”）終端阻抗控制特徵。以前的多點

Client’s Docket No.:CNTR2266-TW TT’s Docket No:〇6〇8-A40980-TW/Final /Joanne =構提供料匯流排信號的終端外連匯流排上的ϋ件，备 :匯流排f構要求對晶片上提供匯流排終端阻抗，並且: 相即該終端阻抗，使得它們與外部提供的精密電阻遠撼1丨μ比例！f精密電阻由位於母板或者基本類似的互 1的_電阻器1^和R2緣出。該外部提供的精密電阻 _ ^表讀板上的導線徑跡、或信號通路呈現的傳輸線笛1阻几Z° ’其中導線徑跡或信號通路互連處理器1〇1的 ^一節點（即，引腳）刚與儲存控制器11〇的第二節點常規匯流排協定規定了要求的匯流排終端阻抗。典型地’分別透過外部電阻器R1和R2將該阻抗通知給處理器 101和儲存控制器110。在多數情況下，這兩個電阻器R卜 R2的值相等’但在某些配置中值可能不同。電阻器幻和 R2的典型值是27 5歐姆，指示構成匯流排的互連傳輸線的55歐姆的特徵阻抗2〇。儘管在框圖1〇〇中示出電阻器R1和R2耦接到地參考電壓，但本領域技術人員將理解，電阻器R1-R2耦接到的電壓參考（“vss”）的值可以根據從系統電源提供給處理器1〇1和儲存控制器ui的其他電壓（未示出）而變化。沒有反射的適當終接傳輸線120在信號導線徑跡12〇的遠端具有等於信號導線彳t跡120的特徵阻抗z〇的並行終端阻抗。因此，為了提供適當的終端，要求處理器和儲存控制器ill動態控制它們各自在如上所述節點1〇4 和114的阻抗，以便如管理介面的特定匯流排協定所規定

Client's Docket No.:CNTR2266-TW TT's Docket No:0608-A40980-TW/Final /Joanne 1320891 的那樣’阻抗與R1和R2相等或成比例。該動態控制典型地是透過所示的上拉邏輯電路1〇3、 103和下拉邏輯電路1〇5、115完成的。在一種情況下，當被透過下拉邏輯電路105拉（“驅動，，）到指定低電壓位準（未示出）時，節點104上的信號PAD1是啟動或者設定的（asserted)。因此，當信號pAD1被設定時，典型的點到點匯流排協定指示上拉邏輯電路1〇3必須被關斷。當信號PAD1未被設定時，上拉邏輯電路1〇3必須被接通，從而將信號PAD1驅動到高電壓位準（未示出）。此外，典型的協議規定，在任意給定時間點，只有一個器件1〇1、 110—要麼處理器101、要麼儲存控制器11〇—可以驅動匯流排120(即，透過下拉邏輯電路1〇5、115下拉匯流排12〇上的電壓）。此外，還要求處理器1〇1和儲存控制器11〇上的上拉邏輯電路103、113都被動態控制來改變相應上的拉阻抗，使得它們匹配連接節點1〇4和114的母板上的點對點匯流排120(信號導線徑跡或其他機制）的特徵阻抗 Z〇。因此，當處理器1〇1或是儲存控制器11〇驅動匯流排 120，並且關斷其相應上拉邏輯電路1〇3、U3時，驅動器件的下拉邏輯電路105、115在匯流排120上生成低位準的暫態轉換’沿著在其他器件的上拉邏輯電路113、1〇3在遠端終接的信號導線徑跡120的傳輸線環境向下傳播。下拉邏輯電路105、115被配置成將匯流排120上的信號驅動到指定低電壓位準。相應地，由於在匯流排12〇的遠端由其他器件111、101引起的終端阻抗匹配特徵阻抗

Client's Docket No.:CNTR2266-TW TT's Docket No:0608-A40980-TW/Final /Joanne 1320891 諸如阻尼㈣、反射等不良傳輸線效果。在”有55歐姆特徵阻抗2〇的典型

拉邏輯電路1〇5、115來呈規T H、控制下 μ古Φ厭办唯不呈現27.5歐姆阻抗，從而將VH Γ 動敎約^ VH的三分之—的低電壓位準每此下拉邏輯電路105、出引起足以不受匯流排 120上的雜訊影響的低電壓位準VL。下拉邏輯電路1〇5、 115動態控触抗的方式不在本中請的範圍之内。

概括=說’在點到點匯流排12〇上，當匯流排以〇不疋正在被器件1G1、11〇驅動到低時，則器件的上拉邏輯電路103、113必須按照規定的匯流排終端阻抗冑其相應節點 104、114驅動到高位準VH。當匯流排12〇上的節點ι〇ι、 114被給疋器件ιοί、11〇驅動到低時，給定器件〖ο〗、^⑺ 必須關斷其上拉邏輯電路103、113並且接通其下拉邏輯電路105、115，來呈現規定的下拉阻抗。這樣，由於相對器件的上拉邏輯電路113、103被接通，因此傳輸線12〇被適當地終接’從而沒有反射’並且生成適當的匯流排電壓位準 VH、VL。相應地’當内部核心信號OUT1、OUT2未被設定時，處理器101或儲存控制器110中的焊點控制邏輯電路 102、112設定上拉邏輯電路使能信號PUEN1、PUEN2，二者分別接通器件101、110中的上拉邏輯電路103、113，其中也動態控制上拉邏輯電路103、113來呈現終端阻抗，該終端阻抗用於匯流排120上的信號適當傳輸。此外，焊點控制邏輯電路102、112還解除設定（deassert)下拉邏

Client's Docket No.:CNTR2266-TW TT's Docket No:0608-A40980-TW/Final /Joanne 10 1320891 輯電路使能信號PDEN卜PDEN2 ’從而關斷兩個器件ιοί、 110中的各個下拉邏輯電路105、115。當核心信號ουτι被設定時，處理器1〇1中的烊點控 • 制邏輯電路解除設定PUEN1’關斷上拉邏輯電路103, 並且設定PDEN1 ’接通下拉邏輯電路1〇5，其中動態控制下拉邏輯電路來呈現一個當驅動與特徵阻抗z〇一致的節點104使得實現適當匯流排電壓位準vl時的阻抗。類似地’當核心k號OUT2被設定時’儲存控制器11 〇中的焊 ® 點控制邏輯電路112解除設定PUEN1，關斷其上拉邏輯電路113，並且設定PDEN1，接通其下拉邏輯電路115，從而將正確的信號位準傳播到具有特徵阻抗z 〇的匯流排12 〇的傳輸線環境中。對於許多應用’從性能的角度來看’常規的點到點匯流排架構確實是有效的，然而，本發明人觀察到，存在因採用多處理器而受益的許多其他應用場合，尤其是當作為 #處理器系統配置的-部分’提供具有相應介面能二的儲存控制器（或者基本上等效的匯流排界面器件）時。但是常規的匯流排架構由於如上所述是在處理器數量固定的假設下要求主動阻抗控制的，因此它們受到限制。例如，在上面參照第i圖描述的匯流排120上添加類似處理器1〇1 的另一處理器（未示出），這將導致任何給定器件1〇1、 1H)看到由其他器件ΗΠ、11〇的並行終端阻抗引起的有效終端阻抗’並且該有效上拉終端阻抗將大約是規定的終端阻抗的-半。因此’處理器ΗΗ中的下执邏輯電路1〇5和

Client’s Docket No.:CNTR2266-TW TT's Docket No:0608-A40980-TW/Final /Joanne 11 1320891 儲：，制=10中的下拉邏輯電路ιι5將不足以下拉匯流據協定，下拉邏輯電路105、115被配置成 ”曰疋、、端阻抗、而；I；是由添加類似處理$繼的其他處理器而導致的有效阻抗對應的匯流排電壓位準。因此期望提供-種裝置和方法來致能多個處理器在匯流排上進行互操作。本發明人觀意到，㈣提供在要求主動阻抗控制的匯流排上的可變數量處理器的互操作。

因此’本發明人觀察到，在需要主動阻抗控制的匯流排上提供可變數量的器件的互操作是非常值得期望的。此外’本發明人還注意到，現有技術中需要在主動控制的匯流排上致能多處理器環境。【發明内容】除了其他應用以外，本發明旨在解決上述問題以及解決現有技術的其他問題、缺點和限制。本發明提供一種致能多個器件在要求動態阻抗控制的匯流排上相接在一起的更好技術。在一個實施例中，提供一種在匯流排上致能多器件環境的裝置，其中該匯流排要求主動終端阻抗控制。該裝置包括第一節點和多處理器邏輯電路。第一節點接收相應器件處於匯流排的物理末端的指示。多處理器邏輯電路耦接到所述第一節點。多處理器邏輯電路根據所述指示控制如何驅動第二節點，其中所述第二節點耦接到匯流排。在一個方面中，相應器件是微處理器，而第一節點是微處理器的封裝上的引腳。該引腳耦接到主板導線徑跡 (trace)’後者提供指示該微處理器是在匯流排内部還是在

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XT’s Docket No:0608-A40980-TW/Final /Joanne 12 1320891 '匯流排的物理遠端的信號。本發明的一個特徵要求所述多處理器邏輯電路透過根據所述指示致能上拉邏輯電路和下拉邏輯電路，來控制如何驅動所述第二節點。如果所述指示指出所述相應器件是内部器件’則所述多處理器邏輯電路禁能所述上拉邏輯電路並致能所述下拉邏輯電路〇如果所述指示指出所述相應器件是在匯流排的所述物理末端，則所述多處理器邏輯電路致能所述上拉邏輯電路和所述下拉邏輯電路。所述下拉籲邏輯電路將所述第二節點驅動到規定的低電壓位準，而所述上拉邏輯電路在被致能時，產生對匯流排指定的終端阻抗’其中產生所述終端阻抗來匹配匯流排的特徵阻抗。本發明的一個方面構思了一種在匯流排上提供多号件環境的微處理器，其中匯流排要求主動終端阻抗控制°。該微處理器具有封裝引腳和多處理器邏輯電路。封裝引腳^ 收指示該微處理器是在匯流排内部還是在匯流排的物理末 _ 端的外部多處理器信號。多處理器邏輯電路耦接到所述封裝引腳，並且被配置成根據所述外部多處理器信號控制如何驅動焊點節點，其中所述焊點節點輕接到匯流排。本發明的另一方面構思了一種在匯流排上致能多器件環境的方法，該匯流排要求主動終端阻抗控制。該方^勹括：透過第-節點，接收相應器件在匯流排内部的指示^ 和響應於該指示，控制如何驅動第二節點，其中所述^一節點耦接到匯流排。〃 "— 為讓本發明之上述和其他目的、特徵、和優點能更明

Client's Docket No.:CNTR2266-TW TT^ Docket No:0608-A40980-TW/Final /Joanni 13 1320891 』易1ϊ下文特舉出較佳實施例，並酉己合所附圖式，作詳細說明如下： • 【實施方式】 ‘ 胃接著’將參照第2_4圖對本發明進行討論。本發明透 f提供—種致能多個處理器在要求主動終端阻抗控制的匯流排上相接的裝置和方法，克服了當今匯流排界面技術的局限，同時保留所要求的傳輸線特性。 • 本發明透過提供用於致能通過要求主動阻抗控制的匯流排在多處理器環境中的可變數量處理器的互操作的裝置和方法，來克服上述的當今匯流排配置的問題和限制，而不引起上述不利限制。現在將參照第2_4圖描述本發明。參,系第2圖’展示了根據本發明的、在匯流排220上致能的多處理器環境2〇〇的特徵的框圖。多處理器環境2〇〇顯示出具有互連的節點202的多個處理器2〇1i〜2〇1n，節點2021〜202n產生各自的匯流排信號PAD1-PADN。下面， • 還將使用信號指示符PAD1-PADN來代表節點202广2〇2n 中的特定一個。多個處理器2011〜20。還與儲存控制器211 (或基本類似的器件211)相接，後者具有產生基本上與第1圖所示類似的匯流排界面信號PADM的匯流排界面節點212。在一個實施例中，可變數量的處理器201^20ιΝ 被致能在匯流排220上與儲存控制器211進行互操作。在特定實施例中’多達四個處理器被致能進行互操作。在處理器201-20^中的每一個處理器和儲存控制器211透過電阻器Rl、R2接收外部規定的終端阻抗，或者類似的指

Client^ Docket No.:CNTR2266-TW TT's Docket No:0608-A40980-TW/Final /Joanne 1320891 定匯流排終端阻抗（例如這之前所述的那樣）。在一個實施例中’纽n R1和R2為單處理㈣流排配置的55歐姆的終端阻抗和27.5歐姆的下拉阻抗。此外，根據本發明的每個處理器201L1N包括用於接收多處理器信號Μρ 的節點中採用該信號來配置多處理器環境。在-個實施例中’多處理器節點綱i〜崩n包括微處理器封裝上的引腳，其中該引腳在根據本發明的系統配置中不作其他用處。在該實施例中，信號Mp耦接到多處理器節點204广20知。也構思了替代實施例，來將多處理器節點 204ι〜204n耦接信號MP以配置多處理環境。為了控制匯流排220的終端阻抗，物理上位於傳輸線 220相對儲存控制器211的一末端的處理器，將其Mp節點連到第一參考信號，第一參考信號的值表示處理器位於傳輸線220相對儲存控制器211的一末端。在第2圖所示的實施例中，處理器2〇1處於位於匯流排22〇相對儲存控制器211的物理一末端，因此其相應節點2〇4ι耦接到第一參考信號。在一個實施例中，如框圖所示，第一參考信號的值為接地，或者公共參考電壓（例如，VSS電壓）。也構思了第一參考信號的其他值。為了表示位於處理器2〇l 與儲存控制器211之間的其它處理器2〇h〜201\是匯流排 220内部的，它們相應的節點2〇42〜204N連到第二參考信號，其值指示處理器20丨2〜201N是匯流排220内部的。在一個實施例中’第二參考信號的值是VDD。第二參考電壓的替代實施例包括為匯流排220上的I/O器件提供的基本

Client’s Docket No· :CNTR2266-TW TT*s Docket No:0608-A40980-TW/Final /Joanne 15 類似的參考電壓。也構思了指示處理器在匯流排上的物理位置的其他實施例，如多引腳編碼、通過J T A G匯流排（未示出）寫入内部記憶體、機器專用寄存器的編程等。因為處理器20U位於匯流排220的遠端，所以它被配置（透過將節點20、接地），以進行基本與上面參照第j 圖的處理器101所述相同的方式來動態控制匯流排上拉終端阻抗，以及驅動其相應節點202。此外，如參照第1圖所述，儲存控制器211以類似的方式控制其在匯流排22〇的一端的匯流排上拉終端阻抗，以及驅動其相應匯流排節點212。然而’處理器2012〜201N根據本發明不同地驅動匯流排220，這是因為它們物理上位於處理器2〇1〗與儲存控制器211之間。根據本發明，内部處理器（即處理器 201 idOlN)被配置成總是透過它們相應的多處理器節點 2042〜204N來關斷它們的上拉邏輯電路（未示出），從而處理器201!和儲存控制器211保持匯流排220的規定終端阻抗。此外’當内部處理器20丨2〜2〇1Ν之一將其各自匯流排卽點2022〜202N驅動到低電壓值時，考慮到需要將每個特徵阻抗Z〇驅動成從相應驅動器看去具有Ζ()/2的有效阻抗的兩個信號導線徑跡，在其中採用替代下拉邏輯電路（未示出）來將節點2022〜202N驅動到適當的低電壓位準。因此，該替代下拉邏輯電路必須當與一個信號通路相反、驅動成兩個信號導線徑跡時，足以將信號PAD2_PADN驅動到規定的低電壓位準。現在轉到第3圖’框圖300示出第2圖的處理器的處

Client’s Docket No. :CNTR2266-TW TT's Docket No:0608-A40980-TW/Final /Joanne 理器1-處理ϋ N201 %每一個中包含的多處理器環境裝 Ώ 300、纟會出根據本發明的處理器3〇1，其輕接到如上所述具有特徵阻抗Z〇的匯流排320或傳輸線320。微處理器301包括焊點控制邏輯電路3〇4、第一下拉邏輯電路 307和上拉邏輯電路305，包括控制信號OUT1、PUEN1、 PDEN1 ’它們與上面參照第1圖所述的類似的所命名的信波一樣操作。焊點控制邏輯電路304、第一下拉邏輯電路 307和上拉邏輯電路3〇5每一個包括用來執行這裏所述功能和操作的邏輯電路、電路、器件或微代碼（即，微指令或固有指令）、或者邏輯電路、電路、器件或微代碼的組合、或者等效元素。用來執行這些功能和操作的元素可以與處理器301中用來執行其他功能的其他電路、微代碼等共用。根據本發明的範圍，微代碼是用來指代多個微指令的術語。微指令（又稱為固有指令）是在單元執行的級別上的指令。例如，微指令由精簡指令集電腦（RISC)微處理器直接執行。對於諸如χ86相容微處理器之類的複雜指令集電腦（CISC)微處理器，Χ86指令被轉換成相關的微指令，並且由CISC微處理器中的單元直接執行相關的微指令。此外，該裝置包括多處理器（“MP”）邏輯電路303 和第二下拉邏輯電路308 信號MP耦接到MP邏輯電路 303和多處理器節點302。如上面所述’本發明構思了在參考節點302上建立信號MP的多個實施例，其中一個在框圖300中示出。框圖300將節點302描繪為微處理器301

Client's Docket No.:CNTR2266-TW TT's Docket No:0608-A40980-TW/Final /Joanne 17 1320891 上的引腳302,並且透過將節點302如參照第2圖所述耦接到第一或第二參考電壓（未示出）來建立Mp的值βΜρ 邏輯電路303感測節點302的狀態（即，框圖3〇〇所示的信號ΜΡ的值），以確定它是處於匯流排32〇的遠端還是處於匯流排320内部。如果處理器301處於遠端，則Μρ 邏輯電路303設定信號ENPD1和ENPU，致能上拉邏輯電路305和第一下拉邏輯電路307的操作，如參照第【和2 圖所述。信號ENPD2被解除設定，從而禁能第二下拉邏輯電路308的操作。由此如單處理器點到點環境所要求的那樣，透過上拉邏輯電路305和第一下拉邏輯電路3〇7控制產生彳§號PAD的焊點節點306和匯流排終端阻抗。在傳輸線320遠端的該配置在匯流排32〇上提供排除阻尼振盪等的、主動控制的終端阻抗。第二下拉邏輯電路3〇8包括用來執行這晨所述功能和操作的邏輯電路、電路、器件或微代碼（即，微指令或固有指令）、或者邏輯電路、電路、器件或微代碼的組合、或者等效元素。用來執行這些功能和操作的元素可以與處理器301中用來執行其他功能的其他電路、微代碼等共用。對於内部處理器，信號ENPU被MP邏輯電路303解除设疋，彳§號ENPD2被設定，並且因此透過平行作業的第一和第二下拉邏輯電路307-308，控制信號pad (即，節點306)。在内部配置中上拉邏輯電路3〇5被信號PUEN1 的狀態禁能，如節點302上的信號]y[P的值所示。在一個實施例中，第一和第二下拉邏輯電路3〇7_3〇8被配置成當

Client’s Docket No.:CNTR2266-TW TT^s Docket No:0608-A40980-TW/Final /Joanne 1320891 驅動成兩個信號導線徑跡（“路徑”）（每個特徵阻抗z〇) 時將彳5號PAD拉到指疋的低電壓位準vl。出於說明的目的’顯示出了匯流排320上的額外信號導線徑跡，虛線連接到對應於内部處理器配置的節點306。在替代實施例中’第二下拉邏輯電路308展示不同於第一下拉邏輯電路 307的能力，並且這兩個下拉邏輯電路307-308並行工作來實現將PAD最佳地下拉到適當的低電壓位準。現在參照第4圖，流程圖400顯示出根據本發明的、在匯流排上致能多處理器環境的方法。該方法由步驟4〇 1 開始’其中根據本發明的處理器被置於如上所述的多處理器環境中。流程然後執行步驟402。在步驟402中，處理器感測節點值、信號、或者其他指示手段’來確定該處理器是否是位於匯流排或傳輸線的物理末端的處理器。如果它處於傳輪線的物理末端，則執行步驟403。如果處理器是内部處理器，則執行步驟4〇4。在步驟403巾，該處理ϋ内的上拉邏輯電路被接通，來向匯〃IL排呈現按照匯流排協疋規定的終端阻抗。然後執行步驟405。在步驟404 +，由於該處理器物理上處於匯流排内部，因此其錢舰流排的上_輯電路被關I流程然後執行步驟405。在步驟405中，該處理器評估輪出控制信號來確定是否要將輸出信號提供給匯流排。如果否的話，則重覆執行步驟405，以監視輸出控制信號，直到想要在匯流排上提

Client’s Docket No.:CNTR2266-TW TT^ Docket No:0608-A40980-TW/Final /Joanne 1320891 供輸出的時候為止。如果要將信號提供給匯流排，則執行步驟406。在步驟406中，進行評估來球定要提供給匯流排的輸出信號是處於高電壓位準Η還是低電壓位準L。如果低電壓位準L要輸出到傳輸線，則執行步驟407。如果輸出是高電壓位準Η，則執行步驟 410 0 在步驟407中，由於要輸出低電壓位準L到匯流排，因此進行評估來確定處理器是在匯流排内部還是處在傳輸線相對存儲集線器的末端。如果處理器不是内部處理器，則執行步驟408。如果處理器是内部處理器，則執行步驟 409 〇、在步驟408中’由於處理器處在傳輸線的該末端，為了輸出低電壓位準，處理器關斷其耦接到其輪出節點的上拉邏輯電路，並且接通其第一下拉邏輯電路來將匯流排驅動到適g的低電壓位準。因為該處理器處在傳輪線的物理末端，所以只有第一下拉邏輯電路被接通。然後執行步驟 413。在步驟409中，由於該處理器不處在傳輸線的末端 (即，該處理器是内部處理器），為了輸出低電壓位準，處理器晴其祕到其輸出節㈣上拉賴電路，並且接通其第一和第二下拉邏輯電路來將匯流排驅動到適當的低電壓位準。因為該處理器不處在傳輸線的物理末端，因而必須同時對抗存儲集線器引起的第一終端阻抗與位於匯流排相對存儲集線器的物理末端的處理器引起的第二終端阻

Client's Docket No.：CNTR2266-TW TT*s Docket No：0608-A40980-TW/Final /Joanne 抗、將匯流排驅動到低，所以第一和第二下拉邏輯電路都被接通。然後執行步驟413。泣在步驟410中’進行評估來確定該處理器是在匯流排内部’還是處在相對在一末端終接匯流排的記憶體件的傳輸線另一末端。如果該處理器不是内部處理器，則執行步驟412。如果該處理器是内部處理器，則執行步驟411。在步驟412中，由於該處理器處在傳輸線的一末端， ^了輸出高電壓位準，處理器設定適當的匯流排信號，來才曰不它正在驅動匯流排並且保持其上拉邏輯電路接通。然後執行步驟413。在步驟411中’由於該處理器不處在傳輸線的一末端 (即，該處理器是内部處理器），為了輸出高電壓位準，處理器設定適當的匯流排信號，來指示它正在驅動匯流排。匯流排已經被儲存控制器及其自己的上拉邏輯電路拉到邏輯電路高位準。然後執行步驟413。在步驟413中’該方法結束。如這裏所述，根據本發明的機制提供主動終接的匯流排的有利特徵，並且還提供多處理器的環境。此外，因為只有匯流排的一個或兩個器件提供匯流排的終接，因此可以在晶片上採用比以前提供的驅動器小的驅動器。儘管詳細描述了本發明及其目的、特徵和優點，但本發明也涵蓋其他實施例。例如，本發明是採用關於處理器和儲存控制器（或基本類似的器件）的術語描述的。然而應當注意，這些示例是用於在許多本領域技術人員熟悉的

Client's Docket No. :CNTR2266-TW TT^ Docket No：0608-A40980-TW/Final /Joanne 21 丄jzuoy丄

Jlf文+ ϋ本發g月。但本發明人注意到，匯流排協定和傳輸線”面要求對於處理ϋ技術來說不是特定或唯-的，並且同樣A ’本發明如於規定具有线阻抗控制要求的匯流排界面的任何領域的應用。此外，攻裏參照第一和第二下拉邏輯電路描述了本發 Μ ’它們在内部處理器中平行作#來下拉由其他器件在兩端主動、’S接的匯流排，但是本發明的顧不限於同等配置的兩組下拉邏輯電路。替代實施例還考慮了不使用第一下拉邏輯電路、使用第二下拉邏辑雷路爽排内·件的匯流排;===== 邏輯電路被配置成將匯流排電壓下拉到適當的電壓位而不使用任何其他器件。雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明’任何所屬技術領域中具有通常知識者，在不脫離本發明之精神和範_，當可作些許之更動與潤飾，因此本發明之保護範圍當視後附之中請專利範為準。 Μ丨疋在【圖式簡單說明】第1圖顯示出要求對匯流排終端阻抗的主動控制的當今的點到點匯流排的框圖；第2圖顯示出根據本發明在類似第！圖的匯流排上致能的多處理器環境的時序圖；第3圖是展示根據本發明的微處理器内的多境裝置的框圖；以及 &

Client's Docket No.:CNTR2266-TW TT's Docket No:0608-A40980-TW/Final /Joanne 22 1320891 • 第4圖是示出根據本發明的、在匯流排上致能多處理器環境的方法的流程圖。 . 【主要元件符號說明】 • 100、300 :框圖； HH、201、201^201]^、301 :處理器； 110、211 :儲存控制器； 120、220、320 :匯流排； φ 102、112、304 :焊點控制邏輯電路； 103、 113、305 :上拉邏輯電路； 105、115、307、308 :下拉邏輯電路； 104、 106、114、116、202^2(^ 、203、204广204N、 212、213、302、306 :節點； 200 :多處理器環境； 303 : MP邏輯電路； 400 :流程圖； • 401〜413 :步驟；

Rl、R2 :電阻器； PUEN1、PUEN2 :上拉使能信號； PDEN1、PDEN2 :下拉使能信號； OUT1、OUT2 :接收信號； PAD、PAD1 〜PADN、PADM、MP :信號； OUT1、PUEN1、PDEN1 控制信號； ENPD1、ENPD2、ENPU :設定信號。

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Claims

1320891 .十、申請專利範圍： 1. 一種在匯流排上致能多器件環境的裝置，該匯流排要求主動終端阻抗控制，該裝置包括： • 第一節點，用來接收相應器件處於匯流排的物理末端 * 的指示；和耦接到該第一節點的多處理器邏輯電路，被配置成根據所述指示控制如何驅動第二節點，其中所述第二節點耦接到匯流排。 • 2.如申請專利範圍第1項所述的在匯流排上致能多器件環境的裝置，其中所述第一節點包括所述相應器件上的引腳。 3·如申請專利範圍第2項所述的在匯流排上致能多器件環境的裝置，其中所述引腳位於所述相應器件的封裝上。 4·如申請專利範圍第1項所述的在匯流排上致能多器件環境的裝置，其中所述指示包括信號。 5·如申請專利範圍第4項所述的在匯流排上致能多器 • 件環境的裝置，其中所述信號向所述第一節點提供電壓位準。 6·如申請專利範圍第1項所述的在匯流排上致能多器件環境的裝置，其中所述相應器件包括透過匯流排耦接到記憶體件的處理器。 7·如申請專利範圍第1項所述的在匯流排上致能多器件環境的裝置，其中所述多處理器邏輯電路透過根據所述指示致能上拉邏輯電路和下拉邏輯電路，來控制如何驅動 Client's Docket No.:CNTR2266-TW TT’s Docket No:0608-A40980-TW/Final /Joanne 24 1320891 ' 所述第二節點。 8·如申請專利範園第7項所述的在匯流排上致能多器件環境的裝置，其中，如果所述指米指出所述相應器件是内部器件，則所述多處理器邏輯電路禁能所述上拉邏輯電路並致能所述下拉邏輯電路。 9 ·如申請專利範圍第7項所述的在匯流排上致能多器件環境的裝置，其中，如果所述拍系指出所述相應器件是在匯流排的所述物理末端，則所述多處理器邏輯電路致能所述上拉邏輯電路和所述下拉邏輯電路。 10 .如申請專利範圍第7項所述的在匯流排上致能多器件環境的裝置，其中，所述上拉邏輯電路在被致能時，產生對匯流排指定的終端阻抗，ϋ且其中產生所述終端阻抗來匹配匯流排的特徵阻抗。 11 .如申請專利範圍第7項所述的在匯流排上致能多器件環境的裝置，其中，所述下拉邏輯電路將所述第二節點驅動到規定的低電壓位準。 12· —種在匯流排上提供多器件環境的微處理器，其中匯流排要求主動終端阻抗控制，該微處理器包括：封裝引腳’被配置成接收外部多處理器信號，該信號指示微處理器是在匯流排内部還是處在匯流排的物理末端；和耦接到所述封裝引腳的多處理器邏輯電路，被配置成控制如何根據所述外部多處理器信號驅動焊點節點，其中所述焊點節點耦接到匯流排。 Client's Docket No.:CNTR2266-TW TT's Docket No：0608-A40980-TW/Final /Joanne 25 13 器件戸讲如申請專利範圍第12項所述的在匯流排上提供多板上：C，其中所述外部多處理器信號透過母壓位準。、仫跡提供，並且其中所述多處理器信號包括電

器件i-产如申請專利範圍第12項所述的在匯流排上提供多到儲=的微處理器’其中所述微處理器透過匯流排輕接 3控制器和一個或多個其他微處理器。器件巾請專職圍第12項所述的在隱排上提供多迷外微ί理器’其中所述多處理器邏輯電路根據所輯電路Γ心㈣的狀態，致能上拉邏輯電路和下拉邏如申睛專利範圍第15項所述的在匯流排上提供多器’其中’如果所述外部多處理器信號才曰出該微處理器是在匯流排内部，則所述多處理器

16 器件環的狀態邏輯電路。路禁能所述上拉邏輯電路並致能所述下拉邏輯電器件#H 圍第15項所述的在匯流排上提供多的C處理器，其中，如果所述外部多處理器信號述多器是在匯流排的所述物理末端，則所輯電=理峨電路致能所述上拉邏輯電路和所述下拉邏器件!㈣圍第15項戶_在_卜上提供多器件環境的微處理H，其中，所述上拉邏輯電路在被致能時’產生對匯流排指定的終端阻抗’並且其中產生所述終 Clients Docket No.:CNTR2266-TW TT’s Docket No:0608-A4098〇.TW/Final /Joanne 26 曹端阻抗來匹配匯流排的特徵阻抗。 i9·如申請專利範圍第15 .^件環境的微處理器，其中，當微處\里5|】=二提供多 .到儲存控制器和-個或多個其他處理4 接準。在破致此時，將所述焊點節點驅動到規定的低電壓位排要灰在U上致▲多^件環境的方法，該匯流鲁 b要求主動終鈿阻抗控制，該方法包括：和透過第一節點，接收相應器件在匯流排内部的指示；一 jit該指示，控制如何驅動第二節點，其中所述第一即點耦接到匯流排。 <乐 2^如中請專利範圍第2G項所述的在匯流排上致能多恭件％境的方法，其中，所述接收包括：將指示耦接到相應器件上的弓丨腳。器件=如的申圍第2〇項所述的在匯流排上致能多為件環境的方法，其中，所述耦接包括：使引腳位於相應器件的封裝上。如中請專利範圍帛2()項所述的在匯流排上致能多件環境的方法，其中，所述接收包括：在匯壓位準的母板信號，該信號指示相應器件在匯流排内部。 “ ·如申請專利範圍第20項所述的在匯流排器件環境的方法’其中，所述相應器件是透過匯流排輕接 Chenfs Docket No.:CNTR2266-TW s Docket No:0608-A40980-TW/Final /Jo 27 1320891 到。己憶體件的微處理器。 25 ·如申凊專利範圍器件環境的方法，其中^項所述的在匯流排上致能多根據所述接收提供的沪匕括. /或下拉邏輯電路。曰’、，致能/禁能上拉邏輯電路和 26 .如申請專利範圍第器件環境的方法，1中，m、+、項所述的在匯流排上致能多

如果所述指示指出相4= 禁能包括：能上拉邏輯電路和致能下;匯流排的内部，則禁器件2二申方:專：圍第2 5項所述的在匯流排上致能多八中，所述致能/禁能包括：如果所述指示指出相應器件是在匯流排的物理末端，則致能上拉邏輯電路和下拉邏輯電路。 28如申„月專利氣圍帛25項所述的在匯流排上致能多 =環境的方法’其中’所述上拉邏輯電路在被致能時，生對匯流排指定的終端阻抗，並且其中產生所述終端阻抗來匹配匯流排的特徵阻抗。。29·如申請專利範圍帛25項所述的在匯流排上致能多器件％境的方法，其中，所述下拉邏輯電路在被致能時，將所述第二節點驅動到規定的低電壓位準。 Client’s Docket No.:CNTR2266-TW TT's Docket No:0608-A40980-TW/Final /Joanne 28