TWI436224B - 致能與提供一匯流排上之一多核心環境的裝置與方法 - Google Patents

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致能與提供一匯流排上之一多核心環境的裝置與方法
本發明係有關於微電子學，且特別有關於一種致能與維持一匯流排上之多個處理器環境的機制，其需要主動控制匯流排終端阻抗(Termination Impedance)，其中該多個處理器環境包括處理器封裝基板(Processor Package Substrate)，其上具有多個處理器晶方(Die)。
目前，為了以低輸出振幅(Low Output Swing)支援快速入射波切換(Incident Wave Switching)，匯流排架構在兩裝置(例如，微處理器與對應之記憶體控制器)之間提供點對點匯流排介面(Point-To-Point Bus Interface)。除了提供點對點匯流排介面之外，該匯流排架構亦要求微處理器(或其它裝置)在內部提供終端阻抗控制電路，以動態調整點對點匯流排上之終端阻抗，其中阻抗值一般可選擇匹配匯流排本身的特性阻抗(Characteristic Impedance)。
在諸多應用中，藉由耦接一精確電阻至該裝置上之一輸出入接腳，可將阻抗值傳送給該裝置。因此，該裝置提供晶片上的驅動器(Drivers On-die)，用以根據該匯流排的規格，以該選擇之阻抗值與電壓位準驅動該點對點匯流排。上述驅動器準備適當傳輸線，以減少反射(Reflection)、信號失真(Signal Distortion)與其它傳輸線效應。
當該點對點匯流排僅對其連接之兩個裝置有效，因此不適用於某些應用領域(例如，多個處理器之相關應用)其需要藉由匯流排連接兩個以上的裝置。舉例來說，在一應用中，可能需要1～8個處理器，以平行方式經由上述匯流排與一記憶體控制器界接(Interface)。在未來，可預期會需要更多的處理器來透過同一匯流排進行通訊。
由於多核心架構的發展，需要主動控制複數個處理器核心之終端阻抗，上述複數個處理器核心經由匯流排耦接於一記憶體控制器或其它裝置，其中每一該等處理器核心係配置為一單一處理器晶方，且兩個或多個單一處理器晶方設置在與該匯流排耦接之一多核心處理器封裝內的單一基板上。因此，此「多核心處理器」係表示設置在一單一基板上之兩個或多個單一處理器晶方。該單一基板可為包含複數互連信號以及複數裝置之多個層，該單一基板提供該多核心處理器之封裝並提供連接(connectivity)至該匯流排以及其它系統相關信號。
本發明另外認為極需經由需要主動終端阻抗控制之匯流排提供複數個多核心處理器封裝(如上文所述)以耦接至一記憶體控制器或其它裝置。
然而，由於傳統匯流排架構並不能提供良好的匯流排主動阻抗控制給複數個多核心處理器來使用，因而會受到限制。舉例來說，當一處理器核心驅動上述匯流排時，將會發現實際的終端阻抗係由除了其它匯流排裝置外之匯流排上之其它處理器核心的平行終端阻抗而產生。因此，驅動輸出入信號至此實際的上拉終端阻抗將會導致高頻雜訊(High Frequency Noise)、反射(Reflection)、振鈴(Ringing)、時序偏移(Timing Displacement)與其它缺點。
因此，本發明認為極需經由需要主動阻抗控制之匯流排提供不同數量之裝置的內操作(Inter-Operation)，其中該等裝置包括多核心處理器。
此外，本發明經由一主動控制的匯流排致能一多核心環境。
本發明實施例揭露了一種致能一匯流排上之一多核心環境的裝置，其中該匯流排需要主動終端阻抗控制，該裝置包括一配置陣列與複數個對應驅動器。該配置陣列位於一處理器核心內且用以產生複數個指示信號，每一該等指示信號指示該匯流排上之複數個對應驅動器使用以位置為基礎之匯流排終端或使用以通訊協定為基礎之匯流排終端，其中該處理器核心係設置於一多核心基板上。該等複數個對應驅動器耦接於該等指示信號、複數個位置信號、一匯流排所有權信號以及一多封裝信號，每一該等對應驅動器用以控制複數個對應節點如何被驅動以回應該等指示信號之其中一對應指示信號之一第一狀態。每一該等對應驅動器包括可配置多核心與多封裝邏輯電路。若該第一狀態指示該以位置為基礎之終端，其用以根據以位置為基礎之終端規則控制上拉邏輯電路、第一下拉邏輯電路以及第二下拉邏輯電路，若該第一狀態指示該以通訊協定為基礎之終端，其用以根據該以通訊協定為基礎之終端規則控制該上拉邏輯電路、該第一下拉邏輯電路以及該第二下拉邏輯電路。
本發明實施例更揭露了一種在一匯流排提供一多核心環境的裝置，其中該匯流排需要主動終端阻抗控制。該裝置包括可配置多核心與多封裝邏輯電路以及一配置陣列。該可配置多核心與多封裝邏輯電路設置於複數個裝置中之其中一裝置內且耦接至複數個對應指示信號之其中一指示信號、複數個位置信號之其中一位置信號、一匯流排所有權信號以及一多封裝信號，且用以根據該等對應指示信號之其中一指示信號之一第一狀態控制上拉邏輯電路、第一下拉邏輯電路以及第二下拉邏輯電路。該一配置陣列位於一處理器核心內且耦接至該可配置多核心與多封裝邏輯電路，用以產生該等對應指示信號，每一該等指示信號指示該匯流排上之複數個驅動器之其中一對應驅動器使用以位置為基礎之匯流排終端規則或使用以通訊協定為基礎之匯流排終端規則，其中該處理器核心係設置於一多核心基板上。
本發明實施例更揭露了一種致能一匯流排上之一多核心環境的方法，其中該匯流排需要主動終端阻抗控制。該方法包括：經由配置在一處理器核心內之一配置陣列產生一指示信號，其指示複數個節點之其中一節點如何被驅動，其中該處理器核心係設置在一多核心基板上。經由配置在一驅動器內之一可配置多核心與多封裝邏輯電路控制該節點如何被驅動。該方法包括：若該指示信號指示根據以位置為基礎之匯流排終端規則驅動該節點，則根據複數位置信號之其中一位置信號以及一多封裝信號控制上拉邏輯電路、第一下拉邏輯電路與第二下拉邏輯電路；以及若該指示信號指示根據以通訊協定為基礎之匯流排終端規則驅動該節點，則根據一匯流排所有權信號控制該上拉邏輯電路、該第一下拉邏輯電路與該第二下拉邏輯電路。
本發明實施例更揭露了一種致能一匯流排上之一多核心環境的裝置，其中該匯流排需要主動終端阻抗控制，該裝置包括一位置陣列與複數個驅動器。該位置陣列位於一處理器核心內且用以產生複數個位置信號，該等位置信號指示一匯流排上與該匯流排耦接之複數個對應節點的位置，其中該等位置包括一內部位置或一匯流排終端位置。該等驅動器耦接於該等位置，每一驅動器包括該等節點中之其中一節點且用以控制該節點如何被驅動以響應該等位置信號之其中一對應位置信號之一狀態。該等驅動器之其中一驅動器包括以位置為基礎之多核心邏輯電路，其用以當該狀態指示該匯流排終端位置時，致能一上拉邏輯電路與一第一下拉邏輯電路，且當該狀態指示該內部位置時，則除能該上拉邏輯電路與致能該第一下拉邏輯電路與一第二下拉邏輯電路。
本發明實施例更揭露了一種在一匯流排上提供一多核心環境的裝置，其中該匯流排需要主動終端阻抗控制，該裝置包括以位置為基礎之多核心邏輯電路與一位置陣列。該以位置為基礎之多核心邏輯電路設置於一驅動器內，並且用以當複數個位置信號之其中一位置信號之一狀態指示複數個節點之其中一對應節點在一匯流排終端位置時，致能一上拉邏輯電路與一第一下拉邏輯電路，且當該狀態指示該對應節點在一內部位置時，除能該上拉邏輯電路與致能該第一下拉邏輯電路與一第二下拉邏輯電路。該位置陣列位於一處理器核心內且耦接於該以位置為基礎之多核心邏輯電路，並且用以產生該等位置信號以指示該等節點在該匯流排上的位置，其中該等位置包括該內部位置或該匯流排終端位置。
本發明實施例更揭露了一種致能一匯流排上之一多核心環境的方法，其中該匯流排需要主動終端阻抗控制。該方法包括經由配置在一處理器核心內之一位置陣列產生一指示信號，其指示複數個節點之其中一節點在一匯流排的內部或終端。經由配置在一驅動器內之一以位置為基礎之多核心邏輯電路控制該節點如何被驅動。該控制方法包括若該指示信號將該節點指定至該匯流排的終端，則致能一上拉邏輯電路與致能一第一下拉邏輯電路，以及若該指示信號將該節點指定至該匯流排的內部，則除能該上拉邏輯電路與致能一第二下拉邏輯電路。
本發明實施例更揭露了一種致能一匯流排上之一多核心環境的裝置，其中該匯流排需要主動終端阻抗控制，該裝置包括一第一節點、一位置陣列與複數個驅動器。第一節點位於一處理器核心內且用以接收一外部多封裝信號，該多封裝信號指示該處理器核心所在之一封裝是否在該匯流排之內部或該匯流排之一遠方終端。位置陣列位於一處理器核心內且用以產生複數個位置信號，該等位置信號指示與該匯流排耦接之複數個對應節點的位置，其中該等位置包括一內部位置或一匯流排終端位置。複數個驅動器耦接於該等位置，每一驅動器包括該等節點中之其中一節點且用以控制該節點如何被驅動以響應該等位置信號之其中一對應位置信號之一第一狀態以及該第一節點之一第二狀態。每一驅動器包括以位置為基礎之多核心與多封裝邏輯電路，其用以當該第一狀態指示該匯流排終端位置且該第二狀態指示該封裝位於該遠方終端時，致能一上拉邏輯電路與一第一下拉邏輯電路，當該第一狀態指示該內部位置且該第二狀態指示該封裝位於該遠方終端時，則除能該上拉邏輯電路與致能該第一下拉邏輯電路與一第二下拉邏輯電路，並且當該第二狀態指示該封裝位於該匯流排的內部時，除能該上拉邏輯電路與致能該第一下拉邏輯電路與該第二下拉邏輯電路。
本發明實施例更揭露了一種在一匯流排上提供一多核心環境的裝置，其中該匯流排需要主動終端阻抗控制，該裝置包括一第一節點、以位置為基礎之多核心與多封裝邏輯電路與一位置陣列。第一節點位於一處理器核心內且用以接收一外部多封裝信號，該多封裝信號指示該處理器核心所在之一封裝是否在該匯流排之內部或該匯流排之一遠方終端。以位置為基礎之多核心與多封裝邏輯電路，其位於一驅動器內，若複數個位置信號之其中一對應位置信號之一第一狀態指示複數節點之其中一第一節點位於一匯流排終端位置且該第一節點之一第二狀態指示該封裝係位於該遠方終端時，致能一上拉邏輯電路與一第一下拉邏輯電路，當該第一狀態指示該內部位置且該第二狀態指示該封裝位於該遠方終端時，則除能該上拉邏輯電路與致能該第一下拉邏輯電路與一第二下拉邏輯電路，並且當該第二狀態指示該封裝位於該匯流排的內部時，除能該上拉邏輯電路與致能該第一下拉邏輯電路與該第二下拉邏輯電路。位置陣列，其位於一處理器核心內且耦接於該以位置為基礎之多核心與多封裝邏輯電路，用以產生該等位置信號，該等位置信號指示該等節點之該匯流排上的位置，其中該等位置包括一內部位置或一匯流排終端位置。
本發明實施例更揭露了一種致能一匯流排上之一多核心環境的方法，其中該匯流排需要主動終端阻抗控制。該方法包括：經由配置該處理器核心內之一位置陣列，產生一第一指示信號，該第一指示信號指示複數節點於該匯流排上的位置，其中該等位置包括一內部位置或一匯流排終端位置。該方法包括：經由配置在一處理器核心內之一第一節點接收一第二指示信號，該第二指示信號指示該處理器核心所在之一封裝是否在該匯流排之內部或該匯流排之一遠方終端。該方法包括：經由配置在一驅動器內之一以位置為基礎之多核心邏輯電路控制上述複數個節點之其中一節點如何被驅動，該控制方法包括：若該第一指示信號指示該節點位於該匯流排的終端且該第二指示信號指示該封裝位於該匯流排的終端時，致能一上拉邏輯電路與一第一下拉邏輯電路。若該第一指示信號指示該節點位於該匯流排的內部時，且該第二指示信號指示該封裝位於該匯流排的終端時，除能該上拉邏輯電路與致能該第一下拉邏輯電路與一第二下拉邏輯電路。若該第二指示信號指示該封裝位於該匯流排的內部時，除能該上拉邏輯電路與致能該第一下拉邏輯電路與該第二下拉邏輯電路。
本發明實施例更揭露了一種致能一匯流排上之一多核心環境的裝置，其中該匯流排需要主動終端阻抗控制，該裝置包括一通訊協定分析器以及複數個驅動器。通訊協定分析器位於一處理器核心內且用以接收一個或以上之通訊協定訊號，並且表示該處理器核心是否擁有該匯流排。複數個驅動器耦接於該通訊協定分析器，每一通訊協定分析器包括複數對應節點之其中一節點，且用以控制該對應節點如何被驅動以回應該處理器核心是否擁有該匯流排。每一該對應驅動器包括以通訊協定為基礎之多核心邏輯電路，用以當該處理器核心擁有該匯流排時致能一上拉邏輯電路，以及當該處理器核心未擁有該匯流排時除能該上拉邏輯電路。
本發明實施例更揭露了一種在一匯流排上提供一多核心環境的裝置，其中該匯流排需要主動終端阻抗控制。該裝置包括以通訊協定為基礎之多核心邏輯電路以及一通訊協定分析器。以通訊協定為基礎之多核心邏輯電路設置在一處理器核心之一驅動器內，用以當該處理器核心擁有該匯流排時致能一上拉邏輯電路，以及當該處理器核心未擁有該匯流排時除能該上拉邏輯電路。通訊協定分析器位於一處理器核心內且耦接至該以通訊協定為基礎之多核心邏輯電路，用以接收一個或以上之通訊協定訊號，並且表示該處理器核心是否擁有該匯流排。
本發明實施例更揭露了一種致能一匯流排上之一多核心環境的方法，其中該匯流排需要主動終端阻抗控制，該方法包括：經由配置在一處理器核心內之一通訊協定分析器接收一個或以上之通訊協定訊號，並且表示該處理器核心是否擁有該匯流排。該方法包括：經由配置在與該通訊協定分析器耦接之一驅動器內之一以通訊協定為基礎之多核心邏輯電路控制複數節點之其中一節點如何被驅動，該控制方法包括：若該處理器核心未擁有該匯流排，除能該驅動器內之一上拉邏輯電路，以及若該處理器核心擁有該匯流排，致能該驅動器內之該上拉邏輯電路。
為了讓本發明之特徵及優點能更明顯易懂，下文特舉較佳實施例，並配合所附圖式第1圖至第8圖，做詳細之說明。本發明說明書提供不同的實施例來說明本發明不同實施方式的技術特徵。其中，實施例中的各元件之配置係為說明之用，並非用以限制本發明。且實施例中圖式標號之部分重複，係為了簡化說明，並非意指不同實施例之間的關聯性。
有鑑於習知技術中討論之匯流排介面與在整合電路中用來在裝置之間傳送資料的相關技術，在下文中，第1～3圖將說明複數主動終接匯流排(actively terminated buses)所產生的問題，而第5～7圖將說明本發明之實施細節。本發明可藉由提供令具有多個處理器核心之多個封裝經由與需要主動控制終端阻抗之匯流排界接的裝置與方法來克服目前匯流排介面技術的限制，同時保留所需的傳輸線特性。
第1圖係顯示點對點匯流排120的架構示意圖100，其係適用於許多發展中之科技的目前進步水準下的微處理器架構。在第1圖中，處理器101經由點對點匯流排120耦接於一記憶體控制器110。由於記憶體控制器110為典型的裝置，故將在此使用，其係經由點對點匯流排120耦接於處理器101。
處理器101包括接墊控制邏輯電路(Pad Control Logic)102，其用以接收信號OUT1。接墊控制邏輯電路102經由一上拉致能信號PUEN1與上拉邏輯電路103耦接，並且經由一下拉致能信號PDEN1與下拉邏輯電路105耦接。上拉邏輯電路103與下拉邏輯電路105相互耦接於一節點104，用以提供一雙向接墊信號PAD1。電阻R1亦經由節點106耦接於處理器101。在一實施例中，在處理器101中，節點106係耦接至包含處理器之裝置之封裝(未顯示)上之一接腳，以輕鬆的安裝至一主機板。
記憶體控制器110亦包括接墊控制邏輯電路112，其用以接收信號OUT2。接墊控制邏輯電路112經由一上拉致能信號PUEN2與上拉邏輯電路113耦接，並且經由一下拉致能信號PDEN2與下拉邏輯電路115耦接。上拉邏輯電路113與下拉邏輯電路115亦相互耦接於一節點114，提供一雙向接墊信號PADM。同樣地，電阻R2經由節點116耦接於記憶體控制器110。在一實施例中，節點116係耦接至一裝置之封裝上之一接腳，其中記憶體控制器110係位在該裝置之封裝中。
處理器101經由點對點匯流排120與記憶體控制器110界接，其中點對點匯流排120具有特性阻抗Z0 。該點對點匯流排120為一單一信號路由機制其耦接信號PAD1至信號PADM(以及其個別節點104、114)，如架構示意圖100中之傳輸線120所示，其實際上包括主機板上之一線路(Trace)。為了更清楚說明，節點PAD1與PADM係經由單一線路(Single Trace)120相互耦接。然而，熟習技藝之人士都瞭解匯流排120包括許多這類本質上與104、114類似的信號。
在某些應用領域中，包括膝上型電腦、行動以及網路應用，在特定的系統配置中需要超過一個以上的處理器101。因此，為了在低電壓匯流排120上準備非常快速之系統匯流排速度，將系統匯流排自多處理器環境改變為單一處理器環境。該單一處理器環境(如架構示意圖100所示)包括主動晶片上終端阻抗控制特性。有鑑於一匯流排上之裝置外部的匯流排信號終端所使用的多點架構，現今的匯流排架構需要提供晶片上(on-die)終端阻抗，使得終端阻抗可被動態調整，故可等於或等比於外部提供的精確電阻，其中該精確電阻係由設置於主機板或本質上類似之互連機構上的電阻R1與R2所提供。外部提供的精確電阻R1與R2係表示線路120或主機板上之信號路徑120所提供之傳輸線特性阻抗Z0 ，其中該線路120或信號路徑120將處理器101之第一節點(即，接腳)PAD1與記憶體控制器110之第二節點PADM 114相互連接。
傳統的匯流排通訊協定規定一需要的匯流排終端阻抗。典型上，該阻抗係經由外部電阻R1與R2分別傳送給處理器101與記憶體控制器110。在大多數案例中，電阻R1與R2的值相同，但其值在某些配置中可能並不相同。電阻R1與R2的值典型上為27.5歐姆(ohm)，其表示組成該匯流排之該互連傳輸線120的55歐姆特性阻抗Z0 。雖然電阻R1與R2係顯示在耦接至一接地參考(Ground Reference)的架構示意圖100中，熟習技藝之人士將瞭解耦接於電阻R1與R2之電壓參考(Voltage Reference)值(例如，VSS)，可能會根據來自系統電源供應器且提供給處理器101與記憶體控制器111之其它電壓(未顯示)而有變化。
不會發生反射之傳輸線120具有在較遠終端之平行終端阻抗等於其特性阻抗Z0 之特性。因此，為了提供適當的阻抗，處理器101與記憶體控制器110必須動態控制其個別在節點104與114(如上文所述)的阻抗，使得阻抗可等於或等比於電阻R1與R2，如規範該介面之匯流排通訊協定之規定所示。
該動態控制典型上係經由上拉邏輯電路103、113以及下拉邏輯電路105、115來完成。在一範例中，當節點PAD1的信號經由下拉邏輯電路105被驅動至一規定之低電壓位準(未顯示)，則該信號被活化(Active)或致能(Assert)。因此，當PAD1被致能時，典型的點對點匯流排通訊協定命令上拉邏輯電路103必須被關閉。當PAD1未被致能時，上拉邏輯電路103必須被開啟，從而驅動PAD1至高電壓位準(未顯示)。此外，典型的通訊協定規定僅有一裝置(處理器101或記憶體控制器110)可在任何時點驅動匯流排120(即，經由下拉邏輯電路105、115下拉匯流排120的電壓)。此外，處理器101與記憶體控制器110需要上拉邏輯電路103、113以被動態控制而改變對應的上拉阻抗，使其可匹配連接節點PAD1與PADM之主機板上之信號線路120的特性阻抗Z0 。因此，當處理器101與記憶體控制器110之其一驅動匯流排120且關閉其對應的上拉邏輯電路103、113時，驅動裝置之下拉邏輯電路105、115會在匯流排120上產生低運轉轉換(Low Going Transition)，其向下傳播信號線路120之傳輸線環境，且藉由其它裝置之上拉邏輯電路113、103在遠方終端結束。
下拉邏輯電路105、115係用以驅動匯流排120上之信號至規定的低電壓位準。因此，由於在匯流排120之遠方終端的其它裝置所產生的終端阻抗匹配特性阻抗Z0 ，故會排除不良的傳輸線效應，例如，高頻雜訊、振鈴(Ringing)、反射...等等。在具有55歐姆之特性阻抗Z0 的實施例中，下拉邏輯電路105、115被動態控制以顯示27.5歐姆阻抗，從而驅動高電壓位準VH至低電壓位準VL，其近似於高電壓位準VH的1/3。如此一來，可允許下拉邏輯電路105、115產生低電壓位準VL而充分的去除匯流排120的雜訊。下拉邏輯電路105、115動態控制阻抗的方法係超過本發明範圍，因此相關細節不會在此討論。
總結上述，在點對點匯流排120上，當匯流排120未被處理器101或記憶體控制器110以低電壓驅動時，對應之上拉邏輯電路103、113必須根據規定之匯流排終端阻抗驅動其對應節點PAD1或節點PADM至一高電壓位準VH。舉例來說，當在匯流排120上之節點PAD1被處理器101以低電壓驅動時，處理器101必須關閉其上拉邏輯電路103，並且開啟其下拉邏輯電路105以顯示規定之下拉阻抗。藉著這樣的做法，由於相對記憶體控制器110之上拉邏輯電路113在開啟狀態，傳輸線120即被適當地終止，故不會發生反射，且會產生適當的匯流排電壓位準VH、VL。
因此，當內部核心信號OUT1、OUT2未被致能，則在處理器101或記憶體控制器110中之接墊控制邏輯電路102、112致能上拉邏輯電路致能信號PUEN1、PUEN2分別開啟處理器101與記憶體控制器110之上拉邏輯電路113、103，其中上拉邏輯電路113、103亦被動態控制以顯示一終端阻抗，其經由匯流排120提供適當的信號傳輸。此外，接墊控制邏輯電路102、112除能下拉邏輯電路致能信號PDEN1、PDEN2，從而關閉處理器101與記憶體控制器110之下拉邏輯電路105、115。
當核心信號OUT1被致能時，處理器101中的接墊控制邏輯電路102除能上拉邏輯電路致能信號PUEN1以關閉上拉邏輯電路113以及致能下拉邏輯電路致能信號PDEN1以開啟下拉邏輯電路105，其中當驅動節點PAD1時，該下拉邏輯電路係被動態控制以顯示與特性阻抗Z0 一致之阻抗，以達到適當的匯流排電壓位準VL。同樣地，當核心信號OUT2被致能時，記憶體控制器110中的接墊控制邏輯電路112除能上拉邏輯電路致能信號PUEN1以關閉上拉邏輯電路113以及致能下拉邏輯電路致能信號PDEN1以開啟下拉邏輯電路115，從而傳遞一正確信號位準至具有特性阻抗Z0 之信號線路120的傳輸線環境中。
就許多應用之效能觀點來看，傳統點對點匯流排架構的確有效。然而，在美國第7358758號專利中，有許多其它應用領域對多處理器的利用來說是有效的，特別是當具有對應介面性能之記憶體控制器(或本質上等效之匯流排介面裝置)為多處理器系統配置的一部分時。
美國第7358758號專利揭露了「APPARATUS AND METHOD FOR ENABLING A MULTI-PROCESSOR BNVIRONMENT ON A BUS」，其係在解決根據致能多個裝置以經由匯流排相互界接而需要動態控制阻抗的問題。在一實施例中，利用一裝置致能一匯流排上的多裝置環境，上述匯流排需要主動控制終端阻抗。該裝置包含一第一節點，其用以接收一指示信號，其指示一對應裝置位於該匯流排之一實體終端，或該對應裝置為一內部裝置。該裝置亦包括多處理器邏輯電路，耦接於該第一節點，其用以控制一第二節點如何根據該指示信號而被驅動，其中該第二節點耦接於該匯流排。若該指示信號指示該對應裝置位於該匯流排的實體終端，則該多處理器邏輯電路致能上拉邏輯電路(Pull-Up Logic)與下拉邏輯電路(Pull-Down Logic)。若該指示信號指示該對應裝置為一內部裝置，則該多處理器邏輯除能(Disassert)該上拉邏輯電路並致能該下拉邏輯電路。不論該上拉邏輯電路為致能或除能，該下拉邏輯電路驅動該第二節點至一規定之低電壓位準。
參考第2圖，其係顯示經由第1圖之匯流排而被致能之多處理器環境的架構示意圖，且其已被揭露在美國第7358758號專利中。該架構圖顯示複數個處理器201，其中複數個處理器201分別包含節點202用以產生匯流排信號PAD1～PADN。在下文中，匯流排信號PAD1～PADN係用來指示複數個節點202中之一特定節點。複數個處理器201亦以匯流排介面節點212與記憶體控制器211(或本質上類似的裝置211)相界接，其產生匯流排介面信號PADM，本質上與第1圖所示之信號類似。在一實施例中，可致能不同數量的處理器201以經由匯流排220與記憶體控制器211進行交互操作。在一特定實施例中，至多四個處理器201被致能以進行交互操作。每一處理器201與記憶體控制器211經由電阻R1與R2從外部接收規定之終端阻抗，或利用類似的方法以指示或指定匯流排終端阻抗。在一實施例中，電阻R1與R2指定55歐姆終端阻抗與27.5歐姆下拉阻抗給一單一處理器匯流排配置。此外，本發明之每一處理器201包括一節點204，用以接收一多處理器信號MP，其係用來配置一多處理器環境。在一實施例中，該多處理器節點204包括微處理器封裝上之一接腳204，其中該接腳並非以相同方式被應用在本發明之系統配置中。在本實施例中，信號MP係耦接於多處理器節點204。在另一實施例中，多處理器節點204係耦接於信號MP以配置該多處理器環境。
為了控制匯流排220之終端阻抗，實際上位於相對於記憶體控制器211之傳輸線220之終端上的處理器201具有與一第一參考信號MP相連之MP節點204，其中第一參考信號MP的值指示處理器201係位於相對於記憶體控制器211之傳輸線220的終端。在第2圖中，處理器1係位於相對於記憶體控制器211之匯流排220的實際終端，因此，其對應MP節點204係耦接於第一參考信號MP。在一實施例中，如圖所示，第一參考信號為接地或為一般參考值(例如，VSS電壓)。第一參考信號亦可被考量為其它值。為了指示位於處理器1以及記憶體控制器211之間的處理器2～處理器N在匯流排220的內部(internal of the bus)而非匯流排220的實際終端，也就是說，處理器2至處理器N的對應MP節點204係連接至第二參考信號，其中第二參考信號的值指示處理器2至處理器N在匯流排220的內部。在一實施例中，第二參考信號的值為VDD。在另一實施例中，第二參考電壓包括本質上相同的參考電壓，其係由匯流排220上之輸出入裝置所提供。以上僅為舉例說明，然而還有其它指示匯流排上之實際位置的方式，例如，多接腳編碼(Multiple-Pin Encoding)、經由聯合測試工作組(Joint Test Action Group，JTAG)匯流排(未顯示)寫入內部暫存器、編程特定暫存器...等等。
由於處理器1係位於匯流排220的遠方終端，故其被配置(經由接地之節點MP 204)以動態控制匯流排上拉終端阻抗，並且以本質上與第1圖所示之處理器101相同的方法驅動其對應匯流排信號PAD1之節點202。同樣地，如第1圖所示，記憶體控制器211控制在匯流排220的終端之上拉終端阻抗，並且以相似的方法驅動其對應匯流排介面信號PADM之節點212。然而，由於處理器2～處理器N實際上位於處理器1與記憶體控制器211之間，故本發明之處理器2～處理器N分別驅動匯流排220。根據本發明，處理器2～處理器N係經由其對應的MP節點204來進行配置，以在所有時間關閉其上拉邏輯電路(未顯示)，如此藉由處理器1與記憶體控制器211來維持匯流排220之規定終端阻抗。此外，當處理器2～處理器N之其一，例如處理器2，驅動其節點202至一低電壓位準，有鑑於必須驅動至兩個信號線路(每一特性阻抗Z0 )之節點202，則位於處理器2內之一下拉邏輯電路(未顯示)被用來驅動節點202至適當的低電壓位準，其有效阻抗為對應驅動器的Z0 /2。因此，當驅動至相對於一信號路徑之兩個信號線路時，位於匯流排220內部處理器之一下拉邏輯電路必須強到足以驅動其節點202至規定之終端阻抗。
參考第3圖，其係顯示多處理器環境裝置的架構示意圖300，其係位於第2圖之處理器1～處理器N內，已揭露於美國第7358758號專利中。架構示意圖300描述處理器301耦接於具有特性Z0 阻抗之匯流排(傳輸線)320，如上文所述。微處理器301包括接墊控制邏輯電路304、第一下拉邏輯電路307以及上拉邏輯電路305，包括控制信號OUT1、PUEN1、PDEN1，其操作與第1圖所示之信號雷同。
此外，該多處理器環境裝置包括多處理器(MP)邏輯電路303與第二下拉邏輯電路308。信號MP係耦接於MP邏輯電路303與一多處理器節點P 302。如上所述，本發明之部分實施例在參考節點P 302上建立信號MP，其中一實施例如架構示意圖300所示。架構示意圖300描述節點P 302為微處理器301上之一接腳302，且信號MP的值係藉由耦接節點P 302至第一參考電壓或第二參考電壓(未顯示)而產生，如上文之第2圖所示。MP邏輯電路303感測節點P 302的狀態(如架構示意圖300之信號MP的值所示)以判斷節點P 302是否在匯流排320之遠方終端，或節點P 302是否在匯流排320的內部。若節點P 302在匯流排320之遠方終端，則MP邏輯電路303致能信號ENPD1與ENPU，以致能上拉邏輯電路305與第一下拉邏輯電路307的操作，如第1、2圖所示。將信號ENPD2除能，從而除能第二下拉邏輯電路308的操作。產生匯流排信號與匯流排終端阻抗之節點306係經由上拉邏輯電路305與第一下拉邏輯電路307來進行控制。在傳輸線320之遠方終端的配置經由匯流排320提供主動控制的終端阻抗，其排除振鈴...等不良狀況。
對匯流排320內部的處理器來說，信號ENPU被MP邏輯電路303除能，信號ENPD2被致能，且節點306被第一下拉邏輯電路307與第二下拉邏輯電路308控制。上拉邏輯電路305係根據一內部配置中之信號PUEN1的狀態而被除能，如節點P 302上之信號MP的值所示。在一實施例中，當驅動兩個信號線路(路徑)時(每一特性阻抗Z0 )，第一下拉邏輯電路307與第二下拉邏輯電路308係用以驅動匯流排信號PAD至一規定之低電壓位準VL。為說明本發明，在匯流排320上顯示一額外信號線路，其以虛線連接至節點306，且對應至一內部處理器配置。在另一實施例中，第二下拉邏輯電路308顯示與第一下拉邏輯電路307不同的強度，且下拉邏輯電路307與308係以平行方式操作以理想地將匯流排信號PAD驅動至該適當的低電壓位準VL。
儘管第2～3圖的配置已提供所述的好處，隨著多核心架構的發展，具有複數個處理器核心之配置的主動終端阻抗控制仍有其需求性，其中該等處理器核心經由匯流排耦接至記憶體控制器或其它裝置，且每一該等處理器核心係配置為一單一處理器晶方，而二個或二個以上的單一處理器晶方係配置在耦接於該匯流排之一多核心處理器封裝內之一單一基板上。為了說明上述需求，本發明將在下文中陳述於第4～8圖中。
參考第4圖，其係顯示本發明實施例之單一基板401上之多核心處理器400的架構示意圖。多核心處理器400包括二個處理器核心402，CORE A與CORE B，上述兩處理器核心係配置在單一基板401上。在一實施例中，單一基板401係被配置為球腳格狀陣列(Ball Grid Array)，其形成多核心處理器400之整個封裝的一部分，且被安裝在一主機板(未顯示)或系統板(未顯示)而成為系統配置的一部分。以上僅為舉例說明，然而還有其它耦接多核心處理器400至一系統配置的方式。
由於處理器核心402包括數百個連接點(或接腳)且該等接腳必須進行路由以匹配主機板或其它安裝在單一基板401上之其它處理器晶方上的信號，故單一基板401典型上具有多個層。上述接腳一般係位於相對於處理器核心402安裝之面上之基板的面上。同樣地，單一基板401的每一層包括數百個互連線路407～414，其係用以將特定信號路由至每一處理器核心402上的特定接腳，並且包括數百個導通孔(Vias)403～406，其可在單一基板401之層與層之間提供互連線路408～414。
為了教示本發明，第4圖中之多核心處理器400僅包括兩個處理器核心402，其分享耦接至四個導通孔403～406之四個信號，然而，對於熟習技藝之人士來說，多核心架構可包括至多8個可配置在單一基板401上之處理器核心402，但實作上至多應可包括16個處理器核心402。額外的處理器核心402亦利用本發明來實作。為了更清楚說明，第4圖的線路407～414與導通孔403～406係設置在單一基板401之最上層以及每一處理器核心402之外圍。然而，對於熟習技藝之人士來說，線路與導通孔在單一基板401之內層上的配置，也是相似的。
在導通孔403，第一信號經由路線407路由至CORE A 402上之第一接腳，而相同之第一信號經由路線409路由至CORE B 402上之對應第一接腳。在導通孔404，第二信號經由路線408路由至CORE A 402上之第二接腳，而相同之第二信號經由路線410路由至CORE B 402上之對應第二接腳。根據第一信號與第二信號的傳輸線路，觀測到線路409與410實際上較線路407與408長，因此CORE B 402係位於該傳輸線之終端，CORE A 402係在該傳輸線的內部。
換句話說，在導通孔405，第三信號經由路線411路由至CORE B 402上之第三接腳，而相同之第三信號經由路線413路由至CORE A 402上之對應第三接腳。在導通孔406，第四信號經由路線412路由至CORE B 402上之第四接腳，而相同之第四信號經由路線414路由至CORE A 402上之對應第四接腳。根據第三信號與第四信號的傳輸線路，觀測到線路413與414實際上較線路411與412長，此時CORE A 402係位於該傳輸線之終端，CORE B 402係在該傳輸線的內部。因此，每一處理器核心402的實際安裝點無法做為判斷其是否位於匯流排內部或在該匯流排的終端的指示。
參考第4圖，其清楚說明傳輸線拓撲必須建立在一個接一個信號的準則(Signal-by-signal Basis)上。也就是說，對於在已被匯流排處理之多核心處理器配置的每個信號來說，傳輸線位置(即，內部或在終端)為線路407～414之實際長度的函數，其經由基板401將信號路由至每一處理器核心402。當將額外的處理器核心402加至基板401時，上述拓撲將會更惡化(Exacerbated)。然而，熟習技藝之人士將會瞭解每一信號都被耦接在一起，而由於耦接來自連接至在該傳輸線的終端之處理器核心402之主機板之信號之線路407～414之實際總長度大於耦接來自連接至剩餘處理器核心402之任一處理器核心402之主機板之信號之線路的總長度，故其中一處理器核心402可指定為該傳輸線的終端。
因此，為了與匯流排通訊協定的需求相稱，將提供一驅動器電路系統在每一處理器核心402內部作動，同時提供最小化的傳輸線效應。本發明將分別描述於下文之第5～8圖，其說明1)以位置為基礎(Location-based)的技術，用以執行耦接於匯流排之單一多核心處理器(Single Multi-core Processor)400的主動匯流排終接(active bus termination)，2)以位置為基礎的技術，用以執行耦接於匯流排之兩個或以上之多核心處理器400的主動匯流排終接，3)以通訊協定為基礎(Protocol-based)的技術，用以執行耦接於匯流排之一個或以上之多核心處理器400的主動匯流排終接，以及4)可配置主動匯流排終接技術，其適用於耦接於匯流排之一個或以上之多核心處理器400。
參考第5圖，其係顯示本發明實施例之以位置為基礎之多核心匯流排終端裝置的架構示意圖500。當一單一多核心處理器(未顯示)(例如，第4圖所示之多核心處理器400)耦接至主機板或類似裝置上之複數個匯流排信號時可使用該裝置。架構示意圖500描述其中一處理器核心501，其耦接至多核心處理器之一基板(未顯示)。在一實施例中，雖然亦有考慮其它處理器架構，但處理器核心501為x86相容之微處理器核心。處理器核心501包括複數個本質上相同的驅動器511，標號為驅動器1～驅動器N。此外，處理器核心501具有一位置陣列510，其產生對應之複數個位置信號SIGLOC 1～SIGLOC N，每一位置信號係耦接至驅動器511中之一對應驅動器。
架構示意圖500描述驅動器511中之其中一驅動器1，其產生耦接至具有特性阻抗Z0 (如上文所述)之匯流排(傳輸線)520之雙向信號PAD1。雖然第5圖未顯示，但要注意到驅動器511之每一驅動器產生個別的雙向信號，每一雙向信號係耦接至耦接至個別的匯流排。就本發明來說，匯流排包括一群或多群的信號，例如，其中一信號為PAD1，而該群或該些群信號係根據一特定通訊協定一起傳送或以某些已知序列傳送。舉例來說，64位元資料匯流排、32位元資料匯流排以及一對應控制匯流排對於處理系統配置是很常見的，且雖然用以經由上述匯流排來同步資料/位址/控制資訊之傳輸的通訊協定會因為處理器架構而有所不同，上述通訊協定對所屬領域之技術人士來說是眾所周知的。
此外，如第4圖中之揭露所示，一特定信號(例如，雙向信號PAD1)是否在匯流排內部或在其終端係根據總線路長度來決定，其中上述總線路經由一基板耦接一主機連接點之該特定信號至處理器核心501。因此，雙向信號PAD1可表示為一內部匯流排信號，同時由其它驅動器511之其中之一驅動器所產生之另一信號(未顯示)係表示為位於匯流排的終端。事實上，匯流排中的群組信號(例如，64位元資料匯流排內的信號)之匯流排端點(endpoint)並不一定為相同處理器核心501。也就是說，在該群組中的每一信號具有一對應處理器核心501，其根據經由該基板路由上述信號而表示為傳輸線的終端。
由於驅動器511之每一驅動器本質上相同，故將詳述驅動器1於下。驅動器1包括接墊控制邏輯電路504、第一下拉邏輯電路507、第二下拉邏輯電路508以及上拉邏輯電路505，包括控制信號OUT1、PUEN1與PDEN1，其以第3圖所示之相似名稱的元件來操作。
與第3圖相比較，驅動器511包括以位置為基礎之多核心(Location-based Multi-Core，LMC)邏輯電路503。對應位置信號SIGLOC 1係耦接於LMC邏輯電路503與位置陣列510。在一實施例中，位置陣列510包括一可編程熔絲陣列(Programmable Fuse Array) 510，其係配置在處理器核心501內，且在利用任一已知技術製造處理器核心501的期間被編程。在另一實施例中，位置陣列510包括一特定暫存器(Machine Specific Register)，其在重置該處理器核心期間，經由特殊指令的執行對該特定暫存器的內容進行編程。
位置信號SIGLOC 1的值指示信號PAD1是否在匯流排的終端或在匯流排的內部。在一實施例中，若致能信號SIGLOC 1，則其指示信號PAD1係位於匯流排的終端。LMC邏輯電路503感測信號SIGLOC 1的狀態，以判斷信號PAD1是否在匯流排520的遠方終端或是否在匯流排520的內部。若信號PAD1在匯流排520的遠方終端，LMC邏輯電路503致能信號ENPD1與信號ENPU，以執行上拉邏輯電路505與第一下拉邏輯電路507的操作，如第1、2圖所示。將信號ENPD2除能，從而將第二下拉邏輯電路508的操作除能。產生信號PAD1與匯流排阻抗之節點506經由上拉邏輯電路505與第一下拉邏輯電路507來控制。在傳輸線520之遠方終端的配置經由匯流排520提供主動控制之終端阻抗，其可排除高頻雜訊、振鈴...等等。
對於匯流排520內部的處理器來說，利用LMC邏輯電路503來除能信號ENPU，致能信號ENPD2，且信號PAD1被第一下拉邏輯電路507與第二下拉邏輯電路508控制。上拉邏輯電路505係根據在一內部配置中之信號PUEN1的狀態而被除能，如信號SIGLOC 1之值所示。在一實施例中，當驅動至二個信號線路(每一特性阻抗Z0 )，第一下拉邏輯電路507與第二下拉邏輯電路508驅動節點506至一規定之低電壓位準。為了說明本發明，匯流排520上之另一信號線路以虛線連接至節點506，其對應一內部處理器配置。在另一實施例中，第二下拉邏輯電路508顯示與第一下拉邏輯電路507不同的強度，且下拉邏輯電路507、508以平行方式操作以理想地將信號PAD1驅動至適當的低電壓位準VL。
第5圖所示之實施例已足以提供對應單一多核心處理器配置之最小傳輸線效應。對於由兩個或以上之多核心處理器組成的配置，該實施例說明於第6圖中。
第6圖係顯示本發明實施例之以位置為基礎之多核心與多封裝匯流排終端裝置的架構示意圖600。當兩個或以上之多核心處理器(未顯示)(如第4圖之多核心處理器400所示)耦接至主機板(未顯示)或具有如第2圖所示配置之類似裝置上之複數個匯流排信號時，可使用該裝置來實作。架構示意圖600描述其中之一處理器核心601，其耦接至多核心處理器之基板。處理器核心601的元件本質上與第5圖所示的元件相同，且具有相同的操作方式，其中元件符號的差別僅在百位數的〝6〞。為了提供對應兩個或以上之多核心處理器之適當匯流排終端，利用以位置為基礎之多封裝(Location-based Multi-Package，LMCP)邏輯電路613來代替第5圖所示之LMC邏輯電路503。此外。處理器核心601包括一信號MPK，其耦接至LMCP邏輯電路613與一多封裝節點P 602。如先前所示，本發明考量部分在參考節點P 602上建立信號MPK之實施例，其中一實施例係如第6圖所示。架構示意圖600描述節點P 602耦接至處理器核心601上之接腳，而信號MPK的值係藉由耦接節點P 602至第一參考電壓或第二參考電壓(未顯示)(如第2圖所示)。LMCP邏輯電路613感測節點P 602的狀態(如架構示意圖600之信號MPK的值所示)以判斷節點P 602是否在匯流排620之遠方終端，或節點P 602在匯流排620的內部。此外，如第5圖所示之LMC邏輯電路503，LMCP邏輯電路613感測信號SIGLOC 1的狀態，以判斷信號PAD1是否在匯流排620的遠方終端(如第5圖所示)或在匯流排620的內部。
由本發明之第6圖所示之位置陣列610所產生之信號SIGLOC 1～SIGLOC N的值指示一對應輸出信號(例如，信號PAD1)係在匯流排620的終端，但該指示係由位置陣列610所在之特定基板而得。因此，若信號MPK的狀態指示處理器核心601所在之封裝係在匯流排620的遠方終端，且信號SIGLOC 1的狀態指示信號PAD1係在匯流排620的終端，則LMCP邏輯電路613致能上拉邏輯電路605與致能第一下拉邏輯電路607，也就是在處理器核心601內之每一驅動器611的操作係與第5圖中所述操作相同。若信號MPK的狀態指示處理器核心601所在之封裝係在匯流排620的遠方終端，且信號SIGLOC 1的狀態指示信號PAD1係在匯流排620的內部，則LMCP邏輯電路613除能上拉邏輯電路605與致能第一下拉邏輯電路607與致能第二下拉邏輯電路608。
然而，若信號MPK的狀態指示處理器核心601所在之封裝係在匯流排620的內部，則利用LMCP邏輯電路613除能信號ENPU，致能信號ENPD2，且信號PAD1被第一下拉邏輯電路607與第二下拉邏輯電路608控制。上拉邏輯電路605係根據一內部封裝配置之信號PUEN1的狀態而除能，如節點P 602上之信號MPK的值所示。
總結上述，若信號MPK與信號SIGLOC 1的狀態都指示一對應輸出信號PAD1係位於匯流排620的終端，當匯流排620未被驅動時(即，信號PAD1的狀態在高電壓位準VH)，則LMCP邏輯電路613致能上拉邏輯電路605。當匯流排620被驅動至一低電壓位準VL時，則LMCP邏輯電路613除能上拉邏輯電路605並且僅利用第一下拉邏輯電路607驅動信號PAD1。換句話說，若信號MPK的狀態指示信號PAD1係位於匯流排620的內部，則當匯流排620未被驅動時，LMCP邏輯電路613除能上拉邏輯電路605。並且，當匯流排620被驅動以致能低電壓位準VL，LMCP邏輯電路613令上拉邏輯電路605維持在除能狀態，並且利用第一下拉邏輯電路607與第二下拉邏輯電路608驅動信號PAD1。
第5、6圖所示之實施例線路長度之實際位置(第5圖)或線路長度與主機板位置(第6圖)指示一信號及其對應驅動器係位於匯流排之終端或內部。其係因為匯流排的兩端必須提供適當的匯流排終端，也就是晶片組所在的終端以及距離該晶片最遠之多核心基板所在的終端。匯流排之晶片組終端需要適當的終端以提供信號以被處理器核心來驅動(即，寫入)。匯流排之處理器終端需要適當的終端以提供信號以被晶片組來驅動(即，讀取)。當未驅動匯流排(以提供匯流排讀取)時，位於匯流排終端之驅動器必須維持其上拉邏輯電路在致能狀態，且在匯流排內部之驅動器必須維持其上拉邏輯電路在除能狀態。在進行匯流排寫入期間，當在匯流排另一終端之晶片組驅動終端阻抗為低電壓位準時，位於匯流排內部與終端的驅動器必須除能其個別上拉邏輯電路。位於匯流排遠方終端的驅動器僅利用第一下拉邏輯電路來驅動低電壓位準，而位於匯流排內部的驅動器利用第一下拉邏輯電路與第二下拉邏輯電路來驅動低電壓位準。
本發明亦注意到對於許多信號與信號群組(例如，位址、資料以及控制匯流排(如上文所述))，特定匯流排通訊協定提供規則以及一給定處理器核心之用來決定唯一存取(exclusive ownership)(或所有權)之對應之通訊協定信號。也就是說，根據發生在已知匯流排的先前事件以及某些通訊協定信號之目前狀態，所有耦接至匯流排的處理器核心可決定哪一處理器核心具有匯流排之唯一所有權。提供特定匯流排通訊協定之詳細說明已超過本發明範圍，然而，對於所屬領域之技術人士來說，事實上所有的系統匯流排提供指定規則與對應通訊協定信號之通訊協定，其中已知處理器核心可根據該等通訊協定信號判斷其是否〝擁有〞匯流排以讀取或寫入與一個或以上之群組信號。因此，為了在具有群組信號之多核心與多封裝配置中提供主動終端控制，其中該群組信號根據一個或以上之匯流排通訊協定來傳輸，且匯流排之唯一所有權可根據匯流排通訊協定來決定，在第7圖之實施例中將詳述其過程。
第7圖係顯示本發明實施例之以通訊協定為基礎之多核心匯流排終端裝置的架構示意圖700，其係被使用於具有耦接於匯流排之一或多個多核心封裝的配置中。當兩個或以上之多核心處理器(未顯示)(如第4圖之多核心處理器400所示)耦接至主機板(未顯示)或具有如第2圖所示配置之類似裝置上之複數個以通訊協定為基礎之匯流排信號時，可使用該裝置來實作。為了說明本發明，〝以通訊協定為基礎之匯流排信號〞係用來表示一個或以上之群組信號，其係根據一個或以上之匯流排通訊協定來傳輸，且匯流排之唯一所有權可根據匯流排通訊協定來決定
架構示意圖700描述其中之一處理器核心701，其耦接至多核心處理器之基板(未顯示)。處理器核心701的元件本質上與第6圖所示的元件相同，且具有相同的操作方式，其中元件符號的差別僅在百位數的〝7〞。為了提供根據發生在已知匯流排的先前事件以及通訊協定信號731之目前狀態而決定之適當匯流排終端，利用以通訊協定為基礎之多核心(Protocol-based Multi-Core，PMC)之邏輯電路723來代替第6圖所示之LMCP邏輯電路613。
架構示意圖700亦顯示一通訊協定分析器730，其耦接至一個或以上之通訊協定信號731。通訊協定分析器730產生一信號BUSOWN，其狀態指示處理器核心701是否擁有傳送資訊之以通訊協定為基礎的匯流排。信號BUSOWN係耦接至複數個本質上相同之驅動器711之每一驅動器，其在由一個或以上之匯流排通訊協定規範之信號群組內產生信號。
操作上，通訊協定分析器730根據發生在已知匯流排的先前事件以及通訊協定信號731之目前狀態，決定通訊協定的所有權。若處理器核心701具有以通訊協定為基礎之匯流排，通訊協定分析器730致能信號BUSOWN。若處理器核心701不具有以通訊協定為基礎之匯流排，通訊協定分析器730不致能信號BUSOWN。
注意到，由於以通訊協定為基礎之匯流排的所有權是唯一(exclusive)的(或稱為專用的)，只有在多核心與多封裝配置中的一處理器核心701具有已致能的信號BUSOWN。所有剩餘的處理器核心701將不會致能其對應的信號BUSOWN。
因此，處理器核心701之PMC邏輯電路723感測信號BUSOWN的狀態，以判斷處理器核心701是否擁有以通訊協定為基礎之匯流排。若處理器核心701未擁有以通訊協定為基礎之匯流排，則PMC邏輯電路723將信號ENPU除能，從而除能上拉邏輯電路705。若處理器核心701擁有以通訊協定為基礎之匯流排，則PMC邏輯電路723將信號ENPU致能，從而致能上拉邏輯電路705。因此，對於在任何時點耦接至以通訊協定為基礎之匯流排之一處理器核心701來說，上拉邏輯電路705在所有驅動器711中都被致能，而剩餘在以通訊協定為基礎之匯流排上的處理器核心701具有已被除能的上拉邏輯電路705。
因此，對於一個群組信號或數個群組信號(例如，信號PAD1)來說，〝匯流排的終端〞係被動態決定與控制。由於所有其它處理器核心701具有其已被除能之上拉邏輯電路705，在任何時點之以通訊協定為基礎之匯流排的拓撲係為一點對點拓撲。也就是說，僅有一個提供主動終端控制之處理器核心701，而其它處理器核心701(儘管耦接至以通訊協定為基礎之匯流排)不提供任何主動終端控制特性。
若信號BUSOWN的狀態未被致能，PMC邏輯電路723除能上拉邏輯電路705。由於處理器核心701未擁有以通訊協定為基礎之匯流排，其將不驅動信號PAD1也不直接與晶片組溝通。
若信號BUSOWN的狀態被致能，則當匯流排720未被驅動時(即，信號PAD1的狀態在高電壓位準VH)，PMC邏輯電路723致能上拉邏輯電路705。當匯流排720被驅動至低電壓位準VL，PMC邏輯電路723除能上拉邏輯電路705，並且利用第一下拉邏輯電路707驅動信號PAD1。
在另一實施例中，當實施以通訊協定為基礎之終端時，由於第二下拉邏輯電路708從未被利用，驅動器711僅具有一第一下拉邏輯電路707。
本發明實現許多提供系統配置之應用，其必須使用由通訊協定規範之以通訊協定為基礎之匯流排以及匯流排信號。為了應付上述類型的配置，本發明實施例將詳述過程於第8圖中。
第8圖係顯示本發明實施例之可配置多核心匯流排終端機制的架構示意圖800。當一個或以上之多核心處理器(未顯示)(如第4圖之多核心處理器400所示)耦接至主機板(未顯示)之以通訊協定為基礎之匯流排信號以及以位置為基礎之匯流排信號或具有如第2圖所示配置之類似裝置上之複數個以通訊協定為基礎之匯流排信號以及以位置為基礎之匯流排信號時，可使用該裝置來實作。為了說明本發明，〝以位置為基礎之匯流排信號〞係用來表示一個或以上之信號，其無法根據一個或以上之匯流排通訊協定來傳輸，且匯流排之唯一所有權可根據匯流排通訊協定來決定。也就是說，以位置為基礎之匯流排信號落在上述第4～6圖中之匯流排信號的範疇中，其已詳細說明於前。舉例來說，將微處理器耦接一電壓調節模組(Voltage Regulator Module，VRM)可為一組以位置為基礎之匯流排信號之範例。
架構示意圖800描述其中之一處理器核心801，其耦接至多核心處理器之基板(未顯示)。處理器核心801的元件本質上與第7圖所示的元件相同，且具有相同的操作方式，其中元件符號的差別僅在百位數的〝8〞。此外，處理器核心801包括一位置陣列810，其產生位置信號SIGLOC 1～SIGLOC N，且本質上與第5圖所示之位置陣列510相同且具有相同的功能。處理器核心801亦包括一信號MPK，其耦接至多封裝節點P 802，信號MPK與多封裝節點P 802本質上與第6圖所示之信號MPK與節點P 602相同且具有相同的功能。此外，處理器核心801包括一通訊協定分析器830，其耦接至通訊協定控制匯流排831且產生一匯流排所有權信號BUSOWN，通訊協定分析器830、通訊協定控制匯流排831以及匯流排所有權信號BUSOWN本質上與第7圖所示之元件相同且具有相同的功能。
處理器核心801具有一驅動器配置陣列840，其產生對應之複數位置/通訊協定信號L/P 1～L/P N，每一信號耦接至複數驅動器811之每一個驅動器。每一驅動器811包括可配置多核心與多封裝(Configurable Multi-Core/Multi-Package，CMCMP)邏輯電路843，其耦接於對應之位置信號SIGLOC 1～SIGLOC N、信號MPK以及信號BUSOWN。
對應之位置/通訊協定信號L/P 1耦接至CMCMP邏輯電路843與驅動器配置陣列(Configuration Array)840。在一實施例中，驅動器配置陣列840包括一可編程熔絲陣列840，其設置於處理器核心801內且在利用已知技術製造處理器核心801期間對該熔絲進行編程。在另一實施例中，驅動器配置陣列840包括一特定暫存器，其在重置處理器核心801期間，經由特殊指令的執行對該特定暫存器的內容進行編程。
位置/通訊協定信號L/P 1指示其對應驅動器1是否使用以位置為基礎之匯流排終端或以通訊協定為基礎之匯流排終端，上述兩種技術已在第5～7圖中說明。若位置/通訊協定信號L/P 1的狀態指示使用以位置為基礎之匯流排終端，則CMCMP邏輯電路843控制上拉邏輯電路805、第一下拉邏輯電路807以及第二下拉邏輯電路808，如第5～6圖所示。也就是說，匯流排位置(即，終端或內部)係根據信號MPK與信號SIGLOC 1的狀態來決定。若位置/通訊協定信號L/P 1的狀態指示使用以通訊協定為基礎之匯流排終端，則CMCMP邏輯電路843控制上拉邏輯電路805、第一下拉邏輯電路807以及第二下拉邏輯電路808，如第7圖所示。也就是說，已知信號PAD1的終接係基於處理器核心801是否擁有匯流排的所有權而定，如信號BUSOWN所示。
如本文中所述，本發明之裝置與方法提供主動終接匯流排之有益特徵，同時亦提供環境給一封裝內之多個核心、多個多核心封裝配置，以及選擇根據位置和/或通訊協定來提供終接。
雖然本發明及其特徵與好處已詳述於上，其它實施例亦已包含於本發明的範圍中。舉例來說，本發明已說明相關元件如處理器與記憶體控制器(或本質上類似的裝置)。然而，要注意到上述範例係以許多類似的習知技術來教示本發明。但發明人注意到匯流排通訊協定與傳輸線介面需求對於處理器技術來說並非特定或唯一的，且就其本身而言，本發明提供其本身以應用至任何領域，其中指定具有主動阻抗控制需求之匯流排介面。
此外，本發明已說明第一下拉邏輯電路與第二下拉邏輯電路，其在內部處理器內以平行方式操作來降低匯流排的電壓位準，其中該匯流排在兩個終端上時藉由其它裝置來主動終接，本發明範圍並未限制於相同配置之兩組下拉邏輯電路。另一實施例考慮使用一第二下拉邏輯電路，其不同於第一下拉邏輯電路且可降低在匯流排內部之一裝置的匯流排電壓位準。在一實施例中，第二下拉邏輯電路係用以降低匯流排電壓位準至一適當的電壓位準，其不同於任何其它裝置的電壓位準。
以上所述之接墊控制邏輯電路、下拉邏輯電路、上拉邏輯電路、位置陣列、通訊協定分析器與驅動器配置陣列之每一元件包括邏輯、電路、裝置或微代碼(即，微指令或原生指令(Native Instructions))或者上述邏輯、電路、裝置或微代碼之結合，或者可用來執行上述功能與操作之等效元件。微代碼係用來參考複數個微指令。一微指令(亦可參考為一原生指令)為一單元執行所在階層之指令。舉例來說，微指令直接被精簡指令集運算(Reduced Instruction Set Computing，RISC)微處理器所執行。對於複雜指令集計算(Complex Instruction Set Computing，CISC)微處理器(例如，x86相容之微處理器)來說，x86指令被轉譯為相關微指令，且該等相關微指令直接被CISC微處理器內之一或多個單元所執行。
雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明，任何熟習此技藝者，在不脫離本發明之精神和範圍內，當可作各種之更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。
101、201、301．．．處理器
102、112、304、504、604、804．．．接墊控制邏輯電路
103、113、305、505、605、705、805．．．上拉邏輯電路
104、114、306、506、606、706、806．．．節點
105、115、307、308、507、508、607、608、707、708、807、808．．．下拉邏輯電路
106、116．．．節點
110、111、211．．．記憶體控制器
120．．．匯流排/信號線路
202、212．．．匯流排介面節點
203、204、213．．．節點/接腳
220、320、520、620、720．．．傳輸線/匯流排
302、602、802．．．節點P
303．．．多處理器邏輯電路
401．．．多層基板
402、501、601、701、801．．．處理器核心
403..406．．．導通孔
407..414．．．線路
503．．．以位置為基礎之多核心邏輯電路
510、610、710、810．．．位置陣列
511、611、711、811．．．驅動器
613．．．以位置為基礎之多封裝邏輯電路
704．．．接墊控制邏輯電路
723．．．以通訊協定為基礎之多核心邏輯電路
730．．．通訊協定分析器
731．．．通訊協定信號
830．．．通訊協定分析器
831．．．通訊協定信號
840．．．驅動器配置陣列
843．．．可配置多核心與多封裝邏輯電路
BUSOWN、MPK．．．信號
ENPD1、ENPD2、ENPU．．．致能信號
L/P 1..N．．．位置/通訊協定信號
MP．．．多處理器信號
OUT1、OUT2．．．接收信號
PDEN1、PDEN2．．．下拉致能信號
PUEN1、PUEN2．．．上拉致能信號
PAD1．．．信號指示器
PADM．．．匯流排介面信號
R1、R2．．．電阻
SIGLOC 1..N．．．位置信號
Z0 ．．．特性阻抗
第1圖係顯示需要匯流排終端阻抗之主動控制之點對點匯流排的架構示意圖。
第2圖係顯示經由第1圖之匯流排而被致能之多處理器環境的架構示意圖。
第3圖係顯示微處理器內之多處理器環境的架構示意圖。
第4圖係顯示本發明實施例之單一基板上之多核心處理器的架構示意圖。
第5圖係顯示本發明實施例之以位置為基礎之多核心匯流排終端裝置的架構示意圖。
第6圖係顯示本發明實施例之以位置為基礎之多核心與多封裝匯流排終端裝置的架構示意圖。
第7圖係顯示本發明實施例之以通訊協定為基礎之多核心匯流排終端裝置的架構示意圖，其係被使用於具有耦接於匯流排之一或多個多核心封裝的配置中。
第8圖係顯示本發明實施例之可配置多核心匯流排終端機制的架構示意圖。
801．．．處理器核心
802．．．節點P
804．．．接墊控制邏輯電路
805．．．上拉邏輯電路
806．．．節點
807、808．．．下拉邏輯電路
810．．．位置陣列
811．．．驅動器
830．．．通訊協定分析器
831．．．通訊協定信號
840．．．驅動器配置陣列
843．．．可配置多核心與多封裝邏輯電路
BUSOWN、MPK．．．信號
ENPD1、ENPD2、ENPU．．．致能信號
L/P1..N．．．位置/通訊協定信號
OUT1．．．接收信號
PDEN1．．．下拉致能信號
PUEN1．．．上拉致能信號
PAD1．．．信號指示器
SIGLOC 1..N．．．位置信號

Claims (66)

  1. 一種致能一匯流排上之一多核心環境的裝置，其中該匯流排需要主動終端阻抗控制，該裝置包括：一配置陣列，其位於一處理器核心內且用以產生複數個指示信號，每一該等指示信號指示該匯流排上之複數個對應驅動器使用以位置為基礎之匯流排終端或使用以通訊協定為基礎之匯流排終端，其中該處理器核心係設置於一多核心基板上；以及該等複數個對應驅動器，耦接於該等指示信號、複數個位置信號、一匯流排所有權信號以及一多封裝信號，每一該等對應驅動器用以控制複數個對應節點如何被驅動以回應該等指示信號之其中一對應指示信號之一第一狀態，每一該等對應驅動器包括：可配置多核心與多封裝邏輯電路，若該第一狀態指示該以位置為基礎之終端，其用以根據以位置為基礎之終端規則控制一上拉邏輯電路、一第一下拉邏輯電路以及一第二下拉邏輯電路，若該第一狀態指示該以通訊協定為基礎之終端，其用以根據該以通訊協定為基礎之終端規則控制該上拉邏輯電路、該第一下拉邏輯電路以及該第二下拉邏輯電路。
  2. 如申請專利範圍第1項所述的致能一匯流排上之一多核心環境的裝置，其中，若該等位置信號之其中一對應位置信號之一第二狀態指示一匯流排終端位置，則該以位置為基礎之終端規則指示該可配置多核心與多封裝邏輯電路以致能該上拉邏輯電路與該第一下拉邏輯電路，以及若該第二狀態指示一內部位置，則除能該上拉邏輯電路且致能該第一下拉邏輯電路與該第二下拉邏輯電路。
  3. 如申請專利範圍第1項所述的致能一匯流排上之一多核心環境的裝置，其中，若該等位置信號之其中一對應信號之一第二狀態指示一匯流排終端位置且該等多封裝信號之一第三狀態指示該多核心基板位於該匯流排之一遠方終端，則該以位置為基礎之終端規則指示該可配置多核心與多封裝邏輯電路以致能該上拉邏輯電路與該第一下拉邏輯電路，若該第二狀態指示一內部位置且該第三狀態指示該多核心基板位於該遠方終端，則除能該上拉邏輯電路且致能該第一下拉邏輯電路與該第二下拉邏輯電路，以及若該第三狀態指示該多核心基板位於該匯流排之內部，則除能該上拉邏輯電路且致能該第一下拉邏輯電路與該第二下拉邏輯電路。
  4. 如申請專利範圍第1項所述的致能一匯流排上之一多核心環境的裝置，其中，若一匯流排所有權信號指示該處理器核心擁有該匯流排，則該以通訊協定為基礎之終端規則指示該可配置多核心與多封裝邏輯電路以致能該上拉邏輯電路，而若該匯流排所有權信號指示該處理器核心未擁有該匯流排，則除能該上拉邏輯電路。
  5. 如申請專利範圍第1項所述的致能一匯流排上之一多核心環境的裝置，其中，該配置陣列包括複數個熔絲，其中該等熔絲配置於該處理器核心之一對應晶方之一或多個層上，其中在製造該處理器核心期間對該等熔絲進行編程。
  6. 如申請專利範圍第1項所述的致能一匯流排上之一多核心環境的裝置，其中，該配置陣列包括一特定暫存器，其中在重置該處理器核心期間，經由執行指令對該特定暫存器的內容進行編程。
  7. 如申請專利範圍第1項所述的致能一匯流排上之一多核心環境的裝置，其中，當該上拉邏輯電路被致能時，其產生該匯流排之一終端阻抗，其中該終端阻抗係匹配該匯流排之特性阻抗。
  8. 一種在一匯流排上提供一多核心環境的裝置，其中該匯流排需要主動終端阻抗控制，該裝置包括：可配置多核心與多封裝邏輯電路，其設置於複數個裝置中之其中一裝置內且耦接至複數個對應指示信號之其中一指示信號、複數個位置信號之其中一位置信號、一匯流排所有權信號以及一多封裝信號，且用以根據該等對應指示信號之其中一指示信號之一第一狀態控制一上拉邏輯電路、一第一下拉邏輯電路以及一第二下拉邏輯電路；以及一配置陣列，其位於一處理器核心內且耦接至該可配置多核心與多封裝邏輯電路，用以產生該等對應指示信號，每一該等指示信號指示該匯流排上之複數個驅動器之其中一對應驅動器使用以位置為基礎之匯流排終端規則或使用以通訊協定為基礎之匯流排終端規則，其中該處理器核心係設置於一多核心基板上。
  9. 如申請專利範圍第8項所述的在一匯流排上提供一多核心環境的裝置，其中，若該等位置信號之其中一對應位置信號之一第二狀態指示一匯流排終端位置，則該以位置為基礎之終端規則指示該可配置多核心與多封裝邏輯電路以致能該上拉邏輯電路與該第一下拉邏輯電路，以及若該第二狀態指示一內部位置，則除能該上拉邏輯電路且致能該第一下拉邏輯電路與該第二下拉邏輯電路。
  10. 如申請專利範圍第8項所述的在一匯流排上提供一多核心環境的裝置，其中，若該等位置信號之其中一對應位置信號之一第二狀態指示一匯流排終端位置且該等多封裝信號之一第三狀態指示該多核心基板位於該匯流排之一遠方終端，則該以位置為基礎之終端規則指示該可配置多核心與多封裝邏輯電路以致能該上拉邏輯電路與該第一下拉邏輯電路，若該第二狀態指示一內部位置且該第三狀態指示該多核心基板位於該遠方終端，則除能該上拉邏輯電路且致能該第一下拉邏輯電路與該第二下拉邏輯電路，以及若該第三狀態指示該多核心基板位於該匯流排之內部，則除能該上拉邏輯電路且致能該第一下拉邏輯電路與該第二下拉邏輯電路。
  11. 如申請專利範圍第8項所述的在一匯流排上提供一多核心環境的裝置，其中，若該匯流排所有權信號指示該處理器核心擁有該匯流排，則該以通訊協定為基礎之終端規則指示該可配置多核心與多封裝邏輯電路以致能該上拉邏輯電路，而若該匯流排所有權信號指示該處理器核心未擁有該匯流排，則除能該上拉邏輯電路。
  12. 如申請專利範圍第8項所述的在一匯流排上提供一多核心環境的裝置，其中，該配置陣列包括複數個熔絲，其中該等熔絲配置於該處理器核心之一對應晶方之一或多個層上，其中在製造該處理器核心期間對該等熔絲進行編程。
  13. 如申請專利範圍第8項所述的在一匯流排上提供一多核心環境的裝置，其中，該配置陣列包括一特定暫存器，其中在重置該處理器核心期間，經由執行指令對該特定暫存器的內容進行編程。
  14. 如申請專利範圍第8項所述的在一匯流排上提供一多核心環境的裝置，其中，當該上拉邏輯電路被致能時，其產生該匯流排之一終端阻抗，其中該終端阻抗係匹配該匯流排之特性阻抗。
  15. 一種致能一匯流排上之一多核心環境的方法，其中該匯流排需要主動終端阻抗控制，該方法包括下列步驟：經由配置在一處理器核心內之一配置陣列產生一指示信號，其指示複數個節點之其中一節點如何被驅動，其中該處理器核心係設置在一多核心基板上；以及經由配置在一驅動器內之一可配置多核心與多封裝邏輯電路控制該節點如何被驅動，該方法包括：若該指示信號指示根據以位置為基礎之匯流排終端規則驅動該節點，則根據複數位置信號之其中一位置信號以及一多封裝信號控制一上拉邏輯電路、一第一下拉邏輯電路與一第二下拉邏輯電路；以及若該指示信號指示根據以通訊協定為基礎之匯流排終端規則驅動該節點，則根據一匯流排所有權信號控制該上拉邏輯電路、該第一下拉邏輯電路與該第二下拉邏輯電路。
  16. 如申請專利範圍第15項所述的致能一匯流排上之一多核心環境的方法，其中，若該位置信號之一第二狀態指示一匯流排終端位置，則該以位置為基礎之終端規則指示該可配置多核心與多封裝邏輯電路以致能該上拉邏輯電路與該第一下拉邏輯電路，以及若該第二狀態指示一內部位置，則除能該上拉邏輯電路且致能該第一下拉邏輯電路與該第二下拉邏輯電路。
  17. 如申請專利範圍第15項所述的致能一匯流排上之一多核心環境的方法，其中，若該位置信號之一第二狀態指示一匯流排終端位置且該多封裝信號之一第三狀態指示該多核心基板位於該匯流排之一遠方終端，則該以位置為基礎之終端規則指示該可配置多核心與多封裝邏輯電路以致能該上拉邏輯電路與該第一下拉邏輯電路，若該第二狀態指示一內部位置且該第三狀態指示該多核心基板位於該遠方終端，則除能該上拉邏輯電路且致能該第一下拉邏輯電路與該第二下拉邏輯電路，以及若該第三狀態指示該多核心基板位於該匯流排之內部，則除能該上拉邏輯電路且致能該第一下拉邏輯電路與該第二下拉邏輯電路。
  18. 如申請專利範圍第15項所述的致能一匯流排上之一多核心環境的方法，其中，若該匯流排所有權信號之一第四狀態指示該處理器核心擁有該匯流排，則該以通訊協定為基礎之終端規則指示該可配置多核心與多封裝邏輯電路以致能該上拉邏輯電路，而若該第四狀態指示該處理器核心未擁有該匯流排，則除能該上拉邏輯電路。
  19. 如申請專利範圍第15項所述的致能一匯流排上之一多核心環境的方法，其中，當該上拉邏輯電路被致能時，其產生該匯流排之一終端阻抗，其中該終端阻抗係匹配該匯流排之特性阻抗。
  20. 一種致能一匯流排上之一多核心環境的裝置，其中該匯流排需要主動終端阻抗控制，該裝置包括：一位置陣列，其位於一處理器核心內且用以產生複數個位置信號，該等位置信號指示一匯流排上與該匯流排耦接之複數個對應節點的位置，其中該等位置包括一內部位置或一匯流排終端位置；以及複數個驅動器，耦接於該等位置，每一驅動器包括該等節點中之其中一節點且用以控制該節點如何被驅動以響應該等位置信號之其中一對應位置信號之一狀態，該等驅動器之每一驅動器包括：以位置為基礎之多核心邏輯電路，其用以當該狀態指示該匯流排終端位置時，致能一上拉邏輯電路與一第一下拉邏輯電路，且當該狀態指示該內部位置時，則除能該上拉邏輯電路與致能該第一下拉邏輯電路與一第二下拉邏輯電路。
  21. 如申請專利範圍第20項所述的致能一匯流排上之一多核心環境的裝置，其中，若該狀態指示該匯流排終端位置，則不論該上拉邏輯電路為致能或除能，該第一下拉邏輯電路驅動該等對應節點之該其中之一節點至一規定之低電壓位準。
  22. 如申請專利範圍第20項所述的致能一匯流排上之一多核心環境的裝置，其中，若該狀態指示該內部位置，則該第一下拉邏輯電路與該第二下拉邏輯電路驅動該等對應節點之該其中之一節點至一規定之低電壓位準。
  23. 如申請專利範圍第20項所述的致能一匯流排上之一多核心環境的裝置，其中，該位置陣列包括複數個熔絲，其中該等熔絲配置於對應該處理器核心之一晶方之一或多個層上，其中，在製造該處理器核心期間對該等熔絲進行編程。
  24. 如申請專利範圍第20項所述的致能一匯流排上之一多核心環境的裝置，其中，該位置陣列包括一特定暫存器，其中在重置該處理器核心期間，經由執行指令對該特定暫存器的內容進行編程。
  25. 如申請專利範圍第20項所述的致能一匯流排上之一多核心環境的裝置，其中，當該上拉邏輯電路被致能時，其產生該匯流排之一終端阻抗，其中該終端阻抗係匹配該匯流排之特性阻抗。
  26. 一種在一匯流排上提供一多核心環境的裝置，其中該匯流排需要主動終端阻抗控制，該裝置包括：以位置為基礎之多核心邏輯電路，其設置於一驅動器內，並且用以當複數個位置信號之其中一位置信號之一狀態指示複數個節點之其中一對應節點在一匯流排終端位置時，致能一上拉邏輯電路與一第一下拉邏輯電路，且當該狀態指示該對應節點在一內部位置時，除能該上拉邏輯電路與致能該第一下拉邏輯電路與一第二下拉邏輯電路；以及一位置陣列，其位於一處理器核心內且耦接於該以位置為基礎之多核心邏輯電路，並且用以產生該等位置信號以指示該等節點在該匯流排上的位置，其中該等位置包括該內部位置或該匯流排終端位置。
  27. 如申請專利範圍第26項所述的在一匯流排上提供一多核心環境的裝置，其中，若該狀態指示該匯流排終端位置，則不論該上拉邏輯電路為致能或除能，該第一下拉邏輯電路驅動該對應節點至一規定之低電壓位準。
  28. 如申請專利範圍第26項所述的在一匯流排上提供一多核心環境的裝置，其中，若該狀態指示該匯流排終端位置，則該第一下拉邏輯電路與該第二下拉邏輯電路驅動該對應節點至一規定之低電壓位準。
  29. 如申請專利範圍第26項所述的在一匯流排上提供一多核心環境的裝置，其中，該位置陣列包括複數個熔絲，其中該等熔絲配置於對應該處理器核心之一晶方之一或多個層上，其中，在製造該處理器核心期間對該等熔絲進行編程。
  30. 如申請專利範圍第26項所述的在一匯流排上提供一多核心環境的裝置，其中，該位置陣列包括一特定暫存器，其中在重置該處理器核心期間，經由執行指令對該特定暫存器的內容進行編程。
  31. 如申請專利範圍第26項所述的在一匯流排上提供一多核心環境的裝置，其中，當該上拉邏輯電路被致能時，其產生該匯流排之一終端阻抗，其中該終端阻抗係匹配該匯流排之特性阻抗。
  32. 一種致能一匯流排上之一多核心環境的方法，其中該匯流排需要主動終端阻抗控制，該方法包括下列步驟：經由配置在一處理器核心內之一位置陣列產生一指示信號，其指示複數個節點之其中一節點在一匯流排的內部或終端；以及經由配置在一驅動器內之一以位置為基礎之多核心邏輯電路控制該節點如何被驅動，該控制方法包括：若該指示信號將該節點指定至該匯流排的終端，則致能一上拉邏輯電路與一第一下拉邏輯電路；以及若該指示信號將該節點指定至該匯流排的內部，則除能該上拉邏輯電路與致能一第二下拉邏輯電路。
  33. 如申請專利範圍第32項所述的致能一匯流排上之一多核心環境的方法，其中，該位置陣列包括複數個熔絲，其中該等熔絲配置於對應該處理器核心之一晶方之一或多個層上，其中，在製造該處理器核心期間對該等熔絲進行編程。
  34. 如申請專利範圍第32項所述的致能一匯流排上之一多核心環境的方法，其中，該位置陣列包括一特定暫存器，其中在重置該處理器核心期間，經由執行指令對該特定暫存器的內容進行編程。
  35. 如申請專利範圍第32項所述的致能一匯流排上之一多核心環境的方法，其中，當該上拉邏輯電路被致能時，其產生該匯流排之一終端阻抗，其中該終端阻抗係匹配該匯流排之特性阻抗。
  36. 一種致能一匯流排上之一多核心環境的裝置，其中該匯流排需要主動終端阻抗控制，該裝置包括：一第一節點，其位於一處理器核心內且用以接收一外部多封裝信號，該多封裝信號指示該處理器核心所在之一封裝是否在該匯流排之內部或該匯流排之一遠方終端；一位置陣列，其位於一處理器核心內且用以產生複數個位置信號，該等位置信號指示與該匯流排耦接之複數個對應節點的位置，其中該等位置包括一內部位置或一匯流排終端位置；以及複數個驅動器，耦接於該等位置，每一驅動器包括該等節點中之其中一節點且用以控制該節點如何被驅動以響應該等位置信號之其中一對應位置信號之一第一狀態以及該第一節點之一第二狀態，該等驅動器之每一驅動器包括：以位置為基礎之多核心與多封裝邏輯電路，其用以當該第一狀態指示該匯流排終端位置且該第二狀態指示該封裝位於該遠方終端時，致能一上拉邏輯電路與一第一下拉邏輯電路，當該第一狀態指示該內部位置且該第二狀態指示該封裝位於該遠方終端時，則除能該上拉邏輯電路與致能該第一下拉邏輯電路與一第二下拉邏輯電路，並且當該第二狀態指示該封裝位於該匯流排的內部時，除能該上拉邏輯電路與致能該第一下拉邏輯電路與該第二下拉邏輯電路。
  37. 如申請專利範圍第36項所述的致能一匯流排上之一多核心環境的裝置，其中，若該第一狀態指示該匯流排終端位置且該第二狀態指示該封裝位於該遠方終端時，則不論該上拉邏輯電路為致能或除能，該第一下拉邏輯電路驅動該等節點中之該節點至一規定之低電壓位準。
  38. 如申請專利範圍第36項所述的致能一匯流排上之一多核心環境的裝置，其中，若該二狀態指示該封裝位於該匯流排的內部時，則該第一下拉邏輯電路與該第二下拉邏輯電路驅動該等對應節點之該其中之一節點至一規定之低電壓位準。
  39. 如申請專利範圍第36項所述的致能一匯流排上之一多核心環境的裝置，其中，該位置陣列包括複數個熔絲，其中該等熔絲配置於該處理器核心之一對應晶方之一或多個層上，其中，在製造該處理器核心期間對該等熔絲進行編程。
  40. 如申請專利範圍第36項所述的致能一匯流排上之一多核心環境的裝置，其中，該位置陣列包括一特定暫存器，其中在重置該處理器核心期間，經由執行指令對該特定暫存器的內容進行編程。
  41. 如申請專利範圍第36項所述的致能一匯流排上之一多核心環境的裝置，其中，當該上拉邏輯電路被致能時，其產生該匯流排之一終端阻抗，其中該終端阻抗係匹配該匯流排之特性阻抗。
  42. 一種在一匯流排上提供一多核心環境的裝置，其中該匯流排需要主動終端阻抗控制，該裝置包括：一第一節點，其位於一處理器核心內且用以接收一外部多封裝信號，該多封裝信號指示該處理器核心所在之一封裝是否在該匯流排之內部或該匯流排之一遠方終端；以位置為基礎之多核心與多封裝邏輯電路，其位於一驅動器內，若複數個位置信號之其中一對應位置信號之一第一狀態指示複數節點之其中一第一節點位於一匯流排終端位置且該第一節點之一第二狀態指示該封裝係位於該遠方終端時，致能一上拉邏輯電路與一第一下拉邏輯電路，當該第一狀態指示該內部位置且該第二狀態指示該封裝位於該遠方終端時，則除能該上拉邏輯電路與致能該第一下拉邏輯電路與一第二下拉邏輯電路，並且當該第二狀態指示該封裝位於該匯流排的內部時，除能該上拉邏輯電路與致能該第一下拉邏輯電路與該第二下拉邏輯電路；以及一位置陣列，其位於一處理器核心內且耦接於該以位置為基礎之多核心與多封裝邏輯電路，用以產生該等位置信號，該等位置信號指示該等節點之該匯流排上的位置，其中該等位置包括一內部位置或一匯流排終端位置。
  43. 如申請專利範圍第42項所述的在一匯流排上提供一多核心環境的裝置，其中，若該第一狀態指示該匯流排終端位置且該第二狀態指示該封裝位於該遠方終端時，則不論該上拉邏輯電路為致能或除能，該第一下拉邏輯電路驅動該等節點中之該節點至一規定之低電壓位準。
  44. 如申請專利範圍第42項所述的在一匯流排上提供一多核心環境的裝置，其中，若該二狀態指示該封裝位於該匯流排的內部時，則該第一下拉邏輯電路與該第二下拉邏輯電路驅動該等對應節點之該其中之一節點至一規定之低電壓位準。
  45. 如申請專利範圍第42項所述的在一匯流排上提供一多核心環境的裝置，其中，該位置陣列包括複數個熔絲，其中該等熔絲配置於該處理器核心之一對應晶方之一或多個層上，其中，在製造該處理器核心期間對該等熔絲進行編程。
  46. 如申請專利範圍第42項所述的在一匯流排上提供一多核心環境的裝置，其中，該位置陣列包括一特定暫存器，其中在重置該處理器核心期間，經由執行指令對該特定暫存器的內容進行編程。
  47. 如申請專利範圍第42項所述的在一匯流排上提供一多核心環境的裝置，其中，當該上拉邏輯電路被致能時，其產生該匯流排之一終端阻抗，其中該終端阻抗係匹配該匯流排之特性阻抗。
  48. 一種致能一匯流排上之一多核心環境的方法，其中該匯流排需要主動終端阻抗控制，包括下列步驟：經由配置該處理器核心內之一位置陣列，產生一第一指示信號，該第一指示信號指示複數節點於該匯流排上的位置，其中該等位置包括一內部位置或一匯流排終端位置；經由配置在一處理器核心內之一第一節點接收一第二指示信號，該第二指示信號指示該處理器核心所在之一封裝是否在該匯流排之內部或該匯流排之一遠方終端；以及經由配置在一驅動器內之一以位置為基礎之多核心邏輯電路控制上述複數個節點之其中一節點如何被驅動，該控制方法包括：若該第一指示信號指示該節點位於該匯流排的終端且該第二指示信號指示該封裝位於該匯流排的終端時，致能一上拉邏輯電路與一第一下拉邏輯電路；若該第一指示信號指示該節點位於該匯流排的內部時，且該第二指示信號指示該封裝位於該匯流排的終端時，除能該上拉邏輯電路與致能該第一下拉邏輯電路與一第二下拉邏輯電路；以及若該第二指示信號指示該封裝位於該匯流排的內部時，除能該上拉邏輯電路與致能該第一下拉邏輯電路與該第二下拉邏輯電路。
  49. 如申請專利範圍第48項所述的致能一匯流排上之一多核心環境的方法，其中，該位置陣列包括複數個熔絲，其中該等熔絲配置於該處理器核心之一對應晶方之一或多個層上，其中，在製造該處理器核心期間對該等熔絲進行編程。
  50. 如申請專利範圍第48項所述的致能一匯流排上之一多核心環境的方法，其中，該位置陣列包括一特定暫存器，其中在重置該處理器核心期間，經由執行指令對該特定暫存器的內容進行編程。
  51. 如申請專利範圍第48項所述的致能一匯流排上之一多核心環境的方法，其中，當該上拉邏輯電路被致能時，其產生該匯流排之一終端阻抗，其中該終端阻抗係匹配該匯流排之特性阻抗。
  52. 一種致能一匯流排上之一多核心環境的裝置，其中該匯流排需要主動終端阻抗控制，該裝置包括：一通訊協定分析器，其位於一處理器核心內且用以接收一個或以上之通訊協定訊號，並且表示該處理器核心是否擁有該匯流排；複數個驅動器，耦接於該通訊協定分析器，每一通訊協定分析器包括複數對應節點之其中一節點，且用以控制該對應節點如何被驅動以回應該處理器核心是否擁有該匯流排，每一該對應驅動器包括：以通訊協定為基礎之多核心邏輯電路，用以當該處理器核心擁有該匯流排時致能一上拉邏輯電路，以及當該處理器核心未擁有該匯流排時除能該上拉邏輯電路。
  53. 如申請專利範圍第52項所述的致能一匯流排上之一多核心環境的裝置，其中，當驅動該匯流排時，該以通訊協定為基礎之多核心邏輯電路致能一第一下拉邏輯電路與除能該上拉邏輯電路，並且驅動該對應節點至一規定之低電壓位準。
  54. 如申請專利範圍第52項所述的致能一匯流排上之一多核心環境的裝置，其中，當未驅動該匯流排，該以通訊協定為基礎之多核心邏輯電路令在該匯流排上之另一裝置驅動該對應節點至一規定之低電壓位準。
  55. 如申請專利範圍第52項所述的致能一匯流排上之一多核心環境的裝置，其中，該通訊協定訊號包括一個或以上之群組訊號，其根據一個或以上之匯流排通訊協定制定規則，其中該匯流排之唯一所有權根據該等匯流排通訊協定來決定。
  56. 如申請專利範圍第52項所述的致能一匯流排上之一多核心環境的裝置，其中，當該上拉邏輯電路被致能時，其產生該匯流排之一終端阻抗，其中該終端阻抗係匹配該匯流排之特性阻抗。
  57. 一種在一匯流排上提供一多核心環境的裝置，其中該匯流排需要主動終端阻抗控制，該裝置包括：以通訊協定為基礎之多核心邏輯電路，其設置在一處理器核心之一驅動器內，用以當該處理器核心擁有該匯流排時致能一上拉邏輯電路，以及當該處理器核心未擁有該匯流排時除能該上拉邏輯電路；以及一通訊協定分析器，其位於一處理器核心內且耦接至該以通訊協定為基礎之多核心邏輯電路，用以接收一個或以上之通訊協定訊號，並且表示該處理器核心是否擁有該匯流排。
  58. 如申請專利範圍第57項所述的在一匯流排上提供一多核心環境的裝置，其中，當驅動該匯流排，該以通訊協定為基礎之多核心邏輯電路致能一第一下拉邏輯電路與除能該上拉邏輯電路，並且驅動複數對應節點之其中一節點至一規定之低電壓位準。
  59. 如申請專利範圍第57項所述的在一匯流排上提供一多核心環境的裝置，其中，當未驅動該匯流排，該以通訊協定為基礎之多核心邏輯電路令在該匯流排上之另一裝置驅動該對應節點至一規定之低電壓位準。
  60. 如申請專利範圍第57項所述的在一匯流排上提供一多核心環境的裝置，其中，該通訊協定訊號包括一個或以上之群組訊號，其根據一個或以上之匯流排通訊協定制定規則，其中該匯流排之唯一所有權根據該等匯流排通訊協定來決定。
  61. 如申請專利範圍第57項所述的在一匯流排上提供一多核心環境的裝置，其中，當該上拉邏輯電路被致能時，其產生該匯流排之一終端阻抗，其中該終端阻抗係匹配該匯流排之特性阻抗。
  62. 一種致能一匯流排上之一多核心環境的方法，其中該匯流排需要主動終端阻抗控制，該方法包括下列步驟：經由配置在一處理器核心內之一通訊協定分析器接收一個或以上之通訊協定訊號，並且表示該處理器核心是否擁有該匯流排；經由配置在與該通訊協定分析器耦接之一驅動器內之一以通訊協定為基礎之多核心邏輯電路控制複數節點之其中一節點如何被驅動，該控制方法包括：若該處理器核心未擁有該匯流排，除能該驅動器內之一上拉邏輯電路；以及若該處理器核心擁有該匯流排，致能該驅動器內之該上拉邏輯電路。
  63. 如申請專利範圍第62項所述的致能一匯流排上之一多核心環境的方法，其中，當驅動該匯流排時，該以通訊協定為基礎之多核心邏輯電路致能一第一下拉邏輯電路與除能該上拉邏輯電路，並且驅動該對應節點至一規定之低電壓位準。
  64. 如申請專利範圍第62項所述的致能一匯流排上之一多核心環境的方法，其中，當未驅動該匯流排，該以通訊協定為基礎之多核心邏輯電路令在該匯流排上之另一裝置驅動該對應節點至一規定之低電壓位準。
  65. 如申請專利範圍第62項所述的致能一匯流排上之一多核心環境的方法，其中，該通訊協定訊號包括一個或以上之群組訊號，其根據一個或以上之匯流排通訊協定制定規則，其中該匯流排之唯一所有權根據該等匯流排通訊協定來決定。
  66. 如申請專利範圍第62項所述的致能一匯流排上之一多核心環境的方法，其中，當該上拉邏輯電路被致能時，其產生該匯流排之一終端阻抗，其中該終端阻抗係匹配該匯流排之特性阻抗。
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