TWI317552B - Semiconductor device having fin structure gate channel and its manufacturing method and use - Google Patents

Description

1317552 九、發明說明： 【發明所屬之技術領域】 於一tΞ係關於—種半導體元件及其製造方法，且特別是有關 ^了^:有鰭狀結構之半導體元件及其製造方法、以及含該半導 體7G件陣列之積體電路元件。 【先前技術】 去數十年間’由於半導體元件尺寸持續賴小，其速度 U及產品性能也不斷的進步。隨著傳統半導場效電晶體尺寸的 驅動電流也隨之減小，相制極電流於閘極開，關時的電流 H(WU)也跟著降低，另外，電容電壓積與電流的比例(CV/I) φ i昇’這些都會影響到電晶體工作的效能與靈敏度。因此需 要一種方法來解決此一問題。 業經開發&具垂直雜結構之金氧半導體或具多重閘極之替 件結構，収善傳辭導場效電晶_尺寸誠所致驅動電 小、雜驗在祕_自時的賴比例降低、錢電容電壓 積與電流的比例上昇等問題。 使用多重閘極之電晶體改良結構，雖可改善習知金氧半導場 ^電晶體的缺失’然由於閘極結構與深溝渠電容器仍分別各自佔 面積，對於&兩積集度並無幫助。因此，除了使用具多重閘 電晶體外’如何更進—步地提高記憶體之積集i，便為 此項技藝之人士所努力的目標。 【發明内容】 該 本發明之-目的’在於提供—半導航件及其製造方法， 半導體70件具搞狀結構閘極通道，啸供較大之電流通道。 本發明之另-目的，在於提供—具有職結構陳通道之動 5 13 ”552 造方法，其中該鰭__道係位於 本發明之再一目的，在於提供一包含一 積體電路元件’用以提高積體電路元件的積集度。 —ΐίΐΐ!的，本發明提出—種半導體元件，包含：-基材、 基材中，且包含一上電極、一下電位於該 ί極間之第—介電層。該電晶體包含：⑻-作ΐ狀ί構 ί ΓΞίΤ其中’該_結構依逆時針^ - Mm · ,ν »墙乐一，丨冤層覆盍該第一鰭 、口構之-側壁，以及-第-導電層，覆蓋該第二介電層。 =上述目的’本發明錢出—製辭導體 、ίί :形成4溝渠結構於—錄材中；形成-電ί 沐溝^結構中，該電容器之上電極係於 =今益於5亥 接觸；形n齡溝渠上端、具—預 =發基材相 ;;針;向依序包含-第-區域、-第環= 且域依 成-第-閘極結構於該第一鰭狀結構上-;域中;形 雜區域於該第—區域與-第二離離子換 根據本發明之上述目的，另提出一 體電路元件(F為最小曝光單位）、-種3 5F2车U70件陣列之積 體電路元件，以及-種2F2半導體元件陣列之積體電^^列之積 【實施方式】 1317552 月ifi 示本發明料體元件10 -較佳實施態樣之 =面示·。其中，上方為半導體元件之俯視示賴，下方左側 ^沿線A-A’之截面示意目，且下方右侧為沿線B_B，之截面示音 俯視圖之虛線部分，絲示包覆於半導體元“ 依逆時針方向依序包括第—離子掺雜區域 構480第 構_、第二離子摻雜區域46卜及第二縛狀結 電容日t導體元件10包含一石夕基材議、一深溝渠 中。深溝渠電容器200係位於基材100 與該下電極、i:r該上電極21。 導體元體，例如二動_存取^t施體祕中，該半 份)電以二意圖之虛線部 ί="：rr;r j-- 渠電容器2GG，使第—鮮2狀結構係向下延伸1^容納深溝 210相接觸。弟離子摻雜區域421得與電容器200之上電極 包含二二_結構均位於電容器2GG上方，且各 例，該第/二導電層。以-具體實施態樣為 詹為相同材質。其巾，相同材質’且該第-與第二導電 閘極介電層45〇,霜甚笛一閘極結構，係以該第二介電層作為 電層作為_導電々構44G之二側壁’且以該第-導 則以該第三介電騎結構， 壁，另以該第二導電，作C層450’覆盍第二閘極結構之二側 s乍為閘極導電層455’覆蓋閘極介電層450。 1317552 需說明者’第_導電層與 料，且第二介電層鱼第三 電層可採用相同或不同之物 佳地，係以物料於同= 可採用相同或不同之物料。較 層，且於另-同作成該第二介電層與第三介電 導電層，從而同時形成第一閘成該第一導電層與第二 此處所例示者即為採用相同物料^|樣、。第一閘極結構。如前述， 參見第6C圖’於實際應用中 位元線500，接觸至第二離子 ^導體請1〇另包含- 離子摻雜區域421為_ 1以卜於此，可搭配以第- 上方:第―13，位於電容器200 該第一離子摻工'第五介:層51。二，於 源/汲極區域間可能鼓漏電流之管道傳統70件自深溝渠電容器至 構之件10係於電容器200上方形成一具鰭狀結 二，閘極結構共同組成位於電容器上方 = 吉Γ分別各於其二側壁提供二位於^及極區^ 四曾°此即’本發明半導體元件可於二源娜間具有 产。此外提南半導體元件之操作電流，增加元件反應速 ΐ，故可夫月料體元件中’電晶體係整合於電容器正上 方故ΤΓ大幅提尚半導體元件之積集度。 基射之金屬㈣緣層·金⑽a—- 3 ί電舞_，_說日_依序製造深溝 電0曰體，以提供上述具有鰭狀結構閘極通道之半導體。 此，第固1Α至11圖，於一石夕基材中形成一深溝渠。於 (νηI ^ 圖，於基材1㈨表面上先形成一墊介電層101， 0.墊氣化層），此可以例如熱氧化方式進行。接著，於墊介電 8 1317552 抗反光層】。5，荦=产^化光阻層104之前先塗佈一 後，再以經圖案化之介電層1〇2及餘刻緩?J阻層104 著崎除緩衝層Γ〇3,如第圓==。。形成深溝渠110後，接 摻雜二下電極離子 〇〈於冰溝渠110中且覆蓋基材i㈣面

Silicate〇lass ； AS〇) :ίίΐ部份該光阻層至-第-預定深度，以於深溝竿ί〇 J 層⑽稱，等向性嶋除裸露於光阻 德請參閱第1D ®，去除深溝渠110内之光阻層⑽。立 ^(〇z〇ne) 匕夕層（未顯不）、再配合加熱回火製程之方式 深之树璃層1G7中之雜離子，以擴散ί式t 容材励中，形成離子摻雜區域22卜作為溝渠電 面的氧化石夕層及下端側壁表面之石夕玻璃層107。專渠則表 續參第1Ε圖，形成一襯塾層應於深溝渠11〇中 此=，該襯墊層109可為以沉積方式形成之襯i化 層之後，_多晶補170於介電層102上與深溝準u 1317552 ，利用如化學機_磨之方式，去除 =〇’使深溝渠110中之多晶石夕層17〇位於與曰八=2上之多晶石夕層 f。接著，續參第1F圖，以非f向性 g丨電層102相當之水 中之部份多晶石夕層Π0，至溝渠110内之一^，去除深溝渠11〇 圖所示’為了元件操作上之電性考量其中，如第1F Π0深度，必馳前述之該第—預定深 ：0内之多晶石夕層 J 110側壁之襯墊層109上形成一另一襯七。序於深溝 層），以及一領（CoUar)介電層lu，例如領^^例如襯氮化石夕 部之多_ 17圖。’ 土襯工除溝渠U。底 介電層η丨贼上之領 二。須說明者’許多金屬材料皆可用以作;g::” 石夕層。其次，塗佈-光阻，接著並去除部份^阻不:;^匕 内保留*度之先阻m，此深度係㈣述之第一預定深度為淺。 合併參考第1H、II圖，以溝渠11〇内之 m以等向性_方枝除^遺後 於^溝渠11。内之光阻m絲後，轉向 曼 ^露於該襯塾層m之外之導電層222，再以濕餘刻方 就化石夕層17心於此，完成溝渠電容器勘中之下電極22〇 極離子摻雜區域221。 〃卜电 其後’如第2A圖至第2G圖所示’於深溝渠電容器中形成上 電極及位於上、下雜間之介電層。其巾，上係财基材之 一第一位置相接觸。 首先’请參見第2A圖（以下圖示為方便說明起見，兹省略前 述之襯墊層171、109)，以原子層沉積法（At〇mic Uyer

Deposition，ALD)形成具高介電係數之一第一介電層23〇覆蓋整 1317552 電層π!以及ίί極if表接面著並包隹含覆蓋溝渠110側壁上之領介 該第-介電層23=二:二並，行-適當之回火製程。其中， 不限於，三氧化二^溝渠電各器200之介電層，其可為，但 溝渠=參===成-上電極下端部分-於深 2沉=層‘與」^較 ，化鈦層212之後進行一熱回火製程。接著，ί 再触刻深溝，渠m内之—部份多晶♦層213， 欽層212與Ϊ曰曰曰石夕声化t層212。續參第兀圖’於氮化 石夕層112二次，:灸間第2n圖深溝渠110内側壁形成一領氮化 曰:& 〇月 > 閱第2D圖，蝕刻去除領氮化矽層112下方 ^夕曰曰夕層213與部份氮化鈦層212,以形成上電極下端部份 繼續將深溝渠餘難觸至絲材之製程。首先， 渠110之-部分（此處所例示者為約y j0〇U深^ 刻，分別去除深澧里11iW日丨辟L咏 J〜用卓秦300進行餘 之裸露部份，_鳩機⑴ 糊ίί，參閱第2E圖、第2F圖、與第2G圖。飿刻去m H〇 215 ΙΐΓίίίΪ*ί πΗ ϊ，ΐΐίί?部份欽/氮化欽層215與多晶梦層216至1定: ίΠ v相接觸。其後，_方式去除暴露之、雷 θ 。4而’提供一於上電極214絲材100 ^置丨電 1317552 相接觸之深溝渠電容器，如第2G圖所示。 其後’將形成一環繞深溝渠上端、且一 ^包含-第-區域、—第—鰭狀二之環狀結構’ 歸狀結構，射紐之第—位置做於第-Si 1及一第二 。月參閱第3A圖，形成一第四介電 溝渠no中。接著，請參閱第 =乂化層)於深 層⑽，以於基材100表面上形除f 上之介電 四介電層113與其外側之領介電成層⑦溝渠内之第 丨人離子植入製程及快速熱回火^進行一井埋 串接相鄰深溝渠電容器2〇〇之下電極22〇。 形成井區150, 其次，請參閱第3C圖，於該墊氧化芦〗〇1 再以回_方式去除部份該介電層;介電層， 行-主動區额刻，使基材卿罩幕，進 形成一環繞深溝渠f容器200上端離 夫^ °至此’ ^，此處^例示之深溝渠係=^^_4=^明 層113 表面之第四介電 =與二 具衣％電今器200之上端，此即離型環狀結構4〇〇p。 魏ίί構成::二：ΐ體= 雜。其方法可為先沉積—雜氧化層 進灯離子植人触速_火_,其後顧耻親犧牲氧化層。 "續參第3F ® ’於離型環狀結構4〇〇ρ上先進 ΓίίΐΙί狀結構^侧壁表面，並形成一襯“ 日”'壁表面上。接著，依序沉積一襯氮化石夕層（未 12 1317552 及層，其中，氧化層114係用以作為淺溝渠隔離 磨方式進a ml”第四介電層113相同。之後，以化學機械研 四介ii t 之平坦化餘，絲部份之領介電層111、第 四”電層113以及氧化層114。 罘 ⑴ΪΪ之積-介電層’其可為與第四介電層 將盥ί 匕物以提供之態樣來說明。因此，該介電層 3GFl^f_ 連接而形成一實質上連續之氧化層113A,如第 -罜n° “後沉積—硬式罩幕層’其可為氮切層^隨後，以 圖案化該硬式罩幕層，形成具一開口之罩幕層115。 間隙ΐ圖，於去除罩幕116後，再沉積一氮化石夕 117,幕層115之開口位置，以調整罩幕層ιΐ5之關鍵 =(ΪΓ ension;CD)。最後，合併參閱第3Η圖、Ϊ 2 中顯示以氮化石夕間隙壁117以及罩幕層115作為钱刻罩 /氧化層113A，並同時蝕刻去除部份領介電層111，以露 環狀結構4’ ’為二獨立鳍狀結構，各包含二侧壁， ^氧，層1UA内維持之部份雛型環狀結構瓣。其後， 二，鳍狀f構侧壁上之襯氮化矽層（即省略未示出‘ 篦-_㈣M及襯氧化層（即省略未利之襯墊層1G9)，得到 及第二鰭狀結構480。至此，形成-具-預定厚 i二衣】狀、、°構4贈’向下延伸而容納深溝渠電容器200之上 1，、m環狀結構400P依逆時針方向依序包含一第一區域 f ’其中第一區域42〇及第二區域彻係經氧化層第心匕 (^：於俯視圖中以虛線表示），且第—位置⑼係位於第—區域· ’於環狀結構上形成閘極結構。請參見帛4A圖，於續狀 、、、。構440及480之表面依序形成一閘極介電層45〇與一間極J電 13 1317552 層455。於-具體實施態射，係以執 之稞露側壁上形成氧化層，作；；方式於鳍狀結構440/480 多晶石夕層作為間極導體層層，接著再沉積-極導體層455上方覆蓋一光阻層覆電層·。之後，於間 俯之平㈣距晶圓表面一適當深度，如第^圖=:該光阻層 極導電層L。【此以於光阻層465外之該閘 結構及第二閘極結構，各自“ 形成第-閘極 際應用中，進步 ίΐίΪ層65，其後，形成—如魏紅導電 狀結構之第-區域g二雜區域與第二離子換雜區域於環 罩暮5=’Γ，刻方式去除氮化石夕間隙壁117以及硬式 Α方向场露出部份之字元線47G。婧失Ϊ 圖’於裸露之字元、線47〇二侧形成;“ 例中，該間隙壁475可由先沉積一氮，，再&形$施 巧=二rr_75上沉積=== 3 if —賴加強式㈣之氮化石夕層。 ,、-人，再以一罩幕479圖案化該硬式罩幕層477與氧化声 以暴露第-區域42G與第二區域46〇。接著 θ 二區域460進行離子植入製程，以分 與弟 與第二離子掺雜區域奶丨，作為電晶體之源極娜/至^域g 由第-離·^摻雜區域42卜鰭狀結構44〇、第 之環_’以及細狀‘極通 以下係說明於·實施财，魏—位元歧接該具有縛狀 14 1317552 結構閘極通道之半導體元件。

、請參閱第6A圖，首先，去除第5C圖中所示之罩幕4乃，並 於進行快速熱回火處理之後，沉積一介電層51〇，其可為，如j 一硼磷矽玻璃層。於快速熱回火處理後，接著以化學機械研方 式平坦化該介電層510。續參第6B圖，以一適當之罩幕（未 $ J化該介電層510 ’形成一接觸窗52。以裸露出環狀結構· 之第二離子摻雜區域46卜隨後，去除該罩幕。最後，夂 圖，將裸露於接觸窗520中環狀結構側壁上之墊氧化#，弗L :2積-鈦/氮化鈦層530 “及一金屬層。其中金屬^觸 如-鶴層。最後’以化學機械將金屬層平坦化後 5〇〇連接電晶體600之該第二離子摻雜區域461，如第fc圖^示線 以下說明細本發明半導體元件概之數種積體電路元件。 ⑴包含4F半導體元件陣列之積體電路元件： «月δ併參閱第7A至7C圖，所示積體電路元彳半且 發明半導體元件、複數辦行字元線、與複數3==個本 列上相鄰交會點間之間距為實質向’於同一行 方向上各該半導體元件之閘極 ，係連接該第-行列 方向上各半導航件之第二_^雜_:邊70線職連接第二 ⑵包含3.5F2半導體元件_之_電路元件： 請合併參閱第8A至8C圖，所示藉髀^ 發明半導體耕，制為—顺祺盤具有複數個本 方向、一第二行列方向與一第二、 ~陣列具一第一行列 分別各呈 6G° _，_—i 15 川7552 個最小微影單位， 積體電路另具複數個僅f現於陣列之交會點上。該 係連接第一行列方向上各半平行位元線，各字元線 正交於該第-行列方向，之J極結構，且各位元線係 一半導體树健，另連齡、I:70軸交財元線所連接之 導體元件之第二離子摻雜區域。 社_ 0 轉體元件陣列之電路元件··

發明半導:^第二至元示f體電路元件具有複數個本 方向與-第二為一陣列。該陣列具-第-行列 =^方_ 鄉二方向， 具一第三糾，mm魏辨行低線，字元線 摻雜ί域連接該方向上各半導體元件之第二離子 限制例示性說明本發明之原理及功效’而非用於

何熟於此項技藝之人士均可在不違背本發明3 二日日i神的情，下’對上述實施例進行修改及變化。因此， x之權利保護範圍應如後述之申請專利範圍所列。 【圖式簡單說明】 態樣師含職結翻_道之特體元狀—較佳實施 第1A至II醜示於基材中形成_深溝渠之示意圖； 圖第2A至2G圖顯示形成一深溝渠電容器於該深溝渠中之示音 第3A至31圖顯示形成第一鰭狀結構及第二鰭狀結構之示咅 16 1317552 至4B圖顯示形成字元線之示意圖； 第5A至5C圖顯不形成電晶體之源極/汲極之示意圖； 第6A至6C圖顯示形成位元線之示意圖； 第7A至7C圖顯示本發明4F2記憶體元件之示意圖； 第8A至8C圖顯示本發明3.5F2記憶體元件之示意圖；以 第9A至9D圖顯示本發明2F2記憶體元件之示意^。’ 【主要元件符號說明】 10 :半導體元件 100 :基材 101 :墊介電層 102 :介電層 103 :蚀刻緩衝層 104 :光阻層 105 :抗反光層 107 :離子摻雜矽玻璃層 108 :光阻層 109 :襯墊層 110 :深溝渠 111 :領介電層 112 :領氮化矽層 113 :第四介電層 113A :氧化層 114 :氧化層 115 :硬式罩幕層 116 :罩幕 117 :氮化矽間隙壁 120 :第一位置 213 ·多晶妙層 214 :上電極上端部分 :鈦/氮化鈦層 216 ·多晶梦層 220 :下電極 221 ·離子摻雜區域 222 ·導電層 230 ·第一介電層 300 :罩幕 400 :環狀結構 400P :雛型環狀結構 420 :第一區域 421 .第一離子摻雜區域 440 :第一鰭狀結構 450 :閘極介電層 455 :閘極導電層 460 :第二區域 461 :第二離子掺雜區域 465 :光阻層 470 :字元線 17 1317552

150 :井區 160 :間隙壁結構 170 :多晶矽層 171 :襯墊層 174 :襯墊層 175 :光阻 200 :深溝渠電容器 210 :上電極 211 :上電極下端部分 212 :氮化鈦層 475 :間隙壁 477 :硬式罩幕層 479 :罩幕 480 :第二鰭狀結構 500 :位元線 510 :介電層 520 :接觸窗 530 :鈦/氮化鈦層 600 :電晶體

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Claims (1)

1317552 十、申請專利範園： 1. 一種半導體元件，包含： 一石少基材； -深漢渠電容II，位於該基材中，且包含—上電極、一下 電極、於該上電極及該下電極間之第一介電層；以及 一電晶體，包含： (a) 妙質環狀結構’其依逆時針方向依序包含： 一第一離子摻雜區域； 一第一鰭狀結構，包含二側壁； 一第一離子摻雜區域；以及 第—鰭狀結構，包含二側壁；以及 (b) 。極結構’位於該深溝渠電容器上方且包含： 一第二介電層’覆蓋該第―縛狀結構之二側壁；以 及 一第一導電層，覆蓋該第二介電層， 其中’該石夕=狀結構係向下延伸而容納該深溝渠電容器，且 該深溝渠電容器之上電極係與該第一離子摻雜區域相接觸。 2. 件’更包含-第二閘極結構’位於 -第三介電層，覆蓋該第二鰭狀結構之二側壁； 一第二導電層，覆蓋該第三介電層。 3. 如請求項1所述之半導體元件，更包含一第四介電層，位於談 深溝渠電容器與該閘極結構之間。 4·如請求項1所述之半If體元件’更包含一第五介 第一離子摻雜區域之上。 職及 5·如請求項1所述之料體元件’更包含—位元線，接觸至該第 1317552 -離子摻雜區域 6·如請求項1所述之半導體元件，其中該第一 及極區域，該第二離子摻雜區域係—源極區域/雜&或係 7.=請求項1所述之半導體元件，其中該半導體元件係為一記憶 動態隨機 述之半導體元件，其中該記憶體係為— 9, -種半導體元件陣列之積體電路元件， 陣列元件’排列為—陣列，其中該 f交於該第一行列方向:於同 點^個最小微料位1各轉體元件僅出現於陣&之交會 向上該連接該第-行列方 向接該第二行列方 ια 一種之rr件，包含： 第三行列方向，該等行列=:向、以及- 1317552 方向複行ί元線’料各雜元_、正交_第一行列 之位詈，字70線相交於該字元線所連接之—半導體元件 ，並連接該半導體元件之第二離子摻雜區域。 種，ί— 2p2半導體元件陣列之積體電路元件，包含. 陣列ί半導體元件，排列為一陣列，其中該 點上；個糾、微料位’且各半報元件僅出麟_之交會 複數個平行字元線，具一第三 該第三行列方= ^:==該二=上以：三η 第二離子摻雜區域。 合忑牛導體几件之該 12.種製造半導體元件之方法，包含以下步驟： 形成一深溝渠於一矽基材中； -下:，該電容11係包含—上電極、 極係瓣基材電極之第-介電層，該上電 時針第上-端區域具:預二 》：以及-第二鰭狀結構’其中該第一位置係二於該第 雜 區域於該第二區域 結構於該第一綠結構;以及 ^成離子摻雜區域於該第及 祕於i女筮-re·，丄、 興一第二離子捧 1317552 步驟係 13· 所述之方法，其中該形成第1極結構之 子於該鰭狀結構之上;以及 閘極結構。’ θ ’胁該第二介電層之上，以形成該 構 r 構， 去除該，一區域與該第二區域上方之第六介電層，以及 摻雜該第-及區域與該第二區域，以分別形成該第一離子 摻雜區域與該第二離子摻雜區域。 16. 如請求項15所述之方法，其中該第一離子摻雜區域係一汲極 區域、見該第一離子摻雜區域係一源極區域。 17. 如請求項Μ所述之方法’更包含一形成一位元線接觸之步驟， 接觸該第二離子播雜區域。 4