TWI311320B - Circuit and method for calibrating data control signal - Google Patents

Description

1311320 九、發明說明： 【發明所屬之技術領域】 本發明係有關於一種資料控制訊號的校正電路與校正 方法，更特別有關於一種用於動態隨機存取記憶體之資料 控制訊號的校正電路與校正方法。 【先前技術】 第1圖係為一習知記憶體控制器i 〇耦接一 DDR(double | data rate)記憶體12之示意圖。該記憶體控制器1〇係利用 一雙向的資料閃控訊號DQS (data strobe signal)，將資料訊 號DQ(data signal)寫入至該DDR記憶體12,或將資料訊號 DQ自該DDR記憶體12讀出。於寫入動作時，該記憶體控 制器10係會傳送該資料閃控訊號DQS及該資料訊號DQ 至該DDR記憶體12。另外’於讀取動作時，該ddR記憶 體12係會傳送該資料閃控訊號DQS及該資料訊號DQ至 該記憶體控制器1 〇。 | 於DDR記憶體規格中，該記憶體控制器1 〇與該ddr 記憶體12係藉由該資料閃控訊號dqs之每一升緣（rising edge)與每一降緣（falling edge)去取樣該資料訊號dq之資 料’因此該資料閃控訊號DQS與該資料訊號DQ間之匹配 程度對於資料擷取之有效性而言係為相當重要。 於該記憶體控制器1 〇或該DDR記憶體12中，該資料 閃控訊號DQS係會藉由如第2圖所示之一輸出驅動電路14 所輸出。該輸出驅動電路14係至少由一 pm〇s電晶體14a 與一’ NM0S電晶體1 4b所組成，且其具有一輸出端1 5，用 01085-TW/94A-081 1311320 以輸出該資料閃控訊號DQS。當該PMOS電晶體14a與該 % NMOS電晶體14b具有相同之驅動能力時，該輸出端15所 輸出之一資料閃控訊號DQS (如第3圖所示）其升緣時間 tr與其降緣時間tf係為相等。然而，由於該pm〇s電晶體 14a與該NMOS電晶體14b於製程上的差異等問題，使得 兩者的驅動能力通常並不相同，該資料閃控訊號DQS之升 緣時間tr與降緣時間tf因此並不相等。舉例而言，若該 PMOS電晶體14a之驅動能力比該NMOS電晶體14b弱時， 9 則資料閃控訊號DQS之升緣時間tr係會長於其降緣時間 tf 反之，右該PMOS電晶體14a之驅動能力比該NMOS 電晶體14b強時’則該資料閃控訊號DQS之升緣時間tr 係會短於其降緣時間tf。 同樣地’該資料訊號DQ亦藉由相同於第2圖所示之一 輸出驅動電路14輸出，因此資料訊號Dq之升緣時間與降 緣時間亦通常不相等。 一般而言’當該PMOS電晶體與該NMOS電晶體不匹 籲配（即驅動能力不同）時，若該資料閃控訊號DQS與該資料 訊號DQ之轉移邊緣（transiti〇I1 e(jge)在同一時間同為升緣 發生或同為降緣發生，則該資料閃控訊號Dqs與該資料訊 號DQ間之訊號偏離（dq_dQS skew)係會最小；反之，若該 資料閃控訊號DQS與該資料訊號dq之轉移邊緣在同一時 間互為反向時（即一個升緣發生，而另一個降緣發生），則 該資料閃控訊號DQS與該資料訊號Dq間之訊號偏離係為 最大。以第4圖為例’假設該PM〇S電晶體與該NM〇s電 晶體不匹配造成該資料閃控訊號DQS與該資料訊號dq之 01085-TW/94A-081 6 1311320 升緣時間短於其降緣時間時 ' Θ貝枓閃控訊號DQS與該 & Q間之訊號偏離係會在時間〇至^期間内為最 而在時間…期間内為最大。因此，該資料閃控訊 =與該資料訊號DQ在時間t3至t4期間内之訊號偏 離係會造成資料擷取之有效時間受到限制。 【發明内容】 本發月之一目的係在於提供一種資料控制訊號的校正 瞻電路及校正方法，藉以降低一資料閃控訊號與一資料訊號 間之訊號偏離，進而改善資料操取之有效時間受到限制的 問題。 為了達到上述之目的，本發明係提供一種資料控制訊號 的校正電路，且其包含—時間延遲補償電路及一壓控延遲 電路，其中該時間延遲補償電路係用以接收兩相互補的訊 號及一直流電壓，該直流電壓係與該兩相互補的訊號分別 具有兩電壓交點，該時間延遲補償電路係根據該兩電壓交 Φ 點間之一時間差而輪出一控制電壓；及該壓控延遲電路係 用以接收該資料控制訊號，並根據該控制電壓而將該資料 控制訊號延遲一預定時間，藉以降低該資料控制訊號與一 資料訊號間之訊號偏離。 本發明另提供一種即時校正資料控制訊號與資料訊號 的方法’用以校正一動態隨機存取記憶體之一資料控制訊 號，該校正方法包含下列步驟：提供兩相互補的一第一訊 號與一第二訊號、及一直流電壓，其中該直流電壓係與該 第一訊號相交·於一第一電壓交點，並與該第二訊號相交於 01085-TW/94A-081 7 1311320 —第二電壓交點；以及根據該兩電壓交點之一時間差，將 該資料控制訊號延遲一預定時間。 【實施方式】 第5圖係顯示根據本發明之一實施例之資料控制訊號 的校正電路100的示意圖。該校正電路1〇0係可設於一 DDR 記憶體控制器（未顯示）或一 DDR記憶體（未顯示）中，且包 含一時間延遲補償電路102、一壓控延遲電路1〇4、及一延 遲電路105。該時間延遲補償電路ι〇2係藉由兩輸入端1〇2a 與102b分別接收兩相互補的訊號81與S2，並藉由一輸入 端102c接收一直流參考電壓Vref。該時間延遲補償電路 102另具有一輸出端1〇2d，用以輪出一控制電壓ι〇6至該 壓控延遲電路104。該壓控延遲電路1〇4具有一控制端 104a，用以接收該控制電壓ι〇6、一輸入端1〇仆，用以接 收一貧料閃控訊號DQS、及一輸出端丨〇4c，用以輸出該資 料閃控訊號DQS。該壓控延遲電路1〇4具有一可調的延遲 時間，其中該延遲時間之長短係由該控制電壓丨〇6所調 整。忒延遲電路1〇5具有一輸入端1〇5a，用以接收一資料 訊號DQ、及一輸出端1〇5b’用以輸出該資料訊號dq。該 延遲電路105係具有一固定的延遲時間。 虽該f又正電路100設於_ DDR記隐體中時，該兩相互 補的訊號S1肖S2、該資料閃控訊號DQS、及該資料訊號 Ω係會纟DDR記憶體控制器中之輸出驅動電路丄4輸 出’並各別從該輸入勢只、

刑八翌*⑽、110、112、114進入該DDR 記憶體中。反之，當贫妨.不φ ， 田这校正電路1〇〇設於一 DDR記憶體控 01085-TW/94A-081 8 1311320 制器中時，該兩相互補的訊號S1與S2、該資料閃控訊號 DQS、及該資料訊號DQ係會由一 DDR記憶體中之輸出驅 動電路14輸出，並各別從該輸入墊108、110、112、114 進入該DDR記憶體控制器中。

該時間延遲補償電路102係包含三個比較器：第一比較 器11 6、第二比較器11 8與第三比較器1 20、兩個相位檢測 電路：第一相位檢測電路122與第二相位檢測電路124、 一電荷泵（charge pump)電路126、兩個壓控延遲電路128 與130、及兩延遲電路132與134。於此實施例中，該三個 比較器116、118與120在一實施例中可由運算放大器實現。 該第一比較器116具有一反向輸入端116a，電性連接 至該延遲電路134之一輸出端、一非反向輸入端U6b，電 性連接至該壓控延遲電路130之輸出端、及一輸出端 116c ’電性連接至該第一相位檢測電路122之一輪入端 122a及該第二相位檢測電路124之一輪入端124a。該第二 比較器118具有一反向輸入端118a，電性連接至該直流參 籲 考電壓Vref、一非反向輸入端11 8b，電性連接至該第一比 較器116之非反向輸入端116b、及一輸出端118c，電性連 接至該第一相位檢測電路122之另一輸入端122b。該第三 比較器120具有一反向輸入端120a，電性連接至該第一比 較器116之反向輸入端116a、一非反向輸入端i2〇b，電性 連接至該直流參考電壓Vref、及一輸出端120c，電性連接 至該第二相位檢測電路124之另一輸入端i24b。 該第一相位檢測電路122具有該兩輸入端ι22&與 01085-TW/94A-081 9 1311320 122b、及一輸出端122c電性連接至該電荷泵電路126之一 . 輸入端126a。該第二相位檢測電路124具有該兩輸入端 124a與124b、及一輸出端124c電性連接至該電荷泵電路 126之另一輸入端126b。該電荷泵電路126具有該兩輸入 端126a與126b、及一輸出端126c電性連接該壓控延遲電 路104、128與130之各別的控制端1〇4a、128a與n〇a。 該壓控延遲電路128與130係串聯連接，且該壓控延遲電 路128之輸入端係用以接收該訊號S2。該壓控延遲電路128 φ 與130係各別具有一可調的延遲時間，其中該延遲時間之 長短係由該控制電壓1 〇 6所調整。於此實施例中，該麗控 延遲電路128與130係可藉由一壓控延遲線（v〇ltage Control Delay Line; VCDL)實現。該延遲電路 132 與 134 係串聯連接’且其各別具有一固定的延遲時間，其中該延 遲電路132之輸入端係接收該訊號S1。 於此實施例中，每一輸出驅動電路1 4係由一 pm〇S電 晶體與一 NM0S電晶體（如第2圖所示）所組成。由於pm〇S • 電晶體與NM0S電晶體係由相同之製程完成，因此其所輸 出的訊號S1、S2、DQS及DQ之升緣（rising edge)係會根 據PM0S的驅動能力而具有相近的驅動表現，而其降緣 (falling edge)係會根據NMOS的驅動能力而具有相近的驅 動表現。為清楚說明該校正電路1 00之運作，於此實施例 中，假設每一輸出驅動電路14中之PMOS電晶體的驅動能 力比其NMOS電晶體的驅動能力強，且其所輸出的訊號 S1、S2、DQS及DQ係如第6圖所示。由於每一輸出驅動 電路14中之PMOS電晶體的驅動能力比其NMOS電晶體 01085-TW/94A-081 '10 1311320 的驅動能力強，因此該訊號S 1、S2、DQS及DQ的各別升 緣時間trl皆比其降緣時間tfl短。另外，當該資料閃控訊 號DQS之升緣trl發生，而該資料訊號DQ之降緣tfl發生 時’該資料閃控訊號DQS與該資料訊號DQ間之訊號偏離 係為最大。該校正電路100之運作方式與本發明之校正方 法係如下述。 首先’該第一比較器116係會由其輸入端116a接收該 訊號S1，而由其另一輸入端116b接收該訊號S2。當該第 B —比較器116接收該訊號S1與該訊號S2後，該第一比較 器116係會根據該訊號S1與該訊號S2之電壓大小，由其 輸出端116c輸出一比較訊號S4，如第7圖所示。該比較 訊號S4係會在該訊號S1之電壓大於該訊號S2時，如：時 間t0至t3時呈現低電位，而在該訊號s 1之電壓小於該訊 號S2時，如：時間t3至t6時呈現高電位。於時間t3時， 該訊號S1之降緣係會與該訊號S2之升緣具有一電壓交點 A，而該比較訊號S4係於該電壓交點a發生時由低電位轉 ® 變為高電位。於時間t6時，該訊號si之升緣係會與該訊 號S2之降緣具有一電壓交點B，而該比較訊號S4係於該 電壓交點B發生時由高電位轉變為低電位。 s玄第二比較器118係會由其輸入端U8a接收該直流參 考電壓Vref，而由其另一輸入端U8b接收該訊號S2。該 直流參考電壓Vref之電壓準位係位於該訊號S1/S2之高電 壓準位與低電壓準位之間，在一實施例中，該直流參考電 壓Vref之電壓準位係位於該高電壓準位與低電壓準位之中 央’如第7圖所示。當該第二比較器118接收該直流參考 01085-TW/94A-081 11 1311320 電壓Vref與該訊號S2後，該第二比較器丨丨8係會根據該 直流參考電壓Vref與該訊號S2之電壓大小，由其輸出端 118c輸出一比較訊號S3，如第7圖所示。該比較訊號S3 係會在該直流參考電壓Vref之電壓大於該訊號S2之電壓 時’如：時間t0至t2時呈現低電位，而在該直流參考電壓 Vref之電壓小於該訊號S2之電壓時，如：時間t2至p時 呈現咼電位。於時間t2時，該直流參考電壓vref係會與該 訊號S2之升緣具有一電壓交點c，而該比較訊號s3係於 # 該電壓交點c發生時由低電位轉變為高電位。於時間t7 時，該直流參考電壓Vref係會與該訊號S2之降緣具有一 电壓父點D’而該比較訊號S3係於該電壓交點d發生時由 高電位轉變為低電位。 該第三比較器120係會由其輸入端12〇a接收該訊號 S1而由其另一輸入端i2〇b接收該直流參考電壓vref。當 該第三比較器120接收該訊號S1與該直流參考電壓Vref 後，該第三比較器120係會根據該訊號s丨與該直流參考電 φ壓Vref之電壓大小，由其輸出端12〇(：輸出一比較訊號”， 如第7圖所示。該比較訊號S5係會在該訊號S1之電壓大 於該直流參考電壓Vref之電壓時，如：時間t〇至枓時呈 現低電位，而在該訊號S1之電壓小於該直流參考電壓 之電壓時，如：時間科至t5時呈現高電位。於時間m時， 該訊號S1之降緣係會與該直流參考電壓Vref具有一電壓 又點E，而該比較訊號85係於該電壓交點E發生時由低電 位轉變為同電位。於時間t5時，該訊號s】之升緣係會與 該直流參考電壓Vref具有—電壓交點F，而該比較㈣Μ 01085-TW / 94A-081 12 1311320 係於該電壓交點F發生時由高電位轉變為低電位。 接著，該第-相位檢測電路122係會分別由其輸入端 1223與122b接收該比較訊號84與S3，並根據該比較訊號 S4與S3間之相位差，輸出一相位差訊號％至該電荷果電 路126之輸入端126a，其中該相位差訊號％之脈衝寬度 係反應了電壓交點A與電壓交點c間之時間差，即時間t3 與t2之差。另外，該第二相位檢測電路！ 24係會分別由其 輸入端124a與124b接收該比較訊號S4與S5，並根據該 比較訊號S4與S5間之相位差，輸出一相位差訊號S7至該 電荷泵電路126之輸入端126b，其中該相位差訊號87之 脈衝寬度係反應了電壓交點E與電壓交點A間之時間差， 即時間t4與t3之差。 最後，當该電荷泵電路126接收該相位差訊號S6與S7 後，其係會根據該相位差訊號86與S7之脈衝寬度的和， 輪出該控制電壓106至該壓控延遲電路1〇4、128與13〇的 控制端104a、128a與130a，藉以調整該壓控延遲電路1〇4、 128與130之延遲時間。該相位差訊號S6與S7之脈衝寬 度的和係反應了電壓交點E與電壓交點C間之時間差At， 即時間t4與t2之差。 應注意到’由於該訊號S1、S2、DQS及DQ之升緣具 有相近的驅動表現，且其降緣亦具有相近的驅動表現，因 此該資料閃控訊號DQS之升緣與該資料訊號DQ之降緣間 亦同樣存在有該時間差At，如第6圖所示。然而，該時間 差Μ之長短係會影響該資料閃控訊號DQS與該資料訊號 01085-TW/94A-081 1311320 DQ之轉移邊緣在同一時間互為反向時的訊號偏離。例如： 當時間差At愈長，則該訊號偏離係會愈大；反之，當時間 差愈短’則該訊號偏離係會愈小。於此實施例中，該壓 控延遲電路104、128與130之延遲時間係可藉由該控制電 壓1 〇6之控制’而將延遲時間分別調整為該時間差之一 半’亦即二分之一的時間差At。藉此方式，該壓控延遲電 路128與130係可將該訊號S2延遲該時間差At，而該壓 控延遲電路104係可將該資料閃控訊號dqs延遲二分之一 • 的時間差At，即（l/2)At，藉以降低該資料閃控訊號Dqs與 該資料訊號DQ之轉移邊緣在同一時間互為反向時的訊號 偏離。於第ό圖中’該資料閃控訊號dqs延遲二分之一的 時間差Μ後係以虛線DQS 1表示，而訊號S2延遲該時間 差At後係以虛線S21表示。 應了解到，當該資料閃控訊號DQS延遲二分之—的時 間差At後，該資料閃控訊號DqS之升緣與該資料訊號 之降緣間的時間差At係被縮短，使得該資料閃控訊號DQs •與該資料訊號DQ間之訊號偏離係得以降低，藉以改善訊 號偏離所造成資料擷取之有效時間受到限制的問題。然 而，該資料閃控訊號DQS並不限於延遲二分之一的時間差' Δί ’任何可縮短該時間差At之延遲時間皆可達到降低訊號 偏離之目的。 第8圖係顯示根據本發明另一實施例之資料控制訊號 的校正電路200的電路方塊圖。第8圖與第5圖2相同元 件係以相同標號表示。該校正電路2〇〇僅利用兩個比較 器：第一比較器U6和第二比較器118，以及—第一相位檢 01085-TW/94A-081 14 1311320 測電路122即可達到本發明之目的。該第一比較器丨丨6之 輸入端116a係接收該訊號S1，而其另一輸入端π 6b係接 收該直流參考電壓Vref，並根據該訊號si與該直流參考電 壓Vref之電壓大小，由其輸出端116(；輸出該比較訊號S5, 如第7圖所示。該第二比較器118之輸入端118&係接收該 該直流參考電壓Vref，而其另一輸入端118b係接收該訊號 S2 ’並根據該直流參考電壓Vref與該訊號s2之電壓大小， 由其輸出端118c輸出該比較訊號S3，如第7圖所示。該 • 第一相位檢測電路122係會接收該比較訊號S3與S5，並 輸出一相位差訊號S8至該電荷泵電路126之輸入端126a， 其中該相位差訊號S8之脈衝寬度係反應了電壓交點e至電 壓交點c之時間差。當該電荷泵電路126接收該相位差訊 號S8後，其係會根據該相位差訊號S8之脈衝寬度，輸出 該控制電壓106至該壓控延遲電路1〇4、128與13〇的控制 端104a、128a與130a’藉以調整該壓控延遲電路104、128 與13 0之延遲時間。 ^ 同理，於校正電路200中，該壓控延遲電路1〇4、128 與130之延遲時間係可藉由該控制電壓1〇6之控制，而分 別調整為該時間差之一半。藉此方式，該壓控延遲電路 128與130係可將該訊號S2延遲該時間差At，而該壓控延 遲電路104係可將該資料閃控訊號DQS延遲二分之一的時 間差Δΐ ’藉以降低該資料閃控訊號dqs與該資料訊號dq 之轉移邊緣在同一時間互為反向時的訊號偏離。 應了解到’任何兩相互補的訊號皆可做為該校正電路 1 〇〇 ^、200中之況號s 1、|§2。例如：當該校正電路1 〇〇與 01085-TW/94A-081 15 1311320

200設於一 DDR記憶體中時，該訊號S1與S2係可為一 DDR記憶體控制器所送出之兩相互補的時脈訊號（£1〇吐 signal; CLK)。另外，當該校正電路1〇〇與2〇〇設於一 DDR 記憶體控制器中時，該DDR記憶體控制器係可藉由發出一 讀取訊號至一 DDR記憶體，使該DDR記憶體輸出兩相互 補的資料訊號如：DQ1、DQ2作為該訊號si與S2。 再者，該杈正電路100與2〇〇係可設於任何動態隨機存 取記憶體控制器或其它動態隨機存取記憶體中，並不限於 • 一 DDR記憶體控制器或一 DDR記憶體中。另外，該資料 閃控訊號DQS與資料訊號DQ係可為其它動態隨機存取記 憶體控制器中或其它動態隨機存取記憶體中之資料控制訊 號與資料訊號，並不限於DDR記憶體規範中的資料閃控訊 號DQS與資料訊號DQ。 雖然本發明已以前述較佳實施例揭示，然其並非用以限 定本發明何熟習此技藝纟，在不脫離本發明之精神和 範圍内，當可作各種之更動與修改。因此本發明之保護範 ^ 圍當視後附之申請專利範圍所界定者為準。 【圖式簡單說明】 第1圖係為一習知記憶體控制器耦接一 DDR記憶體之 不意圖。 第2圖係為一習知輸出驅動電路之示意圖。 第3圖係為一資料閃控訊號DqS之波形圖。 第4圖係為一資料閃控訊號〇(^：5與一資料訊號〇卩之 波形圖。 01085-TW/94A-081 16 1311320 意圖 圖係為根據本發明一實施例之校正電路的 電路示 第6圖係為第+ π矛3圖之校正電路中 DQ之波形圖。 的訊號SI、S2、 DQS、 第7圖係為第5圖之校正電路中的訊號S1、S2、 S4' S5' S6、S7、S8 之波形圖 β 第8圖係顯示根據本發明另一實施例之校 路示意圖。 ^ 【圖號說明】 S3、 電 A、] 8 ' C ' D ' E > F電壓交點 DQS 資料閃控訊號 DQ 資料訊號 DQS 1延遲的資料閃控訊號 S1、 S2 訊號 S21 延遲的訊號 S3、 S4、S5比較訊號 S6、 S7、S8相位差訊號 Vref 直流參考電壓 10 記憶體控制器 12 記憶體 14 輸出驅動電路 14a PMOS電晶體 14b NMOS電晶體 15 輪出端 100 校正電路 102 時間延遲補償‘ 102a 、102b、l〇2c 輸入端 102d 輸出端 104 壓控延遲電路 104a 控制端 01085-TW/94A-081 17 1311320

104b 輸入端 104c 輸出端 105 延遲電路 105a 輸入端 l〇5b 輸出端 106 控制電壓 108、110 輸入墊 112、114 輸入墊 116、118、120 第一、第 J 二、第三比較器 116a、116b、118a、118b、 120a、120b 輸入端 116c 、 118c 、 120c 輸出端 122 第一相位檢測電路 124 第二相位檢測電路 122a、122b 輸入端 122c 輸出端 124a、124b 輸入端 124c 輸出端 126 電荷泵電路 126a、126b 輸入端 126c 輪出端 128、130 壓控延遲電路 128a、130a控制端 132、134 延遲電路 200 校正電路 01085-TW/94A-081 3 18

Claims (1)

1311320 十、申請專利範圍： 1、一種校正電路，用以校正―資料控制訊號，該校正 電路包含： 一補償電路，用以接收一第一訊號與一第二訊號，該第 一訊號係與一直流電壓相交於一第一電壓 訊號係與該直流電壓相交於—第二電壓交：'該補：第電： 係根據該第一電壓交點與該第二電壓交點間之一時間差而 輪出一控制訊號；以及 -第-延遲電路’用以接收該資料控制訊號，並根據該 控制訊號而將該資料控制訊號延遲一第一預定時間。 2、 依申請專利範M i項之校正電路，其中該第—訊 號與該第二訊號係兩相互補。 3、 依申請專利範圍第j項之校正電路，其中該資料控 制訊號係為職記憶體規範中之—資料閃控訊號剛。 〜4、依中請專利㈣^項之校正電路，其中該第—預 疋時間係為該時間差的一半。 5、依中料利範圍第1項之校正電路，其中該補償電 路另包含： ^ b匕較器’用以比較該第-訊號與該直流電壓，並 根據其比較結果，輸出—第—比較訊號； -第二比較器，用以比較該第二訊號與該直流電壓，並 根據其比較結果，輸出—第二比較訊號； 相位檢測器，用以接收該第一比較訊號與該第二比較 01085-TW/94A-081 19 1311320 一電荷泵（charge pump)電路，根據該第一相位差訊號與 該第二相位差訊號，輸出該控制訊號。 9、依申請專利範圍第8項之校正電路，其中該第一相 位差訊號具有一第一脈衝，該第二相位差訊號具有一第二 脈衝；以及該第一脈衝之時間寬度與該第二脈衝之時間寬 度的和與該時間差成一特定比例。 1〇、依申請專利範圍第8項之校正電路，其中該第一相 位差訊號具有一第一脈衝，該第二相位差訊號具有一第二 脈衝；以及該第一脈衝之時間寬度與該第二脈衝之時間寬 度的和等於該時間差。 11、 依申請專利範圍第〗項之校正電路，另包含至少一 第二壓控延料路1以接收該第—訊號，並根據該控制 訊號而將該第一訊號延遲一第二預定時間。 12、 依申請專利範圍第π項之校正電路，其中該第二 預定時間係等於該時間差。 β 13、依中請專利範圍^項之校正電路，其中該第一訊 號與該第二訊號具有一高電壓準位與一低電壓準位，且該 直々IL電壓之電壓準位係介於該高電壓準位與低電壓準位之 中央。 14、 依申請專利範圍第丨項之校正電路，其係設於一 DDR記憶體控制器中。 15、 依申請專利範圍第丨項之校正電路，其係設於一 DDR記憶體中。 01085-TW/94A-081 21 1311320 16、一種訊號校正方法，用以校正一資料控制訊號，該 校正方法包含： ^供兩相互補的一第一訊號與一第二訊號、及一直流電 壓’其中該直流電壓係與該第一訊號相交於一第一電壓交 點’並與該第二訊號相交於一第二電壓交點；以及 根據該兩電壓交點間之一時間差，將該資料控制訊號延 遲一第一預定時間。 . 丨7、依申請專利範圍第16項之訊號校正方法，其中該 第一預定時間係為該時間差的一半。 18、 依申請專利範圍第16項之訊號校正方法，另包含： 根據該兩電壓交點之該時間差，將該第一訊號延遲一第二 預定時間。 19、 依申請專利範圍第18項之訊號校正方法，其中該 第二預定時間係等於該時間差。 20、 依申請專利範圍第μ項之訊號校正方法，另包含： •比較該第一訊號與該直流電壓，並根據其比較結果，輸 出一第一比較訊號； 比較該第二訊號與該直流電壓，並根據其比較結果，輸 出一第二比較訊號；以及 根據該第一比較訊號與該第二比較訊號之相位差，決定 該時間差。 21、 依申請專利範圍第16項之訊號校正方法，另包含： 比較該第一訊號與該直流電·壓，並根據其比較結果，輸 01085-TW/94A-081 22 1311320 出一第一比較訊號； 比較該第二訊號與該直流電壓，並根據其比較結果，輸 出一第二比較訊號； 比較該第一訊號與該第二訊號，並根據其比較結果，輸 出一第三比較訊號；以及 根據該第一比較訊號與該第三比較訊號之相位差以及 該第二比較訊號與該第三比較訊號之相位差，決定該時間

差。 22、依申請專利範圍第16項之訊號校正方法，其中該 資料控制訊號係為DDR記憶體規範中之一資料閃控訊號 DQS。 23、 依申請專利範圍第16項之訊號校正方法，其係應 用於一 DDR記憶體控制器中。 24、 依申請專利範圍第16項之訊號校正方法，其係應 用於一 DDR記憶體中。 01085-TW/94A-081 23