TWI305918B - Non-volatile memory device and program method with optimized voltage level for the non-volatile memory device - Google Patents

Description

1305918 九、發明說明： 【發明所屬之技術領域】 本發明係大致有關於記憶體元件，並且本發明尤其是 有關於快閃記憶體元件。 【先前技術】 、記憶體元件典型是被設置為電腦中之内部的儲存區 域。該名詞記憶體係指以積體電路晶片的形式出現之資料 儲存。在現代電子中有使用到數個不同類型的記憶體，其 中—常見的類型是RAM(隨機存取記憶體）。RAM典型是見 於電腦環境中作為主記憶體之用it。RAM係指讀取及寫入 記憶體；換言之，吾人可以寫入資料到RAM之中並且從 RAM讀取資料。此係相對於R〇M只能允許吾人讀取資料。 大部分的RAM都是依電性的，此表示RAM需要一穩定的 電流來維持其内容。一旦電源被關斷，不論是什麼資料在 RAM中都會喪失。 電腦幾乎都會包含小量的唯讀記憶體（ROM)，其係保 存用於開機電腦的指令。不同於RAM，R〇M無法被寫入。 V ^原移去其a己憶單元的資料内容並不會喪失的記憶 體几件一般是被稱為非依電性記憶體。EEpR〇M (電氣可抹 除的可程式化的唯讀記憶體）是一種特殊類型的非依電性 RC>M ’其可藉由暴露至電荷而被抹除。EEPRGM係包括大 罝的具有電氣隔離的閘極（浮動閘極）之記憶單元。資料係 以電何在洋動閘極上之形式而被儲存在記憶單元中。典型 的牙動問;己憶體單元係製造在積體電路的基板中，並且 1305918 包含 ~~ -fil ,-β 源極區姑、—區域以及—個汲極區域，該汲極區域係與該 極（血型\隔開以形纟個中間的通道區域。—個浮動閘 之上'，广由摻雜的多晶石夕所製成）係被設置在該通道區域 單元_、藉由種典型是氧化物的介電材料而與其它的 閑極：：=離。例如，閉極氧化物可以形成在該浮動 上，拍k D°域之間。一個控制閘極係位在該浮動閘極之 係藉^同樣典型是由摻雜的多晶石夕所製成。該控制間極 你错由另—介Φ盛 > J從 _、、^ρ 洋㈣極電氣地分隔開。因此， 控制閘極兩者隔離開。電/二Γ 道以及 除動 何係为別藉由專用的程式化及抹 型的非依Ϊ傳送至浮動閉極或是從浮動問極移除。其它類 二 =性記憶體係包含(但不限於)聚合物記憶體、鐵 物= 體（FeRAM)、相變化記憶體（OUM)、氮化 ::讀記憶體(_)、奈米碳管記憶體、以及磁阻式隨 機存取記憶體（MRAM)。 另-種類型的非依電性記憶體是快閃記憶體。典型的 快閃δ己憶體係包括一個記橋 丄旦1 牯個°己隐體陣列，該記憶體陣列係包含 大量的§己憶單元。每個記恃I ;及a 電晶體㈣τ)電晶體中之㈣=包含—個内嵌在一場效 體中之/子動閑極或電荷捕陷層。該些單元 通常是被分組為片段，其係稱為“抹除區塊，，。在—個抹除 區塊内之每個單元可以藉由穿隨電荷到該浮動間極而選擇 性地被電風程式化。該負電荷典型是藉由一個區塊抹除動 作而從該浮動開極被移除’其中在該抹除區塊中的所有浮 動問極記憶單元係在單-動作中被抹除。應注意的是，在 1305918 最近的快閃記恃贈#彳土士 體7L件中，多個位元已被儲存在 捕陷：：藉由利用多個臨界值位準或是-個非導電的電荷 的每個區域之電荷中㈣存f…的源㈣極

“ *種常見的快閃纪憶體陣列架構之類型是“NAND 歷架構，如此稱呼是因為每—種架構的基本記憶單元 配置係分別類似於基本的NAND $職閘電路^職 陣列架構中’記憶體陣列的浮動間極記憶單元係以一個矩 陣來加以配置。該陲承丨& ▲ 该皁列矩陣的每個浮動間極記憶單元的閘 =以列的方式連接至字選擇線（字線），並且其源極/沒極 係連接至行位元線及/或源極線。Nand陣列架構亦以一個 矩陣來配置其浮動閘極記憶單元的陣列’使得該陣列的每 個浮動閘極記憶單元的閘極係以列的方式而連接至字線 然而每個記憶單元並未直接連接至源極線與行位元線。而 是，該陣制記憶單元係㈣賴配置在—起，典型 個串列具有8、16、32或更多的記憶單元其中在串列中 的記憶單元係在-共用的源極線以及一行位元線之間、從 源極至没極地串聯連接在一起。於是，ναν〇架構的浮動 閘極記憶體陣列的-個記憶單元係藉由啟動搞接至該所選 的記憶單元之-列的浮動閘極記憶單-元來加以存取，其係 藉由選擇連接至該等記憶單元的間極之字選擇線來達成 的。此外，連接至中該串列未被選擇的記憶單元的閘極之 字線亦被驅動（在一較高的電壓下），以使得未被選擇的纪

憶單元處於-個通過模式，以容許對該所選的記憶單元L 1305918 存取。 常見的用於快閃記憶體之程式化技術係程式化—列（一 頁）的記憶體，其係藉由施加一程式化電壓或是一系列的程 式化電壓脈衝至控制閘極並且程式化或禁止所選的記憶單 π以程式化（設定在邏輯“〇，，）或是禁止（未程式化，通常欲 讓單元被抹除且設定在邏輯“1”）。這些程式化電壓及/戈脈 衝典型是由設計所設定，並且在某些情形中係在製程期間 破調整或選擇，此更增加了製造成本。然而，由於不同晶 片之間的製程變化、甚至是一個記憶體陣列的不同區域之 間或是不同列之間的製程變化，對於一特定所施加的程式 化電壓而言，並非每個快閃記憶體或快閃記憶單元都會相 同的程式化。此外，甚至該些程式化電壓是在製造期間針 對個別的記憶體元件而被選擇，但是該記憶體元件的程式 化特徵仍然可能在多個程式化/抹除週期之後改變、或是隨 著電源電壓或溫度上的變動而改變。 由於上述的理由以及以下所述的對於熟習此項技術者 在閱讀及瞭解本說明書之後將會變為明顯的其它理由，所 以在此項技術中對於替代的程式化快閃記憶體陣列之方法 係存在著需求。 【發明内容】 上述有關程式化快閃記憶體的問題以及其它問題係由 本發明所解決，並且藉由閱讀及研究以下的說明書將會理 解之。 各種的實施例係有關於程式化非依電性記憶體元件’ 1305918 其中資料係在一個平行的動作中（例如，記憶體陣列的一列 * 的程式化）被程式化到記憶體陣列中，並且其中該程式化週 期係以增加的程式化電壓位準來重複，以程式化該資料在 先前的週期中無法正確地程式化的任何位元。在本發明的 實施例中，連續的程式化週期的程式化電壓係相關於在先 前的程式化週期期間未通過程式化驗證且未正確地被程式 化到記憶體陣列中的資料位元所占的百分比而增加。此係 容許有較快的平均程式化動作以及在程式化電壓上之後續 ® 的增加較準確的匹配於特定的非依電性記憶體元件、特定 的被程式化的區域或列、以及由於元件的使用及損耗所造 成在程式化特徵上的任何改變。在本發明的一個實施例 ' 中，製程/設計及/或特定的記憶體元件的特徵在於產生一 . 個未通過的位元百分比給程式化電壓的增加簡檔，以針對 資料位元的一個特定的未通過的百分比來設定所要的程式 化電壓差（delta)/增加。在本發明的一個實施例中，方法及 裝置係相關於資料的程式化到非依電性記憶體元件中，並 且尤其是相關於NAND及 元件。 NOR架構的快閃記憶體陣列及 ，本發明係提供一種操作一個非依

就一個實施例而言， 電性記憶體元件之方法， 式化複數個資料位元到n 1305918 夠正確地程式化到該非依電性記憶體陣列的複數個記憶單 元中的百分比之一個所選的關係來增加該程式化電壓，禁 能一或多個正確地被程式化的記憶單元之程式化，以及施 加該增加後的程式化電壓以程式化一或多個未能夠正確地 程式化的資料位元。 在另一實施例中，本發明係提供一種程式化資料之方 法，其係包括接收一個程式化命令以及包含複數個資料位

元的程式化資料，在一個程式化週期中程式化該複數個資 料位7L到一個非依電性記憶體陣列中，其係藉由施加一最 初的程式化電壓至複數個被選出將被程式化該複數個資料 位元的記憶單元，以及嘗試程式化該複數個記憶單元中未 能夠正㈣程式化的任何記憶單&，其係藉由：驗證被程 式化到該非依電性記憶體陣列的複數個記憶單元中之程式 化資料之複數個資料位元，以相關於該複數個資料位元未 能夠正確地程式化到該複數個記憶單元中的百分比之一個 所選的關係來增加該程式化電壓，禁能一或多個正確地被 私式化的„己隐單兀之程式化’施加該增加後的程式化電壓 以程式化-或多個未能夠正確地程式化的資料位元，以及 重複一或多個反覆週期。 在另-實施例中，本發明係提供一種操作一個快閃記 U體兀件之方法，其係包括在該快閃記憶體元件的一個介 面^接收-個程式化命令以及包含複數個資料位元的程式 =料冑輸該程式化貧料至—個f料快取，傳輸該程式 化“斗至-個寫入資料閃鎖’計算在該資料快取中所保存 11 1305918 的程式化資料中將被程式化的位元數目，在一個程式化週 期中程式化該複數個資料位元到一個快閃記憶體陣列中， 其係藉由施加一最初的程式化電壓至複數個被選出將被程 式化邊複數個資料位元的記憶單元’以及嘗試程式化該複 數個記憶單元中未能夠正確地程式化的任何記憶單元，其 係藉由：驗證被程式化到該快閃記憶體陣列的複數個記憶 單元中之程式化資料的複數個資料位元，計算未能夠正確 地程式化的記憶單元數目，計算未能夠正確地程式化到該 複數個記憶單元中之複數個資料位元相對於保存在該資料 快取中之將被程式化的位元數目的百分比，以相關於該複 數個未能夠正確地程式化到該複數個記憶單元中之資料位 元的百分比之一個所選的關係來增加該程式化電壓，禁能 一或多個正確地被程式化的記憶單元之程式化，施加該增 加後的程式化電壓以程式化一或多個未能夠正確地程式化 的資料位元，以及重複一或多個反覆週期。 在另一個實施例中，本發明係提供一種系統，其係包 括-個耦接至-非依電性記憶體元件的主機。該非依電性 記憶體元件係包括-個非依電性記憶體陣列以及—個控制 狀態機電路，其中該控制狀態機電路係適配於在一個=式 化動作巾程式化複數個㈣位_該非依電性記憶體陣= 中’其係藉由施加一最初的程式化電壓至複數個被選出將 被程式化該複數個資料位元的記憶單元，以及嘗試程 該複數個記憶單元中未能夠正確地程式化的任何記料 凡’其係藉由：驗證被程式化到該非依電性記憶體陣^的 12 5-r 1305918 ,複數個記憶單元中之複數個資料位元，以相關於該複數個 貢料位元未能夠正確地程式化到該複數個記憶單元中的百 分比之一個所選的關係來增加該程式化電壓，禁能一或多 個正確地被程式化的記憶單元之程式化，施加該增加後的 程式化電壓以程式化-或多個未能夠正確地程式化的資料 位元，以及重複一或多個反覆週期。 在另一實施例中，本發明係提供一種操作一個非依電 性記憶體元件之方法，其係包括從在一個程式化動作中將 被程式化到一個非依電性記憶體陣列中之程式化資料計算 出預期的資料位元數目，計算出在該程式化動作中未通= 、 程式化之未通過的資料位元數目’以及響應於預期的資料 位元數目未通過的資料位元數㈣比較來增加一程式 - 化電壓。 本發明的其它實施例係包含具有不同範疇的方法及裝 置。 • 【實施方式】 在以下的較佳實施例之詳細說明中係參考構成較佳實 施例的一部分之所附的圖式，並且在圖式中係藉由圖解而 展示本發明可被實施的特定較佳實施例。這些實施例係充 分詳細地被描述，以使得熟習此項技術者能夠實施本發 明，並且將瞭解到的是其它的實施例也可被利用，並且可 乂做邏輯、機械與電性上的改變而不脫離本發明的精神與 範疇。因此，以下的詳細說明並不以限制性的意思來理解， 並且本發明的範疇僅藉由申請專利範圍來加以界定。 13 1305918 本七明的實施例包含 化到非依電性陣列中平行的動作中將資料程式 陣列中的-列的程=記憶體元件(例如，記憶體 的程式化電屬位準^ 並且其中程式化的週期係以增加 正確地程式化的任~am 式化在先别的週期中未能夠

續的程式化週=;::元。在本發明的實施例中，連 期期間未通過程=:且τ相關於在先前的程式化週 列中的資料位元所占：;=Γ被程式化到記憶想陣 快的程式化動作，以及在："曰加。此係容許有平均較 ^ 程式化電壓上之後續的增加較準 確的匹配於特定的非依電 兀件、特定的被程式化 的£域或列、以及由於元件的使用及損耗在程式化的特性 上所k成的任何改變。在本發明的—個實施例中，製程/咬 計及/或特定的記憶體元件的特徵在於產生一個未通過的位 兀百分比給程式化電壓的增加簡播’以針對於一個特定的 未通過的資料位元百分比設定所要的程式化電壓差/增加。 在本發明的一個實施例中，方法及裝置係相關於資料的程 式化到非依電性記憶體元件中，並且尤其是相關於nand 及nor架構的快閃記憶體陣列及元件。 圖1詳細描繪一個系統128的簡化圖，其係包含本發 明的一個實施例的非依電性記憶體元件丨〇〇連接至—個主 機1 02，該主機102典型是一個處理裝置或是記憶體控制 器°例如是快閃記憶體元件的非依電性記憶體10〇係具有 控制介面106以及位址/資料介面1 〇8，該些介面係分別連 接至該處理裝置1〇2以容許有記憶體的讀取及寫入存取。 14 1305918 應注意的是，在替代的眘 仕贅代的實施例中，該位址/資料介面108可

被劃分成個別的公& . JU 面。在非依電性記憶體元件内部的一個 控制狀態機/控制電路】丨〇尨溶 w w 110係官理内部的動作；其係管理非 依電性記憶體陣列112並且更新RAM控制暫存器及抹除 區塊管理暫存器114。該RAM控制暫存器及表114係在非 依電性記憶體_的動作期間由控制狀態《 U0所利用。 該非依電性記憶體陣列112係包含一連串的記憶體排(bank)

或品 6每個排116係在邏輯上被組織成一系列的抹 除區塊(未顯示）。記憶體的存取位址係在非依電性記憶體 的位址/資料介面108上加以接收，並且被區分成為一 個列位址部份以及一個行位址部份。在讀取存取時，列位 址係被》j解碼電路12〇閃鎖住並且解碼該列解碼電路1 選擇並啟動一列頁（未顯示）的記憶單元以及在橫跨一個所 選的記憶體排之其相關的串中之其它的記憶單元。在所選 的記憶單元列的輸出中所編碼的位元值係從一局部的位元

線/串（未顯示）連接至一全域的位元線（未顯示），並且藉由 與該記憶體排相關連的感測放大器丨22來加以偵測。感測 放大器122典型亦包含資料快取及寫入資料閂鎖電路（未顯 示）。該存取的行位址係被行解碼電路丨24閂鎖住並且解 碼。該行解碼電路的輸出係從感測放大器的輸出選擇所要 的行資料，並且連接至資料緩衝器126以用於從該記憶體 元件透過位址/資料介面108來傳輸。在寫入存取時，列解 碼電路120係選擇該列頁，並且行解碼電路選擇寫入咸測 放大器122。將被寫入的資料值係從資料緩衝器126連接 15 1305918

至資料快取，並且接著連接至由行解碼電路124所選的寫 入感測放大器122的寫入資料閂鎖，並且寫入記憶體陣列 1 12之所選的浮動閘極記憶單元（未顯示）。該些被寫入的 單元接著被列及行解碼電路12〇、124以及感測放大器122 再次選出’因而該些被寫入的單元可被讀取以驗證正確的 值是否已經被程式化到所選的記憶單元中。應注意的是， 在本發明的一個實施例中，該行解碼丨24可以選配地設置 在記憶體陣列112與感測放大器1 22之間。 如先前所述’非依電性記憶體EEPROM以及快閃記憶 體陣列架構的兩種常見的類型是“Nand”及“NOR”架構， 如此稱呼是因為每一種基本的記憶單元配置係具有相對應 的邏輯閘設計之相似性。在N0R陣列架構中，記憶體陣 列的浮動閘極記憶單元係以一個類似於RAM或R〇M的矩 陣而被配置。該陣列矩陣的每個浮動閘極記憶單元的閘極 係成列地被耦接至字選擇線（字線），並且其汲極係耦接至 行位元線。每個浮動閘極記憶單元的源極典型是耦接至一 共用的源極線。該NOR架構浮動閘極記憶體陣列係藉由 一個列解碼器來加以存取，該列解碼器係藉由選擇耦接至 其閘極的字線來啟動一列的浮動閘極記憶單元。該列之所 選的記憶單元接著是藉由根據其被程式化的狀態而從所耦 的行位元線，以將其 一行頁的位元線係被 接的源極線將不同的電流流向所輕接 所儲存的資料值置放在行位元線上。 選出及感演卜並且個別的資料字係從來自該行頁之感測出 的資料字中選出，並且從該記憶體加以傳送。 16

1305918 NAND記憶體陣列架槿亦 w — 永構亦以矩陣來配置其浮動閘極記 憶單元陣列，使得該陣列 ^ 』旳母個汗動閘極記憶單元之閘極 係成列地麵接至字狳。# π 知, 祸按主子綠《而，每個記憶軍元都不是直接麵 接至一條源極線以及-條行位元線。而是，該記憶單元陣 列係以串列被配置在_ . 直隹起，母個串列典型是8、16、32或 疋更夕個s己憶早το，其中在串列中的記憶單元係串聯耦接 在-起，《極至㈣串聯連接在—條共㈣源極線以及 條盯位7L線之間。此係容許_個NAND陣列架構能夠具 f比個相备的NOR P車歹4更高的記憶單元密度，但代價 是其具有大致上較慢的存取速率以及程式化複雜度。、 NAND架構的洋動閘極記憶體陣列係藉由列解竭哭來 存取，該列解碼器係藉由選擇輕接至其開極的字選擇線來 起動-列的浮動閘極記憶單元。此外，耦接至每個串列之 未被選擇的記憶單元的間極之字線亦被驅動。《而，每個 串列之未被選擇的記憶單元典型是被較高的問極電壓所驅 動，以便將該等記料元運作為傳輸（啊）電日日日體，並且 使得該些電晶*受到其所儲存的f料值限制之方 式來傳輸電流。於是，電流係從源極線通過串聯純的串 列之每個浮動閘極記憶單元而流到行位元線，該電流僅受 限於每個串列中被選來讀取的記憶單元。此係將該列之所 選的記憶單元之以電流編碼儲存的資料值置放在該些行位 元線上。一行頁的位元線係被選出並且感測，接著個別的 貢料字係從來自該行頁之感測出的資料字選出並且從該記 fe體7L件加以傳送。 17 1305918 圖2詳細描繪本發明的一個實施例的eeprom或快閃 記憶體元件的一個簡化的N0R浮動閘極記憶體陣列200。 在圖2中’浮動閘極記憶單元202係以一個NOR架構記 憶體陣列耦接在一起，該N〇R架構記憶體陣列係具有位 凡線212、源極線2丨4、字線2〇6以及基板連線222。每個 浮動閘極§己憶單元202係具有—個浮動閘極場效電晶體 (FET) ’該浮動閘極場效電晶體（FET)係包括一個形成在分

別耦接至一條位元線212及一條源極線214的汲極與源極 區域之間的閘極-絕緣體堆疊。 圖3詳細描繪本發明的一個實施例的EEpR〇M或快閃 記憶體元件的簡化的NAND浮動閘極記憶體陣列串列 3〇4。在® 3中，-系列的浮動閘極記憶單元3()2係在一 串聯的NAND串列304中（典型是具有8、16、32或是更 夕個單7C )源極至③極地耗接在—起。每個浮動閘極記憶單 元302係具有一個問極'絕緣體堆疊，其係由在基板之上的 穿隧絕緣體、形成在該穿隧絕緣體之上的浮動閘極、形成 在該浮動閑極之上的閑極間的/多晶♦層間的絕緣體、以及 形成在每個浮動閘極記憶單元302的閘極間的/多晶矽層間 的絕緣體之上的控制閘们G6(典型是形成為字線的部份） 所做成。摻雜雜質的區域（對於N_FET記憶單元而言通常 是N+)係被形成在每個閘極絕緣體堆疊之間，以形成相鄰 的浮動閘極記憶單元的源極與沒極區域，該源極與沒極區 域另外運作為連接器，以將NAND串列3G4的單元輕接在 —起。-基板連線322亦被展示。選擇閘31G係被形成在 -· r-r 18 1305918 NAND ea ^ 斤動閘極串列304的兩端，並且選擇性地輕接該 N AND jS. an *, " 十動閘極串列304之相對的末端至一位元線接點3i2 以及—源極線接點314。 常見的用於快閃記憶體的程式化技術係程式化一列（通 常被稱為—頁）的記憶體，其係藉由施加一程式化電壓或是 系歹丨的程式化電壓脈衝至記憶單元的控制閘極，並且藉 由耦接所選的記憶單元之通道至一程式化或禁止電壓來程 式化或禁止該些所選的記憶單元至程式化（設定在邏輯“〇。 或禁止（非程式化，通常欲將該些單元留在抹除的且設定在 邏輯“1”）。然而，此種記憶單元的程式化在記憶體陣列的 每個列上一般是不均勻的。此種不均勻的載子注入到記憶 單元的浮動閘極係在程式化後的單元中導致偏移的臨界電 壓分布，即如圖4中詳細所示。在圖4中，在抹除後的狀 悲402以及程式化後的狀態406中的浮動閘極記憶單元之 臨界電壓（Vt)的分布係被展示。對於一個將被讀取為程式 化後的記憶單元而言，其必須已經將其臨界電壓移到超過 該程式化後的單元臨界電壓界限404。然而，由於元件損 耗的程度（記憶單元的寫入疲勞）以及晶片到晶片且甚至是 一個記憶體陣列的區域到區域之間的製程變化，因而對於 一特定所施加的程式化電壓、脈衝及時間期間而士，並非 每個快閃記憶體或快閃記憶單元都會相同的程式化，如同 圖4中所示，在一個程式週期之後，此係得到在程式化後 的單元之臨界電壓分布406上之寬廣的變化。於是，若單 元之各自的臨界電壓尚未被提升超過該程式化後的單元臨 19 1305918 =電壓界限404,則該些具有一施加至其的程式化電壓之 單元在之後被檢查驗證時將不會被讀取為已經程式化的。 因為此緣故，在最初的程式化嘗試之後，儲存在該列 中的資料係接著從該列被讀取回來並且和原始的資料比 對，以驗證有無正確的程式化。接著通常是努力來校正任 何並未如預期地程式化的單元，其係藉由以設定的程式化 週期反覆次數來施加額外的程式化脈衝至那些單元的控制 閘極。這些額外的程式化電壓脈衝亦通常是以一所選的電 壓2率步進地上升，直到最大的用於該記憶體元件的程式 化電壓到達為止。在ϋ 5巾，一個波形w 5〇〇係詳細顯示 一個非依電性記憶體元件從最初的程式化 憶體元件中可行的最大程式化電…此種程= 作，其中增加的電壓之程式化脈衝5〇2、5〇4、5〇6、5〇8 係被施加，並且在每個脈衝之後驗證程式化的結果51〇。 圖6詳細描繪在一個NAND或是平行的程式化非依電 性記憶體元件中之習知技術的程式化演繹法6〇〇的流程 圖。在圖6中，一個程式化動作係開始（步驟6〇2)在接收 到包含一個在例如是NAND架構快閃記憶體元件的非依電 性記憶體元件之位址的程式化命令。在該程式化命令之 後，程式化資料（典型是2k個位元組）係接著載入（步驟6〇4) 到該記憶體元件中並且儲存在資料快取中。該資料係接著 傳輪（步驟606)至寫入感測放大器的資料閂鎖，而準備用 於程式化到一列的非依電性記憶體陣列中。最初的程式化 閘極電壓係接著被設定（例如15V)(步驟6〇8)，並且一個程 20 1305918 式化週期迴圈計數器係被設定為1。該列的資料係接著被 程式化（步驟610)到所選的列之非依電性記憶體陣列中， 其係藉由利用該程式化電壓來提供脈衝給控制閘極，並且 將其通道耦接至一程式化或是禁止電壓。在程式化脈衝已 經施加並且該資料被程式化到該列中之後，該列再次被讀 出’並且和保存在該資料快取中之原始的資料比較以驗證 其是否正確的程式化（步驟612)。若該程式化資料通過（步 驟614)驗證’則吾人完成該程式化動作並且結束（步驟 6 1 6)。若該程式化資料未通過驗證，並且尚未到達最大的 程式化週期數目（該迴圈計數器尚未到達其最大值（步驟 618))，則該程式化動作係繼續並且再次嘗試程式化該資 料。若已經到達最大的程式化週期數目（該迴圈計數器已經 到達其最大值），則該程式化動作已經失敗（步驟62〇)。 在進行迴圈以嘗試再次程式化未通過驗證的資料位元 中，該演繹法係使得迴圈計數器加一（步驟622)並且禁能 或禁止（步驟624)程式化該列的資料中已經通過程式化驗 證的位元m這些單元㈣度程式化以及該非依電性 記憶體元件之不必要的寫人疲勞。若㈣極程式化電壓並 未在其最大位準（步驟626)，則其係增量地增加（步驟 630)(未被程式化的單元很少是失效的單元，並且通常只是 剛好在較低電壓下為緩慢程式化的單 八疋 舯开杜、s也人 平兀向已，所以該記憶 體兀件通常會增加在這些單元上之電壓並且再次 4 該閘極程式化電壓已經在最大的位 右 B狀缺祕，士丄 只』再不會再增加並 仍丄维持在最大值（㈣628)。該演繹法㈣進行迴町步 21 1305918 驟632)，以再次程式化該資料列（步驟610)。該演繹法的 此種k圈係持續，其係在每個迴圈增量地增加該程式化電 壓’直到該被程式化的資料終於通過驗證（步驟616)或是 超過取大的程式化週期迴圈數目因而該程式化動作已經失 敗（步驟630)為止。 所述在其反覆的迴圈以及在閘極程式化電壓上 的增量的增加之下，該習知技術的程式化過程並不使其本 身是快速的程式化動作。此外，其並不提供在程式化電壓 上之後續的增加正確的匹配於特定的非依電性記憶體元 件、特疋的被程式化的區域或列、或是由於元件的使用與 損耗所造成該記憶單元的程式化特性上的任何改變。 本發明的實施例係利用一種改良的程式化方法以提供 整體較為快速的程式化動作，並且提供程式化動作較佳的 匹配於特定的非依電性記憶體元件以及由於元件的使用與 損耗所造成該記憶單元的程式化特性上的任何改變。 在本發明的實施例中’連績的程式化週期的程式化電 壓係相關於在先前的程式化週期期間未通過程式化驗證且 未正確地被程式化到記憶體陣列十的資料位元所占的百分 比來增加。此係容許有平均較快的程式化動作，以及在程 式化電壓上之後續的增加較準確的匹配於特定的非依電性 記憶體元件、特定的被程式化的區域或列、以及由於元件 的使用與損耗所造成在程式化的特性上的任何改變。 應注意的是’本發明的實施例的程式化方法可被利用 在NAND快閃記憶體元件、NOR快閃記憶體元件、以及任 -·* i-r 22 1305918 何大量的平行程式化資料的非依電性記憶體元件中，以改 善程式化速度並且更佳地使其程式化週期適配於特定的記 憶體元件。 圖7詳細描繪本發明的一個實施例的一個程式化過程 的流程圖700。在圖7中，一個程式化動作係開始（步驟7〇2) 在接收到包含一個在例如是NAND架構快閃記憶體元件的

非依電性s己憶體元件之位址的程式化命令。在該程式化命 令之後’程式化資料（典型是2k個位元組）係接著載入（步 驟704)到該記憶體元件中並且儲存在資料快取中。在該資 料快取中的資料係接著被該記憶體元件分析（步驟73句， 以判斷及儲存在該程式化資料中將被程式化的資料位元總 數。該資料係接著被傳輸（步驟7〇6)至寫入感測放大器 '的 資料閃鎖，而準備用於程式化到一列的非依電性記憶體陣 列中。最初的程式化閘極電壓係接著被設定（例如i5v)(步 驟708)’並且一個程式化週期迴圈計數器係被設定為卜 該列的資料係接著被程式化（㈣，到所選的列之非依 電性5己憶體陣列中，其係藉由利用該程式化電墨來提供脈

衝給控制閘極，並且將苴诵憎刼拉s L 八通道輕接至一程式化或是禁止電 壓。在程式化脈衝已經施加並且节杳# i p 1五β貧科被程式化到該列中 之後’該列再次被讀出，並日知位+ A A — 牙保存在該資料快取中之原 始的資料比較以驗證是否已 疋货巳經產生正確的程式化（步驟 712)。若該程式化資料通過 通過（步驟71句驗證，則吾人完成該 程式化動作並且結束（步驟7 ] — )。右該程式化資料未通過 驗證，並且尚未到達最大的 程式化週期數目（該迴圈計數器 23 1305918 尚未到達其最大值（步驟μ))，則該程式化動作係繼續並 且再次嘗試程式化該未通過的f料位元。n經到達最大 的程式化週期數目（㈣圈計數器已經到達其最大值卜則 該程式化動作已經失敗（步驟720)。 在進行迴圈以嘗試再次程式化未通過驗證的資料位元 中’該 '演、繹法係檢查在被程式化的資料中未通過的程式化 位元總數（步驟736)並且接著計算出（步驟738)記憶單元/程 式化位元未通過的百分比。該迴圈計數器係接著加一（步驟 722)，並且該些被驗證且通過的資料位元係被禁能或禁止 (步驟724)，以避免這些單元的過度程式化。若該閘極程 式化電壓並未在其最大位準(步‘驟726)，則其係根據未通 過的位元之整個百分比來增加（步驟73〇);在高的未通過 的位元百分比之下’該程式化電壓係以較高的速率增加， 並且在低的未通過的位元百分比之下，該程式化電壓係以 較低的速率增加。若該閘極程式化電壓已經在最大的位 準，則其不會再增加並且仍然維持在最大值（步驟728)。 該演繹法接著進行迴圈（步驟732)，以再次程式化該資料 列（步驟710)。該演繹法的此種迴圈係持續，其係在每個 迴圈根據未通過的位元相對於將被程式化的位元之百分比 :增加該程式化電壓’直到該被程式化的資料終於通：驗 證（步驟716)或是超過最大的程式化週期迴圈數目因而該 程式化動作已經失敗（步驟72〇)為止。 在本發明的一個實施例中，記憶體元件的製程及設計 係被描述簡檔_filed)，以便於增加—特定的未通過的位 24 1305918 兀百分比所需的電壓增加的變化/差之匹配的準確性。此種 未通過的位元百分比至電壓增加的簡檔曲線已經發現通常 是對於一特定的電源電壓或是記憶體元件的損純用程度 不會變化或改變，因此提供準確的電壓增加對映。於是= 此簡檔係在記憶體元件製造時被納入/被程式化到該記憶體 元件中。應注意的是，此未通過的位元百分比至電壓增加 的：述簡檔也可以針對每一個別的記憶體元件來製作，此 係令許整個記憶體元件及/或記憶體陣列的個別區域的描述 簡標’因而該電壓增加_將針對個別的記憶體元件來加 以調整u，亦應注意的是，此通常需要增高的製造複 雜度並且具有較高的所產生的記憶體元件之單位成本。此 外，在本發明的-個實施例中，該記憶體元件係保存有關 記憶單it疲勞及損耗之内部程式化的統計在整個記憶體元 件及/或記憶體陣列的個㈣域巾，此係容許該電壓增加簡 棺可針對個別的記憶體元件之損耗程度來加以調整。 由於在程式化電壓上有更快速且更準確的增加，本發 明的非依電性記憶體元件的程式化動作通常是在少於習知 技術的記憶體元件的程式化週期中程式化一特定列的資 料。由於較少的程式化週期’此係容許較快速的寫入、較 小的功率消耗’並且導致非依電性記憶體元件較快速的整 體動作。 圖8詳細描繪本發明的一個實施例的記憶體資料快取 以及感測放大器電4 _之-簡化的部份。在圖8中，將 被程式化的資料係從該1/0緩衝器（未顯示）被載入816至

25 1305918 每個感測放大H 802的資料快取閂鎖8〇4,並且被傳輸至 感測放大器802的資料寫入閂鎖，8〇6以用於程式化。每個 寫入資料閂鎖係耦接至一條位元線8〇8(此耦接係選配地透 過一個行解碼器（未顯示）），並且被用來程式化或禁止透過 由列解碼器(未顯示)所選來用於程式化的非依電性記憶體 列的位7G線808所耦接的記憶單元。一個位元加總電路81〇 係耦接至該些資料快取問鎖8〇4，以加總在被載入到資料 快取閃鎖804内的程^化資料中將被程式化的位元數目。 一個未通過驗證的位元加總電路812係耦接至該些寫入資 料閃鎖806,並且適配於加總未通過驗證的位元數目。該 比較及電壓調整電路814接著係比較將被程式化的位元數 目以及未通過驗證的位元數目，以從目前保存在該些資料 快取閂鎖804中的程式化資料計算出已被程式化的位元百 分比，並且藉由成比例於未能夠程式化的位元的相對百分 比或是藉由參照一個未通過的位元至增加的閘極程式化電 壓之簡檔表來調整閘極程式化電壓，以設定下一個閘極程 式化電壓位準。 應注忍的是，其它用於本發明的NAND及NOR架構 非依電性記憶體元件的程式化方法及陣列的實施例之程式 化電壓位準及序列都是可能的，並且其對於熟習此項技術 者而§在此案的揭露内容之助益下應該是明顯的。 .結論 一種非依電性記憶體元件以及程式化過程已經被描 述，其係相關於在先前的程式化週期期間未通過程式化驗 26 1305918 磴且未正確地被程式化到記憶體陣列中的資料位元所占的 百分比來增加連續的程式化週期的程式化電壓。此係容許 有平均較快的程式化動作，以及在程式化電壓上之後續的 增加較準確的匹配於特定的非依電性記憶體元件、特定的 被程式化的區域或列、以及由於元件的使用與損耗在程式 化的知·性上所造成的任何改變。在本發明的一個實施例 中，製程/設計及/或特定的記憶體元件的特徵在於產生一 個未通過的位元百分比給程式化電壓的增加簡檔，以針對 一個特定的未通過的資料位元百分比設定所要的程式化電 壓差/增加。在本發明的一個實施例中，方法及裝置係相關 於資料的程式化到非依電性記憶體元件中，並且尤盆是相 關於NAND及NOR架構的快閃記憶體陣列及元件。 儘管特定的實施例已經在此加以描繪及敘述，但是气 項技術巾具有料料相會㈣㈣是，㈣被推測= 夠達成相同目的之配置都可以用來取代所展示的特定實施 例。本發明的許多種調整對於該項技術中具有通常技能者 而§都將會是明顯的。於是，此㈣案係欲涵蓋本發明的 任何調整或變化。本發明係明白表示僅： 範圍及其均等項所限制。 幻甲4專利 【圖式簡單說明】 圖1是根據本發明的—個實施例之一種包含-個非依 電性記憶體元件的系統之簡化方塊圖。 依 圖2是根據本發明的—個實施例的一個NOR架構快 記憶體陣列的簡化方株«。 構夫閃 27 1305918 一個NAND架構快 憶單元的簡化方塊 圖3是根據本發明的一個實施例之 閃§己憶體陣列的一個串列的浮動閑極—己 圖。 元之抹除後以及程式 圖4是詳細描緣浮動閘極記憶單 化後的V t分布圖。 圖5是詳細描繪根據本發明的-個實施例的非依電性 記憶體元件之一個程式化動作的波形圖。

圖6是習知技術的NAND架構快閃記憶體的一個程式 化動作的流程圖。 圖7是根據本發明的一個實施例的NAND架構快閃記 憶體的一個程式化動作的流程圖。 圖8是根據本發明的一個實施例的感測放大器電路以 及控制電路的簡化圖。 【主要元件符號說明】 100非依電性記憶體元件 102主機 10 6控制介面 10 8位址/資料介面 11 〇控制狀態機/控制電路 112非依電性記憶體陣列 Π4控制暫存器及表 11 6記憶體排/區段 120列解碼電路 122感測放大器 28 1305918 124行解碼電路 * 126資料緩衝器 128系統 200 NOR浮動閘極記憶體陣列 202浮動閘極記憶單元 206字線 21 2位元線 2 1 4源極線 φ 222基板連線 302浮動閘極記憶單元 3 04 NAND 串列 . 306控制閘極 , 3 1 0選擇閘 3 1 2位元線接點 3 1 4源極線接點 322基板連線 _ 402抹除後的狀態 404程式化後的單元臨界電壓界限 406程式化後的狀態 500波形圖 502最初的程式化電壓 504、506程式化脈衝 508最大程式化電壓 5 1 0程式化的結果 29 1305918 600習知技術的程式化演繹法 602、604、606、608、610、612、614、616、618、620、 622 ' 624、626 ' 628 ' 630 ' 632 步驟 700程式化過程的流程圖 702、704、706、708、710、712、714、716、718、720、 722、724、726 ' 728、730、732、734、736、738 步驟 8 0 2感測放大器 804資料快取閂鎖 # 806資料寫入閂鎖 808位元線 8 1 0位元加總電路 . 81 2未通過驗證的位元加總電路 814比較及電壓調整電路

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Claims (1)

1. 1305918 十、申請專利範圍·· 其係包 一種操作一個非依電性記憶體元件之方法 括： 從在-個程式化動作中將被程式化到一個非 憶體陣列中之裎式务杳姐斗曾h 5己 程式化貝料异出預期的資料位元數目； 計算出在該程式化動作中未通過程式化之未通過的次 料位元數目；以及 貝 響應於預期的資料位元數目以及未通過的資料位 Φ 目的比較來增加一程式化電壓。 如申請專利_ i項之方法，其中響應於 貝料位7G數目以及未通過的資料位元數目的比較來增加二 程式化電壓係更包括響應於該些預期的資料位元數目3在， 程式化動作期間未能夠正確地程式化到該非依電性記^ 陣列中之百分比來增加一程式化電壓。 錢 3. 如申請專利範圍第i項之方法，其更包括： 禁能一或多個正確地被程式化的記憶單元之程式化； |以及 施加該增加後的程式化電壓以程式化一或多個未能夠 正確地程式化的資料位元。 4. 如申請專利範圍第1項之方法，其更包括： 重複一或多個反覆週期， 從在一個程式化料中將被程式化到一個非依電 憶體陣列中之程式化資料計算出預期的資料位元數目；。 計算出在該程式化動作中未通過程式化之未通過的資 31 1305918 料位元數目；以及 響應於預期的資料位元數目以及未通過的資料位元數 目的比較來增加—程式化電壓。 5. 如申請專利範圍第4項之方法，其中重複 反覆週期係更包括會递亩^ 飞夕個 複直到一個最大的反覆數目到達 未通過的資料位元數目是零為止。 一疋 6. 如申請專利範圍第丨@ 眘m 項之方法’其中響應於預期的 铲—.π + ^ 枓位兀數目的比較來增加一 矛王式化电壓係更包括響應 過的資枓你-如 顶期的貝料位讀目以及未通 的比較來增加-程式化電壓，其中在程 式化電廢上的整體增加係受限於 壓位準。 S疋的取大程式化電 7. 如申請專利範圍第之方法，其更包括： 對該非依電性記憶體元件描 預期的B W㈣’以決定-個對於 扪貝科位7C數目以及未通 的比赵+ ,. U〜貝料位兀數目之一特定 一程式化電壓的増加之簡檔。 8·如申請專利範圍第7項之 記恃<1* - 4 ”中對該非依電性 匕隐體7C件描述簡檔，以決定一 电性 目IV κ J· 個對於預期的資料位亓愈· 目从及未通過的資料位元數目之 立凡數 電屡沾辦 特疋的比較之一程式化 4壓的增加之簡檔係更包括藉 牲式化 件的製裎以耕兮非仗Φ ^ 非依電性記憶體元 個對於 二 ·記憶體元件描述簡檔，以決定一 1定的比齡夕W 乂及未通過的資料位元數目之 較 式化電璧的增加之簡_、料非“ 性記播- · Η田、對该非依雷 Μ體疋件的設計描述特徵、針 τ個特定的記憶體元 32 1305918 件以對該非依電性命，陰挪_ 1 , 电性忑隐體兀件描述簡擋，以 預期的資料位元數目α $ $ 、疋—個對於 兀数目以及未通過的資料位元 的比較之—程式化電壓的增加之簡檀、針對一個=特定 憶體陣列區域以對該非依電性記憶體元件描述簡檔的記 定一個對於預期的資料位元數目以 鱼以決 目之一特定的比較之、過的資料位元數 釭式化電壓的增加之簡檔、 對一特定的記料元損耗程度以㈣非依f性❹體元:

   描述簡檀，以決定—個對於㈣㈣料位元數_ = 過的資料位元數目之—特未通 之簡檔中之-，來料非㈣\ ^化^的增加 术對忒非依電性記憶體元件描述簡檔。 9.如申請專利_ i項之方法，其中該 憶體元件是一個快閃記憶體元件、一個_μ : 件、一個聚合物印愔妙-μ 心體疋 。己隱體70件、一個鐵電隨機存取記 (FeRAM)TG件、-個相變化記憶體（〇um)元件以及磁阻 隨機存取記憶體（MRAM)元件中之一。 工 土 10.如申請專利範圍第1項之方法，其中該非依電性記 憶體陣列是一冑NAND架構記憶體陣列以及-自N0R架 構記憶體陣列中之一。 〃 11.如申請專利範圍第丨項之方法，其更包括： 在一個程式化週期中程式化複數個資料位元到該非依 電性兄憶體7L件的非依電性記憶體陣列之中，其係、藉由施 加一最初的程式化電壓至複數個被選出將被程式化該複數 個資料位元的記憶單元； 以相關於該複數個資料位元在該程式化週期期間未能 33 1305918 夠正確地程式化到該非依電性記憶體陣列的複數個記憶單 元中的百分比之一個所選的關係來增加該程式化電壓厂 禁能一或多個正確地被程式化的記憶單元之程式化； 以及 ^ 施加該增加後的程式化電壓以程式化一或多個未能夠 正確地程式化的資料位元。 η.如申請專利範圍f i項之方法，其中該操作一個非 依電性記憶體元件之方法更包括： 接收一個程式化命令以及包含複數個資料位元的程式 化資料； 在一個程式化週期中程式化該複數個資料位元到該非 依電n »己隐體陣列中，其係藉由施加一最初的程式化電壓 至複數個被選出將被程式化該複數個資料位元的記憶單 元；以及 嘗試程式化該複數個記憶單元中未能夠正確地程式化 的任何記憶單元，其係藉由 驗證被程式化到該非依電性記憶體陣列的複數個 5己憶單元中之程式化資料之複數個資料位元， 以相關於該複數個資料位元未能夠正確地程式化 到該複數個記憶單元中的百分比之一個所選的關係來增加 該程式化電壓， 禁能一或多個正確地被程式化的記憶單元之程式 化， 施加該增加後的程式化電壓以程式化一或多個未 34 !3〇5918 能夠正確地程式化的資料位元，以及 重複一或多個反覆週期。 1 3 如申請專利範圍第1項 ,之方法，其中操作一個非依 電性記憶體元件之方法係更包括： 在該非依電性記憶體元件的—個介面上接收—個㈣ 化命令以及包含複數個資料位元的程式化資料； 傳輸該程式化資料至一個資料快取；

   傳輸該程式化資料至一個寫入資料閂鎖； 計算保存在該資料快取中的程式化資料中將被程式化 的位元數目； 在-個程式化週期中程式化該複數個資料位元至該非 依電性記憶體陣列中，其係藉由施加一最初的程式化電壓 至複數個被選出將被程式化該複數個資料位元的記憶單 元；以及 嘗試程式化該複數個記憶單元中未能夠正確地程式化 的任何記憶單元，其係藉由 驗證被程式化到該非依電性記憶體陣列的複數個 記憶單元中之程式化資料之複數個資料位元， 計算未能夠正確地程式化的記憶單元數目， s十算未能夠正確地程式化到該複數個記憶單元中 之複數個負料位元相對於保存在該資料快取中之將被程式 化的位元數目的一個百分比， 以相關於該複數個資料位元未能夠正確地程式化 到該複數個g己憶單元中的百分比之一個所選的關係來增加 .·· .i-r 35 1305918 該程式化電壓， 禁能一或多個正確地被程式化的記憶單元之程式 化， 施加該增加後的程式化電壓以程式化一或多個未 能夠正確地程式化的資料位元，以及 重複一或多個反覆週期。 14. 一種對一個非依電性記憶體元件描述簡檔之方法， 其係包括： 對該非依電性記憶體元件描述簡檔，以對於正被程式 化到該非依電性記憶體元件中之資料位元的一特定的未通 過的百分比指明後續的程式化週期所要的程式化電壓差的 增加。 15. 如申請專利範圍第14項之方法，其中對該非依電 性記憶體元件描述簡檔，以對於正被程式化到該非依電性 記憶體元件中之資料位元的—㈣的未通過的百分比指明 後續的程式化週期所要的程式化電壓差的增加係更包括藉 由對該非依電性記憶體元件的製程描述特徵、對該非依電 性記憶體元件的設計描述特徵、對—個特定的記憶體陣列 描述特徵、對一個特定的記憶體陣列區域描述特徵、以及 對一個特定的記憶單元損耗程度描述特徵中之一，來對該 非依電性記憶體元件描述簡檔，以選擇對於一特定的未通 過的資料位元百分比之所要的程式化電壓差/增加之簡檔。 16·—種非依電性記憶體元件，其係包括： —個非依電性記憶體陣列；以及 36 1305918 一個控制電路，其中該控制雪％及、立 佐剌電路係適配於在一個程式 化動作中程式化複數個資料位开&丨分& & 貝付位几到垓非依電性記憶體陣列 中，其係藉由施加一最初的藉"V几杂IK 取初的程式化電壓至複數個被選出將 被程式化該複數個資料位元的記憶單元，以及嘗試程式化 該複數個記憶單元中未能夠正確地 工 作犯担式化的任何記憶單 元’其係藉由， α驗證被程式化到該非依電性記憶體陣列的複數個 記憶單元中之複數個資料位元， 以相關於該複數個未能夠正確地程式化到該複數 個記憶單以之資料位元的百分比之—個所選㈣“增 加該程式化電壓， 禁旎一或多個正確地被程式化的記憶單元之 化， > 施加該增加後的程式化電壓以程式化—或多個未 能夠正確地程式化的資料位元，以及 重複一或多個反覆週期。 17.如申請專利範圍第16項之非依電性記憶體元件， 其中該控制電路係適配於重複一或多個反覆週期，直到該 複數個資料位元全部都通過驗證或是到達一個最大的反覆 數目為止。 1 8·如申請專利範圍第16項之非依電性記憶體元件， 其中該控制電路係適配於以相關於該複數個資料位元在該 程式化週期期間未能夠正確地程式化到該非依電性記憶體 陣列的複數個記憶單元中的百分比之一個所選的關係來增 37 1305918 化電壓位準 加該程式化電壓係更包括限制一個整體的程弋 至一個指定的最大的程式化電壓位準。 19·如申請專利_ 16項之非依電性記憶體元件， 其中該控制電路係適配於根㈣非㈣性記㈣陣列的一 個簡播來增加該程式化電壓’該簡檔係針對於—個特定的 未通過的資料位元百分比指定所要的程式化電壓差增加。

   20.如申請專利範圍f 16項之非依電性記憶體元件， 其中該非依電性記憶體元件是-個NAND架構快閃記憶體 元件叫固NOR架構快閃記憶體元件、—個EEpR〇M記 憶體元件、-個聚合物記憶體元件、一個鐵電隨機存取記 憶體（FeRAM)元件、一個相變化記憶體（〇UM)元件、以及 一個磁阻式隨機存取記憶體（MRAM)、分子記憶體元件中 之一。 21.如申請專利範圍第16項之非依電性記憶體元件， 其中該非依電性記憶體元件係更包括·· 複數個感測放大器； 一個I/O緩衝器；以及 一個記憶體介面；並且 其中該控制電路是一個耦接至該非依電性記憶體陣 列、I/O缓衝器、複數個感測放大器以及記憶體介面的控 制狀態機，其中該控制狀態機係適配於在一個程式化動作 中程式化在該記憶體介面處接收到的複數個資料位元到該 非依電性記憶體陣列中’其係藉由施加一最初的程式化電 壓至複數個被選出將被程式化該複數個資料位元的非依電 38

   1305918 性記憶單兀，以及嘗試程式化該複數個記憶單元中未能夠 正確地程式化的任何記憶單元，其係藉由， 驗證被程式化到該非依電性記憶體陣列的複數個 記憶單元中之複數個資料位元， 以相關於該複數個未能夠正確地程式化到該複數 個記憶單元中之資料位元的百分比之一個所選的關係來增 加該程式化電壓， 禁能- < 多個正確土也被程式化的記憶單元之程式 化， 么 -_ U ,工办X你；p、— 5兄夕q因不 能夠正確地程式化的資料位元，以及 重複一或多個反覆週期。 ▲ 士申凊專利範圍帛16項之非依電性記憶體元件， 係包=非依電性記憶體元件係内含在一個系統中，該系統 一個輕接至該非依電性記憶體元件的主機。 23.如申睛專利範圍第 其中該主機是_個~ $項之非依電性記憶體元件， 理器以及一個記憶體控制器中之一。 十一、圓式： 如次頁 39