TWI303457B - Memory with split gate devices and method of fabrication - Google Patents

Description

(1) 1303457 九、發明說明 【發明所屬之技術領域】 本發明係有關動態隨機存取記憶體（Dynamic Random Access Memory;簡稱 DRAM)之領域，尤係有 關使用一電晶體浮體單元之動態隨機存取記億體。 '【先前技術】 φ 大部分常見的 DRAM記憶單元將電荷儲存在一電 容，並用一單一的電晶體來存取該電容。最近，已提出了 一種將電荷儲存在一電晶體中的一浮體中之記憶單元。將 偏壓施加到一背閘極（back gate)，以便保持該浮體中之 電荷。 在一提議中，係在一 Ϊ夕基材上形成一個氧化物層’且 在該氧化物層（絕緣層上覆矽（SOI )基材）上形成由主 動裝置構成的一矽層。係將該矽基材用來作爲該背閘極， • 因此，必須相對於該矽層而將偏壓施加到該矽基材。但是 很不幸，該氧化物層是較厚的，因而該偏壓需要有一較高 的電壓（例如，10伏特）。 已提出用來降低該較高的偏壓電位之數種結構，其中 包括使用一個雙閘極浮體及若干矽柱。這些結構是難以製 造的。該技術及其他相關的技術係述於下列文件：c. Kuo 於 “IEDM，DEc.2002” 所發表的 “folloing M. Chant Electron Device L e 11 e r，J an 1 9 9 4 ” ； C · Ku o 於 “ IE D M，D E c · 2 0 0 2 ” 所發 表的論文“A Hypothetical Construction of the Double Gate (2) (2)1303457

Floating Body Cell”； T.Ohsawa 等人於“IEEE Journel of Solid-State Ciucuits，Vol.37，No.11，November 2002”所發 表的論文；以及 David M.Fried等人於“IEEE Electron Device Letters，Vol.24，No.9 .September 2003 ”所發表的論 文 “Improved Independent Gate N-Type FinFET Fabrication and Characterization’’0 【發明內容】 本發明說明了一種不依賴通過一絕緣層上覆矽 (SOI)基材的一絕緣層之電場而採用單體裝置作爲記憶 單元的在該SOI基材上製造之DRAM。以各被正交配置的 線界定各浮體裝置，而係在該絕緣層上形成每一浮體的一 前閘極及背閘極。 【實施方式】 在下文的說明中，將說明一種記憶體以及製造該記億 體的方法。述及了諸如特定的導電性類型以及金屬層等的 許多特定細節，以便提供對本發明的徹底了解。熟習此項 技術者當可了解，可在沒有這些特定細節的情形下實施本 發明。在其他的情形中，則並未詳細說明習知的處理步驟 及電路，以免非必要地模糊了本發明。 圖1示出一單一記憶單兀。圖中不出在一個氧化物層 上形成且自一矽層蝕刻的一矽線（1 〇 )之一部分。矽線 (1 〇 )包含被配置在一本體區（1 2 )的第一相對端且被間 (3) 1303457 隔開之一對摻雜區（1 1 )及（i 3 )。在一實施例中，該本 體區是一 p型區，且以一 η型摻雜劑更重度地摻雜源極區 (1 3 )及汲極區（1 1 )。 在本體區（1 2 )的第二相對端上形成被標示爲一前閘 :極（1 4 )及背閘極（1 5 )的—對閘極。氧化物層（1 6 )及 , (1 7 )分別使閘極（1 4 )及（〗5 )與本體區（1 2 )隔離。 係自諸如自一多晶矽層蝕刻的多晶矽之一導電線形成該等 ® 閘極。構成該等閘極的該等多晶矽線大致垂直於矽線 (1 〇 )，且在諸如本體區（1 2 )的本體區上被矽線（1 〇 ) 所中斷。 圖1所示之記憶單元是被耦合到記憶體的周邊電路之 〜個四端點的裝置。係在一記憶單元陣列中形成該記憶單 元。對於所示之η通道實施例而言，源極區被耦合到接地 端，且背閘極（1 5 )被耦合到諸如-1伏特等的一偏壓 源。汲極端（1 1 )被連接到該記憶體中之一位元線 ^ ( 23 )。前閘極（14 )被連接到該記億體中之一字線 (24 )，以便可選擇該記憶單元。如將於下文中說明的， 該記憶單元是一動態隨機存取記憶單元，因而，所儲存的 資料需要定期的更新。 首先假設：圖1所示之記憶單元並未正在儲存電荷’ 且係將一正電位施加到被耦合到閘極（14 )的字線 (24 )，而選擇該記憶單元。進一步假設：係以電荷的儲 存代表一個二進位一將被儲存在（被寫入）該記億單元。 (係以電荷的缺少代表一個二進位〇。）放大器（1 9 )將

-6- (4) 1303457 一正電位提供給位元線（23 )，造成通常在場效電晶體中 發生的在本體區（1 2 )的反轉通道（2 1 )中之傳導。當此 種現象發生時，在被施加到閘極（1 5 )的偏壓之影響下’ 各電洞對（通常由撞擊離子化而產生）朝向該閘極而漂 _ 移。在自字線（24 )去除該電位，且自位元線（23 )去除 該電位之後，這些電洞對保留在本體區（12)的儲存區 (20)。 φ 假設必須決定該記憶單元正在儲存一個二進位1或二 進位〇。將一正電位施加到字線（24 )，而選擇該記憶單 元。係根據電洞是否被儲存在儲存區（20 )，而決定該記 憶單元的臨界電壓是否移動。當儲存區（20)中儲存有電 荷時，該記憶單元具有一較低的臨界電壓，亦即，該記憶 單元更易於傳導。感測放大器（1 8 )感測該臨界電壓的移 動，並提供該記憶單元正在儲存一個二進位1或二進位〇 的一讀取。可將該讀取提供給一 I / 〇輸出線’或提供給更 # 新電路，以便更新該記憶單元的狀態。 可將該記憶單元的臨界電壓與一被交叉耦合的感測放 大器中之一參考記憶單元的臨界電壓比較，而決定該記憶 單元的臨界電壓。可諸如將較少的電荷或較低的偏壓施加 到被用來作爲一參考記憶單元的一記億單元，而建立一參 考記憶單元的臨界電壓。 在一實施例中，係在一矽基材（3 〇 )上形成的一個氧 化物層（3 1 )上製造記憶單元。係在被配置在氧化物層 (3 1 )上的單晶砂層（3 2 )中製造用於記憶體的主動裝 (5) (5)1303457 置。此種SOI基材是半導體業所習知的。舉例而言，係將 一矽層接合到基材（30 )，然後將該層（32 )平坦化，使 該層（32)較薄，而製造該SOI基材。係將該較薄的低基 體效應（body effect )層用於主動裝置。其中包括諸如將 氧植入基材以形成一埋入氧化物層等的用來形成SOI基材 的其他技術也是習知的。在後續的圖式中，係示出在層 (3 1 )上製造記憶體，但是並未示出下方的矽基材 (30 )。 在用於一實施例的處理中，首先在矽層（32)上配置 一保護氧化物（33)，然後沈積一氮化矽層（34)。將該 層（3 4 )當作罩幕層，以便界定複數條被間隔開的延長平 行線，然後以對準這些線之方式蝕刻下方的矽層（32 ) ° 在圖 3 之平視圖中，係以四條平行線（34a )、 (3 4b ) 、 （ 34c )、及（34d )之方式示出所形成的結 構，且亦在諸如圖4的橫斷面圖中示出該形成的結構。 在大多數的情況下，所述的處理涵蓋了記憶體陣列的 製造。雖然係在該SOI基材的一部分上製造該陣列’但是 可在該SOI基材的其他部分上製造該記憶體的周邊電路。 在圖4中，所示之記憶體陣列係在氧化物層（3 1 )上的虛 線（42 )之左方，且所示之記憶體的邏輯電路部分係形成 於氧化物層（3 1 )上的虛線（42 )之右方。 也將製造該陣列的某些製程用來同時製造該邏輯電路 部分中之周邊電路。例如，當蝕刻氮化矽層（3 4 )時’可 在該邏輯電路部分中界定諸如以氮化物構件（3 4 e )等的 (6) 1303457 各種特徵部位。然後，當蝕刻該層（3 2 )時，將在該陣列 及邏輯電路部分中進行蝕刻，而形成諸如構件（3 2e )。 有時必須執行對這兩個部分中之一個部分執行個別的 處理。圖4及5示出此種處理。在蝕刻了矽層（3 2 )之後 _ 以一保護氧化物（4 1 )覆蓋整個記憶體。然後在該記憶體 的該陣列部分之上形成一光阻層（4 〇 )，而使該邏輯電路 部分露出。在該邏輯電路部分中，去除氧化物（41)以及 φ 氮化矽構件（34e )及類似的構件。然後，在去除了光阻 層（40 )之後，自該記憶體的該陣列部分去除保護氧化物 (41)。所形成的結構係示於圖5。請注意，在圖5 中，氧化物層（3 1 b )比氧化物層（3 1 a )稍微薄些。因爲 需要以額外的蝕刻步驟自該邏輯電路部分去除氮化矽，而 發生上述的現象。因而也造成某些在該構件（32e)之下 的底切(undercutting ) ° 因此，於製造該記憶體時，可在一個或兩個部分上進 φ 行處理。在該邏輯電路部分中對輸入/輸出（I/O )資料 緩衝器、位址緩衝器、感測放大器、更新放大器、位址解 碼器、以及支援DRAM記憶體的陣列所需的其他電路進 行之處理是習知的，且因而在本說明書中將不說明此種處 理。 將不針對該記憶體的任一部分而示出或說明諸如井形 區植入、犧牲氧化、其中包括閘極氧化物預先清洗的各種 清洗步驟等的典型處理步驟。在該閘極氧化物預先清洗之 後，在露出的矽上生長一閘極氧化物層。請注意，尤其在 -9- (7) 1303457 該陣列部分中’係在矽線的旁邊生長該閘極氧化物。係以 氮化矽覆蓋這些線的上表面。該閘極氧化物是較薄的，且 圖中並未示出該閘極氧化物。 在該閘極氧化物形成之後，如圖6所示，在整個基材 之上形成一多晶5夕層（42)。（請注意，在圖6中，由於 犧牲氧化物去除及閘極氧化物預先清洗，而已在構件 (32a-d)之下發生了一些底切。將該多晶矽層平坦化。 φ 對至少氮化矽線（34a-d )的頂部或最好是稍微低於這些 線之處進行該平坦化，以便確保該多晶矽將不會有延伸到 氮化矽之上的階梯殘留（stringer )或橋接物。如果發生 上述狀況，則這些寄生路徑會將一記憶單元的前閘極及背 閘極短路。 可以化學機械硏磨 （ Chemical Mechanical Polishing ;簡稱CMP )或學平坦化製程執行該層（42 ) 的平坦化。在一實施例中，沈積一氧化物以便在該陣列與 φ 邏輯電路部分之間提供一個一般層硏磨表面。另一種選項 是在光阻層中產生圖樣，以便覆蓋該邏輯電路部分’然後 以一乾式蝕刻製程去除該陣列中向下到稍微低於構件 (3 2a-d )的上表面之多晶矽。對於該選項而言，可在該 邏輯電路部分與陣列部分之間形成一多晶砂間隔物。該間 隔物對電路的功能不會有任何影響。 現在，施加圖7所示之一硬式罩幕層（44) ’以便 可產生該多晶矽的圖樣。罩幕層（44 )界定複數條間隔開 的平行多晶砂線，且該等多晶砂線大4垂直^以封準該硬 -10- (8) 1303457 式罩幕層而被蝕刻的該等矽線（3 2 )。如圖8及9所示， 係在砂線（3 2 )與氮化物線（3 4 )的堆疊之交叉處中斷了 這些多晶砂線（42 )。如前文所述，這些線形成了前閘極 及背閘極。於該等多晶矽線之間去除了在該等矽線之上的 氮化矽。可於目前的製程或較早的製程中熟行上述的步 驟。氮化矽保留在矽本體之上，以便保證每一記憶單元的 前閘極及背閘極保持相互絕緣。 • 現在進行經由植入而對該等多晶矽線執行的摻雜。該 步驟係示於圖1 0 A，其中係在一角度下進行離子植入。對 於所述之η通道實施例而言，係將諸如砷等的一 η型摻雜 劑用來將多晶矽摻雜到一較高的摻雜濃度，使該多晶矽具 有所能達到的最高導電係數。該多晶矽的導電係數並不是 極端重要的，這是因爲閘極長度小於各擴散線間之間隔。 然後’如圖1 〇Β所示，對該等記憶單元本體間之矽 線的側部進行一尖端植入。也是在一角度下但是沿著與多 # 晶矽植入不同的一方向執行該尖端植入。如該例子中常見 的情形，係以一 η型摻雜劑進行較低濃度的植入。此外， 如有必要，可在覆蓋記憶單元本體的氮化矽構件之下以高 傾斜角度執行一月暈植入（h a 1 〇 i m ρ 1 a n t ) 在圖9所示之陣列之上形成一二氧化矽或氮化矽層， 並以常見之方式以一各向異性蝕刻劑蝕刻該層，以便在多 晶矽的側部上形成間隔物。現在將另一離子植入製程用來 在該等間隔物之間摻雜矽線，以便形成圖1 1 A所示之記 憶單元的主要源極及汲極區。上述步驟是以一 η型摻雜劑 -11 - I303457(9) 進行的一較高濃度摻雜之植入，而如前文所述，係在原始 p型摻雜的砂層（3 2 )中形成一 η通道記憶單元。 在源極/汲極形成之後，可將一習知的自行對準的金 屬矽化（sal icide )步驟用來減少露出的矽之電阻値。圖 - 1 1 B中示出在源極及汲極區上的金屬矽化物。如果用來蝕 刻多晶矽的硬式罩幕層具有等於或稍微小於矽本體的一厚 度，則亦將對該等多晶矽構件的上表面進行金屬矽化。如 # 果選擇較厚的硬式罩幕層，則可在製造自行對準的接點時 可不對陣列的多晶矽進行金屬矽化。 首先參閱圖12，仍然示出具有矽線（32a )、 (3 2 b )、及（3 2 c )、以及多晶矽線（4 4 a ) 、（ 4 4 b )、 及（44c )的記憶體陣列的一部分之一平視圖。如前文所 述，該等多晶矽線是在等矽線上被中斷的斷開的區段。在 這些線的交叉處上示出諸如沿著矽線（3 2 c )的記憶單元 (54 )等的數個記憶單元。 Φ 在該陣列的源極及汲極區中之每一區以及陣列的前閘 極及背閘極中之每一閘極製造一接點。我們當了解，雖然 每一記憶單元是一個四端點的裝置，但是事實上，因爲在 該陣列的中央部分上，係共用一些接點，所以接點數等於 記憶單元數的一半。例如，對於記憶單元（5 〇 )而言，一 接點（5 3 )接觸該記憶單元的源極區。該接點也將一源極 區接點提供給記憶單元（5 4 )。同樣地，接觸記憶單元 (5 0 )的汲極區之接點（5 1 )也將一汲極區接點提供給記 te、單兀（5 2 )。同樣地，各閘極接點也是被共用。例如， -12- (10) 1303457 記憶單元（50)及（56)的背閘極具有單一接點（55)。 同樣地，前閘極接點（5 7 )將前閘極接點提供給記憶單元 (56 )及（58 )。圖12所示之所有接點都向上延伸到其 中一個金屬層，而該等接點在該金屬層中終止於一上方的 、水平金屬線或橋接線。 在一實施例中，係將四個金屬層用來提供對該陣列中 胃之記憶單元的接觸。在該實施例中，係將所有的源極區連 φ 接到第一金屬層中之線。在圖1 3中，所示之沿著該陣列 的一條線的源極區（60)之數個接點被連接到該第一金屬 層中形成的一上方金屬線（6 1 )。其他的源極區也被耦合 到諸如線（61 )等的線，然而，圖13中並未示出該等 線，以免使該圖過於複雜。例如，沿著該線的源極區 (62 )及其他源極區也被耦合到該第一金屬層中與線 (6 1 )平行的一線。同樣地，源極區也被耦合到另一條 線。如圖1所示，所述實施例中之所有這些線都被連接到 鲁接地電位。 在第二金屬層中，先將所有背閘極與延伸到相鄰背閘 極接點之間的短線或橋接線配對。例如，背閘極（65 )及 (66 )分別係經由接點（67 )及（68 )而連接到橋接線 (69 )。這些接點係自該陣列而延伸到該第二金屬層。同 樣地’沿著該線的其他背閘極也經由接點（70 )及（72 ) 而連接到橋接線（73 )。以類似之方式將該陣列中之所有 其他的背閘極配對。 在第三金屬層中，所有的前閘極都被連接到若干條 -13- 1303457⑽ 線，例如，前閘極（75 )被接點（76 )連接到線（77 )。 接點（76 )係自閘極而延伸到該第Ξ金屬層，且係終止於 線（77 )。同樣地，係在該金屬層中界定其他的線，且這 些其他的線連接到其他前閘極的接點。第三金屬層中之這 _ 些線是記憶體的字線。 係在橋接線（69 )及（73 )的終端間之中間處形成開 始於該第二金屬層且延伸到該第三金屬層的諸如接點 φ ( 8 0 )及（8 1 )等的接點。這些接點延伸到該第三金屬 層，以便接觸該第三金屬層中形成的一線（8 2 )。同樣 地’連接所有其他背閘極的所有其他的橋接線係設於該層 中’且被連接到諸如線（82 )等的線。這些線被連接到一 偏壓源。 在第四金屬層中，所有的汲極區被連接到若干條線。 例如，汲極區（90 )係經由接點（91 )而被連接到線 (92)。接點（9 1 )係自陣列中之該汲極區延伸到該第四 # 金屬層。同樣地，所有其他的汲極區被連接到諸如線 (92 )及（93 )等的線。 或者，該等汲極可被連接到第一金屬層上的位元線， 且該等源極被連接到第四金屬層中之接地線。 如果陣列記憶單元的尺寸增加，則可在三層中執行金 屬層連接。舉例而言，如果背閘極與源極/汲極接點之間 有更大的間隔，則可在第一金屬層中連接所有的背閘極。 然後，第二金屬層可連接各前閘極及源極。第三金屬層連 接各汲極。此種情形係示於圖1 4。其他的記憶單元尺寸 -14- (12) 1303457 可以有其他的連線架構。 前文所述的記憶體可具有數個子陣列的記憶單元。此 外’一列或一行的感測放大器可平分子陣列的記憶單元。 因此’各邏輯電路部分可圍繞數個子陣列的記憶單元。 •至此，已說明了一種在每一記憶單元中採用一單體裝 置的一 SOI基材上製造之DRAM。 • 【圖式簡單說明】 圖1是一記憶單元及其通到一記憶體中之周邊電路的 連線之一平視圖。 圖2是一起始SOI基材及一些額外層之一橫斷面圖。 圖3是圖2所示結構在施加罩幕層及鈾刻之後的一平 視圖。 圖4是圖3所示的結構以及基材中用於記憶體的周邊 電路的一部分之一橫斷面圖。 ® 圖5示出圖4所示的結構在進行用來去除氧化物層的 額外處理之後的結構。 圖6示出圖5所示的結構在沈積一多晶矽層之後的結 構。 圖7示出圖6所示的結構在將多晶矽層平坦化且沈積 一硬式罩幕層之後的結構。 圖8示出圖7所示的結構在蝕刻多晶矽層以界定陣列 中之閘極之後的結構。 圖9是圖8所示陣列的一部分之一平視圖。 -15- 1303457⑽ 圖1 ο A是圖9所示的結構沿著圖9中之斷面線1 0 A -1 〇 A截取之一橫斷面圖，且圖中示出離子植入。 圖10B是圖9所示的結構沿著圖9中之斷面線10B-10B截取之一橫斷面圖，且圖中示出尖端植入。 .圖1 1 A是圖9所不的結構在多晶砂鬧極上形成間隔 物之後且於源極/汲極摻雜期間的結構之一橫斷面圖。係 _ 沿著圖9中之斷面線1 1 A_ 1 1 A截取該圖。 • 圖1 1 B是圖9所示的結構在形成自行對準金屬矽化 物之後沿著圖9中之斷面線1 1 B -1 1 B截取之一橫斷面圖。 圖1 2是用來解說對記憶體陣列所製造的金屬接點的 該陣列之一平視圖。 圖13是用來解說在數層中上的上方金屬線中之接點 的記憶體陣列之一透視圖。 圖1 4是用來解說另一金屬層佈局的記憶體陣列之一 平視圖。 【主要元件符號說明】 10 矽線 11,13 摻雜區 12 本體區 14,75 前閘極 1 5，6 5，6 6 背閘極 16,17,31，31a，31b 氧化物層 23 位元線 -16 (14) 1303457 24 字線 19 放大器 2 1 反轉通道 20 儲存區 18 感測放大器 30 矽基材 32 單晶矽層 33,41 保護氧化物 34 氮化矽層 34a-34d 矽線 34e 氮化物構件 40 光阻層 42 多晶矽層 32a-d 構件 44 硬式罩幕層 5 0,52,5 4,5 6,5 8 記憶單元 53,51，55,57,67,68,70,72,76,80,81，91 接點 60,62,63 源極區 69,73 橋接線 90 汲極區 -17-

Claims (1)

1. 1303457 < (1) 十、申請專利範圍 附件2A丨第94109660號專利申請案 中文申請專利範圍替換本| 民國95年12月11日修正 1.一種記憶體，包含： 被配置在一氧化物層上的複數條平行且間隔開之矽 線；

   大致垂直於被配置在該氧化物層上的該等矽線之複數 條平行且間隔開之導電線，該等導電線在該等矽層的交叉 處上是不連續的，每一交叉處形成該矽線中之一本體區， 且在該本體區的各對向側邊上以該等導電線形成一第一閘 極及一第二閘極，且該等閘極係與該等本體區絕緣；以及 該等第一閘極被耦合到該記憶體中之各字線，且係耦 合該等第二閘極以便將偏壓施加到該等本體區； 其中藉由一橋接線而在一第一上方金屬層中將導電線 之兩相鄰者之該等第二閘極連接在一起，且其中藉由一第 二上方金屬層中之一偏壓線將複數條該等橋接線連接在一 起。 2.如申請專利範圍第1項之記憶體，其中係以一第一 導電性類型的摻雜劑摻雜該等本體區，且該等本體區間之 矽線形成以一第二導電性類型的摻雜劑摻雜的源極及汲極 區，且該等汲極區被耦合到該記憶體中之位元線。 3 ·如申請專利範圍第2項之記憶體，其中該等源 極區被耦合到接地電位。 (2) 1303457 4 ·如申請專利範圍第3項之記憶體，其中該等第二閘 極對該等本體區施加偏壓包含將該等第二閘極耦合到一負 電位。 5·如申請專利範圍第1項之記憶體，其中該等導電線 包含多晶砂。 6.如申請專利範圍第5項之記憶體，其中係沿著該等 導電線的各垂直側邊而配置各間隔物。

   7·如申請專利範圍第1項之記憶體，進一步包含在與 該記憶體的一共同基材上形成之若干周邊電路。 8·如申請專利範圍第2項之記憶體，其中該第一導電 性類型是P類型，且該第二導電性類型是η類型。 9.如申請專利範圍第1項之記憶體，其中每一本體區 將對電荷之儲存提供給一記憶單元，且其中各相鄰的記憶 單元共用源極區、汲極區、第一閘極、及第二閘極。 1 〇 · —種製造一記憶體之方法，包含下列步驟： 在一絕緣層上形成複數條大致平行且間隔開之矽線； 在該絕緣層上以一導電材料形成與該複數條矽線垂直 的複數條大致平行且間隔開之導電線，使該等矽線交叉 時，該等導電線被中斷，且該等導電線在該等矽線的各相 對側邊上形成第一及第二閘極； 在該等交叉處之間摻雜該等矽線，以便界定被各本體 區隔離之若干源極及汲極區； 將該等第一閘極連接到各字線； 將該等汲極區連接到各位元線；以及 -2 - (3) 1303457 ί - 以上方金屬橋接線以及延伸到該等第二閘極及該等橋 接線之間的第一接點在電性上將該等第二閘極配對。 11.如申請專利範圍第1 〇項之方法，其中該等源極及 汲極區的形成包含下列步驟：以一第一導電性類型的摻雜 劑植入該等源極及汲極區；在該等導電線的側邊上形成若

   干間隔物；以及再以該第一導電性類型的摻雜劑摻雜該等 源極及汲極區，使該等間隔物阻隔該等源極及汲極區的一 部分。 1 2 ·如申請專利範圍第1 0項之方法，進一步包含下列 步驟：在該等源極及汲極區上形成一自行對準金屬矽化 物。 1 3 ·如申請專利範圍第1 0項之方法，其中該導電材料 包含多晶矽。 1 4 ·如申請專利範圍第1 0項之方法，進一步包含下列 % 步驟：以自大約在該等橋接線及在該等橋接線上方的金屬 線的終端間之中間處延伸的各第二接點將該等橋接線連接 到該等金屬線。 -3-