1299941 九、發明說明： 【發明所屬之技術領域】 本發明係有關具有可重組態（reconfigurati〇n)之邏輯電 路區域的資料處理裝置者。 【先前技術】 在電路可重組態之可程式裝置方面，已知有稱為Fp G A (場效式可程式邏輯閘陣列）、p L D (可程式邏輯元 件）、PLA (可程式邏輯陣列）的裝置。此等可程式裝置 之基本的構成為，被稱為邏輯元件或邏輯單元之單元係作 格子狀配置，且將其圍繞般地配置有配線群者，藉由被稱 為周圍環境(context)資訊或組態（configurati〇n)資訊之資 訊、形成可變更邏輯元件之機能或配線的接續。
於日本國特開2000— 40745號公報中，以在f p g A 封裝不同邏輯電路的部分的技術之一而言係記載有，將附 加特徵之邏輯電路的初始連線表（netlist)區分為許多的頁 面（page)，而在F P G A封裝此等頁面之i個電路。依此， 使遠大於F P G A之物理容量的電路得以封裝。 然而，現在搭載於多媒體裝置、行動裝置、數位裝置 等處用以執行此等裝置大量資料處理之系統L s〗（系統 大規模積體電路）係’在1個晶片上搭載複數個用以執行特 定機能之電路單位（在許多場合中被稱為，硬體模組或Ip (Intellectual Property ;智慧性質）、程序庫（Hbrary ))， 而其等硬體模組係平行地執行處理。因此，對F p G A， 1299941 【發明内容】 相對的，在本發明中係提供一種用 (application)、或者在要執行應用程式之仃-用程式 作動態最佳化之技術。接著為’不僅是 說之指令集隼合的筠孑抓& k Λ 爾歹、編#斋翻 曰7木木口的耘式那樣的先前軟體資 屬於硬體資訊的摩用#斗、 〇 亦取得執行 又股貝訊的應用私式的電路資訊之 行的=資料處理裝置’例如，在本發明中係提供二執 代表以在的系統1S I的電路裝置之 執行硬體之雷跋在4主6 t 中’用以 丁硬體之電路係特定的硬體模組 庫之單位，乃祜拔鄱1 4 α 傲轉為I Ρ、程序 4 被固定之硬體，經由依其等電路 而被專用化的L s J來作資料處理。 的電路或架構來執行硬體之電也有以汎用 劣m入 丁硬體之電路的技術。例如模擬器，將 二用二1個1個執行、是否正執行其電路本身那樣的 裝置之CPU分配任務的手法。此乃係將原本在硬 订之電路所具有的平行性改變成命令單位的執行而在 c p u執仃處理’所以就算是使用了複數個c P U，與實 際之更，的電路比較之下，雖然是取決於要執行的電路規 、疋般而5係需要3位數〜5位數以上之執行時間。 ^為確疋人缺即時性，所以實際上當欲模擬複雜電路 夺係茜要龐大的驗證時間。因此，不僅不可能取代具有龐
大間數之近年的專用LSI來執行處理，在複雜的專用LSI 1299941 之機能的驗證上也不適合。 針對即時性的問題，係具有稱為硬體加速（Hardware
Aacceleration)之手法。此乃係在最初的階段中，使◦ p u、 D S P複數並列而平行執行，對其一個一個分配小規模的 電路，整體而言係所謂的將模擬時間利用短時間來執行的 觀念。藉由F P G A及P L D既被實用化，使得將模擬對 象之電路直接對其作分配之作法係成為主流，大規模的積 體電路及硬體的模擬（emulati〇n)係正在成為能以極接近於 即時的時間來執行。 然而，F p G A之内部元件構造係成為花費某一定的
時間以變更硬體電路的實現那樣的架構構造，在具有C P u或D s p等之資料路徑系的硬體之封裝上並不太合適。 實際上在欲封裝時，不論是處理性能（動作頻率）、閘效率、 、、費電力上，都無法與設計為專用的LS I競爭。再者， U取决用以執行應用程式的電路，但在F g A或p ^ D的 琢口若封裝對象之電路規模較F PGA或PLD的積體 又=大’原則上封裝係不可能。雖然也考慮把用以執行應 程式的電路作分割而加以封裝，但是在那場合時晶片變 複數個且因針腳數的限制’所以在性能、成本、及消費電 力都變的更不利。 再者’在封裝既分割成丨Μ P G A的電路之場合 夺★針腳數的限制或，既分割之電路彼此的邊界資訊之傳 ^ m會在分割電路之際發生問題。當欲在設計使 用F p G A的硬體之階段將上述問題全部解決時，相對於 1299941 設計及開發專用L s !的以往的技術，係會造成喪失使用 的好處。此外，通常FPGa^li^需要目 標硬體電路之數倍〜數十倍多的硬體，在晶片成本、目標 性能、及消費電力3點上亦不及於專用L S工。 —方面’在專用LSI也有很多問題。在以往的專用 =S I的場合，在L s !之設計階段^有正確的性能目 標或機能規格則設計就不能收斂。例如，依應用程式的執 行狀況’餘和性能可動態折衷㈣de_Qff)的情形雖然很 多/但是在設計階段係有必要確定能保證僅可實現必要的 性能之硬體區域、性能的動作頻率。亦即，即使是在機能、 ，能之可動態折衷的應用之場合，在進行峰值性能要求、 單體位準之各機能的性能保證上，係有執行l s丨設計之 必要。因A，針對機能與性能之要求是決定性的，而以高 性能及多機能為㈣點的系、统L s Ϊ係在成本方面累積最 差的實例，只會使製造成本、晶片面積、消費電力等更加 惡化。 再具體言之，自動控制裝置例如像機器人之類的應用 之場合時，在處理視覺資訊或聽覺資訊時，大幅減弱其他 的機冑b (步"ί于機能、語§處理、嗅覺處理等）也可以的場 合不少。然而，在以往的系統L S I中，把執行全部機能 之所有的電路同樣地封裝在系統L S I ，只不過是不使用 其處理結果，或者是在待機狀態使處理能力降低而已。 相對地’若為可將電路構成動態地重組態的話，藉由 將其可重組態之邏輯電路所構成的硬體空間作動態地最佳 1299941 化處理，而得以不使用或是對成為待機狀態的機能之硬體 資源的分配大幅地剝削，可將硬體資源對本來應集中之視 覺資訊處理或聽覺資訊處理作集中的分配。亦即，依本發 明，因為不需要如同以往的專用Ls j將硬體電路（目標 (target)電路）全部封裝，所以能以少的硬體資源來獲得 最大的執行效率。 本發明中之動悲最佳化技術係要提及把由邏輯電路所 構成之貫際硬體（actual hardware)空間的安排作動態最佳 化不僅疋將實際硬體空間每次刷新，係也包含將實際硬 體空間的部分的安排作動態地最佳化之概念。因此，不僅 是對現在未使用的機能不作硬體資源之分配，且將硬體資 源的分配予以集中，在未犠牲待機中之機能的即時響應性 之下可增加對於使用中的機能之硬體資源的分配者。 又，本發明中之動態最佳化技術為，儘管是在使用中， 對需要緊急性的機能係採取增加分配硬體資源，而對不需 要緊急性的機能則採取減少分配硬體資源，為可將硬體資 源之分配暫時的消失者。所謂的緊急性係包含處理速度、 優先順位等之概念、為對資料處理裝置之重要要求者。而 在可左右硬體資源的分配之對資料處理裝置的其他要求方 面’係考量要平行處理之作業的增減、有無中斷（interrupt) 專各種情況。本發明中之動態最佳化技術為因應對應此等 >料處理裝置的要求而分配硬體資源，亦即，將實際硬體 空間的構成作動態地最佳化。 將實際硬體空間作動態地最佳化之1個方法為，假想 1299941 資料處^置所會遭遇的所有的場合，再對其預先決定最 適合之實際硬體空間的安排，作為周圍環境資μ(或組離 資訊）而準備，每次作載人之方法。此方法係能預先解: 在實際硬體空間所產生之時序收斂等問題，所以在確保資 料處理裝置之性能點上係較佳。然而，要假想於所有方案 中所會遭遇的場合係不可能，若以限定的場合為對象作某 程度最佳化、且欲獲得在其他的場合巾可獲巾練能之況 用的解時，則造成使實際硬體空間作動態最佳化之效果係 漸薄。 其他方法之一為，把作為用以封裝某機能的單位而設 計的㈣模組（Ι ρ或程序庫）以僅表示邏輯閘和其等的 接續狀態之連線表的狀態作準備，而在其機能成為必要 時將其連線表之一部份或全體配合實際硬體空間之空出 的工間作動態地配置及配線、且映像（)之方法。 此^法之考量為，因應實際硬體空間之瞬間的狀況而將電 彈丨生地作動態配置，所以可將硬體空間作最動態地最佳 ^ 、、上 ' 然而’依據連線表的配置及配線之處理為，靜 台匕 了八 : I之設計及在開發階段也需要龐大的時間處理，在 ^ 、像其處理的瞬間係有必要反覆。再加上瞬間之實際硬 ^門的實際情況和其他的要素，要在瞬間依據必要之電 路的連線表來解決配置、配線之諸問題而作映像在實際上 ^ η忐。就算提供了大體上以時脈單位或周期單位能高 速解决包含有時序收敛的問題之硬體，也因為需另外準備 樣的硬體資源所以並不經濟，且等待那樣的硬體之登 1299941 場’係使得硬體空間動態最佳化之執行變困難。 從連線表的狀態，以欲利用其連線表來封裝之電路的 一部份之適當範圍為單位，解決各個電路單位内之配置、 配線’將其等之電路單位配置在實際硬體空間之空出的空 間，縮小將其等之電路單位予以接續之配置、配線的問題， 依此係具有能縮短解決每映像的瞬間之配置、配線問題的 時間之可能性。然而，在作配置、配線時之實際硬體空間 的狀況係時時刻刻作變動。因此，總是因應狀況而在瞬間 動態地解決配置、配線問題並不容易，就算是可以、也因 為用在硬體資源及電力上之經常花費並未改變，因此並不 能解決所謂提供一種高性能高機能、低晶片成本：低消費 電力之資料處理裝置的課題。 、 於是，本發明中係提供一種架構碼（architecture code)，該架構碼具備：目標電路資訊，把用以執行應用程 式的電路之至少一部f分的目才票電路映像於可將電路動態地 重組態之邏輯電路區域的一部份；介面電路資訊，用以把接 於該目；f示電路的介面電路映像於該邏輯電路區域；及在該 介面電路執行之邊界條件。目標電路之最適當例為，把作 為執行應用程式之用以封裝某機能之單位而設計之硬體模 組作複數個分割之分割電路。在用以封裝硬體模組所要的 硬體資源為少的場合，也可在不分割之下進行目標電路 化，且生成與其對應之介面電路資訊以封裝在邏輯電路區 域0 在具有可將電路動態地重組態之邏輯電路區域的資料 1299941 處理裝置中，太欢 程、依架構碼之目摔電m法入為具有取得架構碼之工 路區域映像目標電 貝汛而在邏輯電 程、以及按架構碼:：目標電路之介面電路的工 又，太路界條件以控制介面電路的動作工程。 _ < ϋ _ ^之貝料處理裝置為具有可將電路動態地重 二:資:及—架構碼一 ^ 標電路及接於並目=電路貝訊而在邏輯電路區域映像目 架構碼之邊=:;::介面電路的映像單元、以及按 單元，^ "面電路之動作㈣單元。載入 早几在&取架構碼時場合係提取（f 用著電腦等的通俨絪 而在由使 載單元。也有稱體下載之場合時係成為下 態之映像的載入’：錢載入的電路資訊而將硬體重組 係稱之為載入㈣1本說明書中，截至取得架構碼為止 載入架:碼 '、讀取等各種命令，也可利用通信系統來 體模=载=、Γί單元及動作控制單元也可作為硬 可作為八金， 割而進行目標電路化，依此係 式的執路而封裝在邏輯電路區域。因此，依應用程 元之機处的且右實現載入單元、映像單元及動作控制單 機能的份就可在那樣的條件下，解放分配予此等 駿貝源’而可分配用以實現其他硬體模組之硬艟 貝1提升平行處理能力又改善處理速度。 體 ;1月中’從用以執行包含硬體模組的應用程式之 12 1299941 電路的原始（。riginal)連線表’分割某適當的範圍，而在 被分割之單元内係解決配置、配線問題，生成可在邏輯電 路區域之-部份映像之目標電路資訊。其次，從依目標電 路資訊所構成的目標電路之原始的連線表上之形成邊界的 資訊而生成介面電路資訊。再者’將原始的連線表變換為 目標電路的集合，解決其等之目標電路間之配置、配線問 題，且生成介面電路中之邊界條件。因此，而目標電路間 之配置、配線問題係作為介面電路中之邊界條件，在架構 碼之生成階段係被解決。 。因此，在實際硬體空間之使電路可動態地重組態之邏 輯電路區域的空出的空間上配置目標電路時，依載入單元 取得適切的架構碼、且依映像單元映像目標電路，同時: 其周圍映像介面電路、藉由執行控制單元而依據邊界條件 來控制介面電路，依此可在實際硬體空間上將目標電路作 動悲地配置以執行目標電路。因&，依實際硬體 間：狀態，單單是將所期望的、或者適切的目標電路二 面電路安排在邏輯電路區域就可執行目標電路。於是可 止所謂的必需在瞬間解決目標電路之 疋°防 之發生於未然。 -置及配線問題 :發明中’映像在實際硬體空間之可重組態的 路&域之1個或複數個目標電路係在其狀態被執疒。* 電路之邊界係經由介面電路、假想的接續於^ 目標 標電路所屬的硬體模組之多數個目標電路。 成其目 馬此，目辨带 路之邊界係在接續有多數個目標電路之假 示 祖二間的狀 13 1299941 態下被控制。因此，在映像之際，目標電路和介面電路可 映像於實際硬體空間之邏輯電路區域之可利用之任一區 域。 °° 再者，在與相鄰的目標電路之邊界中的介面電路資訊 及邊界條件為一致或對應的場合，意味著欲映像之目標電 路和相鄭的目標電路係在假想硬體空間中鄰接之目標電 路因此，可在未經由介面電路下使相鄰的目標電路彼此 直接被接續般地將目標電路映像。亦即，可將映像於實際 硬體空間之實際的目標電路之集合的大小、配合實際硬體 空間的狀態而作自由地改變。可將複數個目標電路在實際 硬體空間上分散地映像、也可集中地映像，可極彈性地使 用實際硬體空間。 於邏輯電路區域，在現在及/或過去以時間上及/或 空間上做分散配置之目標電路彼此的接續也容易。把被區 分為時間上及/或空間上而映像之他方之目標電路的介面 電路之狀態，制動作控制單元、依據邊界條件而反映至 要執行之-方的目標電路之介面電路的控制，藉此、可把 在實際硬體空間中區分為時間上或空間上目標電路彼此予 以容易的接續在假想硬體空間中。為此，在邏輯電路區域 事先設置用以記憶於現在及/或過去被映像之目標電路的 介面電路狀態之邊界資訊記憶體者係較佳。在他方之目標 電路亦包含有在時間上及，或空間上未接續下之被映像的 自身的目標電路。依此， 即使依條件使某目標電路在實際 硬體空間消滅、再生 〇 ’也可在假想硬體空間做連續的處理 1299941 再者’也可複數構成依同一目標電路資訊的電路實例以提 高平行度及提高可靠度。這樣的控制可取決於架構碼，也 可取決於映像單元與動作控制單元之組合。 本發明之架構碼具有各種利用方法。藉由以如程式之 指令集般可連續循跡（trace)的狀態提供要映像在實際硬體 空間之架構碼，可依架構碼來控制資料處理裝置。架構碼 也可圮憶在記録媒體而加以提供，且經由網路等之通信手 段來提供也可以，也可依遠距離操作來改變硬體的構成。 又，在取代以往之系統L S I的使用方法方面，係依 載入單元，且依據對f料處理裝置之要求（緊急性、或新 作業之開始或者平行處理狀態之變化、有無巾斷等等）、被 映像之目私電路的執行狀況、及包含邏輯電路區域之可利 用狀況的動作&境資訊’由具傭複數個架構碼之架構程序 庫取得所期望的架構碼，依應用程式之執行狀況可將資料 處理裝置之硬體作動離是 L敢適合的構成。最佳化的準則係可 依動作環境資訊而決定，在盆 w 在其上係會設置1個或複數載入 早元、映像單元、執行护制罝 Μ订徑制早兀。在實際硬體空間之空出 的空間上映像新的目濟雪 、 ^電路’又消去既使用的目標電路， 而為將具有緊急性的硬 ^ ^ 硬體模組予以優先的映像，係將其他 硬體模組之分割電路暫時 組之硬體資源又將分配到其他硬體模 用 、、歹’暫時的縮小，而在實際硬體空間的利 用方法上並無限制。 又’經由將硬體電路牟 ❸蚀〆 电略木構碼化，資料處理裝置之利用 ^貝值係飛躍地增大。以為职从 '^ 又限的利用方法而言，係可將架構 15 1299941 程序庫封裝在資料處理梦番 处理裝置。例如，可提供-具有此眘极 處理裝置、和至少封裝& ;斗 夕釕忒在此貝料處理裝置之丨個硬體 為被使用在各個控制吱眘枓♦ί … 貝枓處理之複數個自動控制機構， 且使複數個硬體模組的分判雷敗 ^刀口j冤路各自動態地映像在 路區域上之自動控制梦罟 ^. 徑制裝置。在處理機器人之視覺資訊、萨 覺資訊時，硬體資源係主要被分配於其等之控制所必要： 硬體模組之分割電路，所謂的步行機能等之其他自動控制 機構之控制上所必要的硬體模組之分割電路由實際硬體空 間被逐出的控制係成為可能。 二 ^ 一方面，也可經由對網路等之資料處理裝置的外侧進 行通信以取得架構碼，若具有可將目標電路映像之程度的 硬體空間’則可自由地利用龐大的硬體資產。例如、可將 網際網路上存在之多種多樣的硬體資產映像在手邊之携帶 終端設備之L S I上而利用。如同機器人，藉由組合具備 各種機構之裝置、係能以小的資源來執行多種多樣的作 業。又，架構碼係經常地被更新（update)，所以在經常被更 新的控制電路之下係可使多種多樣的作業執行。 又’藉由具備有本發明之資料處理裝置、天線、連接 器等之與外界的通信上不能以電路來實現之通信上所必要 的機構、及專用在顯示器、麥克風等之輸入輸出的機構之 終端設備，藉此係可從執行各種通信、通信以外的機能， 例如可提供監控身體的狀態之機能等各式各樣的服務。 且，執行各個服務的電路構成係可使用經常被更新之最新 者0 16 1299941 目標電路的尺寸係具彈性的、只要是比在映像對象之 邏輯電路區域可映像肖人女 ^ 呎像包含有介面電路之尺寸還小就好。目 古 的尺寸為小者則實際硬體空間之最佳化的效率為 ^而對1個硬體模組所準備之架構碼的量係變多。 在要映像之降，+ 1 DQ i 務 ，、本^明中，只要有硬體空間則可將複數個 、A電路彙整映像。因此，依目標電路的尺寸而反覆映像 ,丨：數隻龐大’其結果為處理時間會增大那樣的擔心係減 y f可重組態的架構中，有關具備複數個由教數之可 、〜的電路所構成的電路塊之架構，架構碼係包含有能 、電路塊的單位來映像之目標電路資訊者為佳。 1本發明之架構碼係可適用在具有可將電路動態地重組 k輯電路區域之所有的資料處理裝置。然而，若如同 日GA為將電路的構成記憶在查用表丁）之硬體 2則係具有用以變UUT之數個時脈，而有執行速度 穿者延遲之可能性。因&，本發明中係提供一種資料處理 、置’該資料處理裝置係具有具備複數個在重組態上所需 時間非常短的元件之邏輯電路區域。 厂本發明之70件具備有將輸入資料邏輯運算而將輸出資 料輪=之運算核心，運算核心係具備選擇器，其被輸入有 用以扣不邏輯運算之多位元的功能碼（function c〇de)、而依 2入資料來選擇輸出資料。因為光是供給被輸人至運算核 ^功能碼就能變更邏輯，所以在不需要將L U τ重寫之 下可高速地交換邏輯。 外元件係具備有，在將η設為複數之整數時，n 17 1299941 個輸入；η個輸出 田11個輸入來選想/工立 輪入介面；以及由η 、擇任愚的輸入資料之 擇而由η李统$ & 〃、，、輪入及輪出資料任一作任音選 田η系統之輪出的任一作輸 ”壬忍選 如，若為2次元擴屉之輪出介面者較佳。例 人疋擴展的邏輯電路舔敁 4、可從東西南北（前後左* w，’則複數〇之候補為 也可對4方向任 方向任―都可輪入資料， 万向任—輪出資料。又，若A 邏輯電路區域，_# 右马具有3次元擴展的 竦則複數11之候補為6,且可由前德尤士 μ 下之6方向任一輸入資料，也可對6方6由二後左右上 再者，士 - Μ J ^ 6方向任一輸出資料。 者此70件也作為不執行邏輯運算之單 來作用。此外，在… 純接績切換元件 或輸出資料之暫存考孫^^ 貝料 存"佳。右不使用暫存器則無解碼器 :&依存性，或者可構成適用在執行少量處理之電 路’:使㈣存11則可構成刻狀態機It (State machine) 等之高時脈依存性的處理之電路。 依本^明，施以數個時脈或周期的單位而使實際硬體 空間成動態的最佳化。因此，交換使用之自由度相當大， 忐同時以高位準來實現所謂的高性能高機能、低晶片成 本、低消費電力之相反的幾個要求。因此，可重組態技術 有效性係飛躍地增大。可動態重組態之電路區域中的封裝 效率係提升’與專用L S I比較之下為使内部的作業效率 更加提升’係在晶片成本、性能及消費電力等3點上可提 供有利的解決手段。又，因為可動態重組態之硬體為可程 式的硬體之特徵被最大限度地活用，所以在以往的L s I 開發手法中，有關為了物理設計和機能驗證、及品質保證 1299941 上所兩要之數個月以上的時間之硬體的提供，原理上係可 提供不需要此等期間之架構。 亦即，本發明中係提供可實現之硬體空間的動態最佳 化技術。以往，係將有形體之硬體電路資訊和控制命令程 式那樣的硬體電路之軟體資訊作為統—成i個稱為架構碼 的體系所編碼化的新資訊而提供。因&，在硬體的執行周 期中，在應用程式要求（架構）的拘束條件下，把其瞬間 成為有效的硬體資源及被要求的處理性能予以折衷，經由 執行動態的最佳化，即使是對針對特定應用程式用而設計 的專用L S I，可重組態的晶片係可在晶片成本、性能要 求、及/肖費電力等3方面顯示其優異性。 用以貫現硬體空間之動態最佳化的架構之基本要素技 術可舉例出、可分時執行硬體電路之電路分割執行和繼續 執行技術，複數個硬體電路間之通道接續技術，動態硬體 電路生成技術、縮小技術、消去交換技術，硬體電路資訊 之緊密化技術和電路資訊之高速移動技術，應用要求和資 源間交換使用、軟體技術，硬體電路及軟體資訊之高速仿 真技術。本發明之架構碼係可支持此等技術者。 又，本發明之架構碼係包含目標電路資訊（分割電路 資訊）、介面電路資訊、及邊界條件者，再者，架構碼係大 部分為硬體電路資訊及軟體資訊等2類。硬體電路資訊係 可包含把可使用的硬體資源設為100%的場合之各電路的 模組相關資訊（靜態拓撲學（tOP〇l〇gy)資訊和動態模組執 行資訊）、階層構造、優先順位、例外處理條件、及動態交 19 1299941 換使用條件等。架構碼係可包含以邊界條件為首之硬體電 路之機能、輔助支援時序控制之資訊全體，在那當中也包 含依以往的命令程式、向量表格、應用程式之稱為晝像等 的資料資訊之軟體資訊。 例如，在微處理器之場合，係存在有僅如外部中斷控 制部、例外處理部之類的特定條件為必要的電路、以及如 同解碼器或資料路徑般以較高的頻率被執行的電路。若使 用本發明的架構碼，把在硬體空間階層地構成之硬體電路 $所謂的微處理器之機能面重新分析，作為使得假想之動 恕執行可動態最佳化那樣的重組態之資訊的集合體，可提 供微處理器之硬體及軟體資訊。此乃與_般的程式空間不 同’且由假想平行執行之複數個架構碼所構成。然後，依 架構碼而被封裝之目標電路之内，有關電路交換不充裕的 未構碼係被儲存於Ls 1内部的記憶體。相反的，有關電 路執行、起動充裕的目標電路之架構碼係被儲存在外部記 憶體，而在由外部記憶體載入内部記憶體之後而被執行。 、本發明之資料處理裝置的架構LSI可為由以下所構 ^具傷作為載人單元及映像單元之機能、且架構碼在硬 -上翻說而執行硬體之初始化及分割用之外部、 速载入控制單元（RLC)·且傷你炎批 间 _ )〜、備作為執行控制單元之機能 執仃兩速邏輯電路交換動作之控制與階層的資訊傳達 (傳送）之高速邏輯通信主站（RTM);以及成為邏輯電 區域之、直接分割執行各種硬體電路（包含測試電路） 的高速邏輯電路交換元件（RXE)群。針對本發明之實 20 1299941 施形態，本發明之其他課題、構成、及效果一起在以下當 中更詳細地作說明。 【實施方式】 圖1係顯示本發明之資料處理裝置的—例。此資料處 理裝置！係架構L S !，具備有：可將電路作動態重組態 之邏輯電路區域（RC區域，可重組態區域）1〇;記録有 幾個硬體模組的架構碼20之架構程序庫2;在可重組態的 硬體10上翻訳架構碼20以執行硬體的初始化及分割之高 ，载入控制單元（RLC) 11;以及、執行高速邏輯電路 父換動作之控制及階層的資訊傳達（傳送）的高速邏輯通 信主站（RTM) U。RL C11係具備作為由程序庫2取 知架構碼20取得（提取或下載）之載入單元（lu) u 的機能。再者，R L C11具備有依架構碼2〇之目標電路資 訊及介面電路資訊、而將目標電路19和接在其目標電路 19之介面電路18映像於Rc區域1〇之映像單元 14的機能。R TM12係具備作為依架構碼的邊界條件以控 制介面電路18的動作控制單元之機能。又，rtmi2係， 使現在及/或過去被映像區域1〇之目標電路19的 介面電路18的狀態因應需要而記憶在邊界資訊記憶體 1 5 ’以執行目標電路19間的資訊傳達。 在以下的例子中，架構碼2G之目標電路資訊為，將硬 體模組分割成適當的範圍、且可映像於& c區域Μ般地被 生成。因此，依目標電路資訊而構成在& c區域1〇之目標 21 1299941 電t 19係成為，把作為用以封裝某機能之單位而設計的硬 體=組予以分割之分割電路。因&，在以下中將以分割電 路貝訊作為目標電路資訊而包含的架構碼2〇、及分割電路 19為例再說明本發明。 貝料處理裝置1係更具備：記憶有用以執行應用程式之 應用程式4的RAM5;依據應用程式4而使用資料處理裝 置1的硬體資源以執行處理之R丨s c處理器（精簡指令集 口十鼻機，reduced instruction set computer)6 ;接收中斷信號 之中斷控制單元7 ;對資料處理裝置1之各硬體資源供給 時脈^號之時脈產生源8 ;以及對外部記憶體控制資料的 輸入輸出之資料輸入輸出介面9qRAM5係形成也由RC 區域1Θ存取。 圖2係顯示有關本發明之資料處理裝置1的不同例 子。作為CPU或DSP之硬體係可由1個或複數個硬體 模組（硬體巨集）來提供。同樣地，將架構碼2〇載入之載 入單元（LU) 13、映像單元（MU) 14及動作控制單元 (R T Μ ) 12之各機能也可由1個或複數個硬體模組來提 供。再者，中斷檢測單元（I U ) 7也可由硬體模組提供。 因此’可將此等硬體模組作分割電路化且依架構碼而在r C 區诚10動態地構成。為此，圖2所示之資料處理裝置1為， 在RC區域10依分割電路19和介面電路ι8，形成處理器 6、L· U 13、M U 14及R Τ Μ 12的機能部分的或者有必要 的話全體被執行。 因此，在此資料處理裝置1中，RZ SC處理器6的 22 1299941 機能係使用R C區域10而被執行，所以依映像於尺c區域 10的電路、也包含有R c區域1〇的控制之資料處理裝置i 的控制係被執行。在此場合，於資料處理裝置i中由構成 被固定之硬體所執行之機能係在起動資料處理裝置之架構 L S I 1之際、或者重置（reset)之際，係成將其構成映像於 R C區域1〇之初始設定機能16。此初始設定機能16可以 是獨立的電路、或者是如同RTM12包含於用以管理或控 制R C區域10之固定的必要機能，而由固定具有其機能的 硬體來提供也可以。 如此，依映像在RC區域10之電路，係可執行包含有 R C區域10之控制的資料處理裝置i之控制。因此，藉由 在RAM4準備也包含有資料處理裝置丨的控制之架構碼 28,係可利用架構碼28來執行資料處理裝置i的控制。因 此，可將依據具備有複數個指令集之以往的程式的控制改 變為依據架構碼28的控制。此乃經由記録媒體、網路、及 通信等而提供架構碼28,不僅是硬體資訊，且意味著包含 以往的軟體資訊也可封裝在資料處理裝置1，資料處理裝 置1之通用性（flexibility)係擴大。 又，如同匕咖則㈣打難等機能’在資料處理裝 置1中，雖然在執行應用程式上係必要的，但是對複數個 應用程式提供具_性的機能之架構碼係，作為支援資料 處理裝置^基本的機能的架構碼29而可不同於應用程式 用架構碼2〇獨立地供給m系統之架構碼29係可鱼 在以往的程式基礎下運作的處理器中之。mbi〇s的對 23 1299941 應處理。再者，藉由*媳会 支援系統的硬體也作為架構碼29來提 供，使得在不要 ^ 〇0 父換動作的場合、或可降低 父換動作的周期之場^人g主 V. ^ 教场合時，成為可使用以RC區域10之交 換動作的硬體所佔的區域 肝從主應用程式執行用的硬體。 可將RC區域1G的利用效率提升，可提供以少的硬 體貝源來發揮最大限度之處理能力的LSI。 圖3係表示架構碼2G的—例。架構碼20係由硬體電 路貝訊^和軟體資訊22所構成。硬體電路資訊η係具 備·分割電路資訊23’將某機能單位作為電路封裝所設計 之硬體模組（ί Ρ或程序庫）做複數分割的分割電路㈠映 像在R C區域1()的—部份；及把接在分割電路β之介面 電路18映像於只。區域1〇之介面電路資訊以。軟體資訊 22係包含用以識別架構碼20之識別資訊25、及在介面電 路18中執行的邊界條件26,再加上其他資訊27、例如， 十於其他分割電路之優先順位、例外處理條件、動態交 条件及分割電路的執行順序等之資訊。依架構碼 構成電路之原始（Primitive )的功能資訊及拓撲學係 t部破明確’各個分割電路19之功能及分割電路19的接 續關係也變明確。 本例之資料處理裝置丨中，例如，用以執行圖i及 2所示夕ό二 ^ ^ 斤謂Α的機能之電路構成（硬體模組）係被啤予 作為A 1〜λ 。 A 11之架構碼20。又，用以執行所謂的Β機能 電路構成係被賦予作為Β 1〜B m之架構碼20，而用以 執订所謂的c機能之電路構成係被賦予作為C 1〜C X之 24 1299941 架構碼2〇’用以執行所謂的〇機能之電路構成係被賦予作 為〇1〜〇7之架構碼。此外n、m、Uy係適當的整數。 如圖4所示，在資料處理裝置1執行屬自動控制裝置 之-例的機¥人7G的控制之場合，A機能係執行聽覺η 之控制及資料處理，B機能係執行視覺72之㈣及資料處 理，C機能係執行語言能力73之控制及資料處理，D機能 係執灯身體機能74之控制及資料處理。並且，在資料處理 裝置1之RC區域10,此等複數個自動控制機構7二* 之硬體模組（A模組至D模組）时割電路係各自被動態 地映像。在RC區域H)中’各個機構71〜74用之硬體模 組所佔的面積係被動態地控制，如，在機器人7〇要合話 時，為了會話、聽覺、視覺及語言能力係會被大大的要V， 所以用以控制機能A、BAC之分割電路19所佔的面積係 增大。-方面，在機器人70要執行利用身體的作業時，、因 為視覺及身體機能的能力會被大大的要求1以控 B及C之分割電路19所佔的面積係會增大。 此機器人70再具備有外界例如經由無線或有線 續至網際網路等之電腦網路的機構乃。因此，用以執^_ ::能之架構碼成為可由外界下載。因此，基本上能 器人70執行的作業之種類的係變沒有範圍。且，在 之供給源中，、經由更新架構碼’因為可經常依最新的硬體 模組來控制機器人70,所以也解決所謂的硬體過時之門 題。又，也可以使用架構碼而遠距離操作機器人7〇。基^ 上與外界之通信所必要的機能當中之能以電路彌補的； 25 1299941 係使用架JL^ 此，1、碼而利用本例的資料處理裝置1來執行。因 以電路的機構75係成為具備有天線、連接器等之不能 彌補的硬體。 載通信用貝料處理裝置1不能彌補通信的場合，係搭 成在通信；料，理m以支援通信機能、同時可設計 樣，在 i負荷小時支援其他機能。針對其他機能也同 予以集/機此用方面，將1個或複數個資料處理裝置1 資料處理：：政搭載、在身體機能的負荷小時，可將其等 回:置1使用在語言處理等之其他的機能。 略構表示搭載著資料處理裝置1之終端設備8〇的概 因此經由广端設備80也具備用以與外界通信之機構85。 字架構碼由外界下載，依終端設備80而可提供各 二=服務。而若搭載著顯示器、麥克風、揚聲器二 =出機構81，則可提供必需畫像、音声等之輸入輸出 每服務。再者，若具備感知光、溫度等之感知器82的 二沾則不局限在照相機及溫度計等之服務，可提供監控身 體的服務等、及佶用古α ^ *及使用有感知器82之其他各式各樣的服務。 並且，經由從外界下載架構碼，係可經常利用最新的硬 模組之機能。 體 @ 6係表示架構碼2〇之生成方法。首先，要在 中生成硬體模組之原始#y、 π始的連線表。截至生成連線表為止 的階段係使用C語言等之高階語言、v e r i i g等之 硬體描述語言的各式各樣的方法係為公知，使用任一方法 也可以。在步驟32中，將历私认、由A + 將原始的連線表分割成幾個單位， 26 1299941 在各個既分割之範圍内，以能映像在R C區域1 0般地解決 配置及配線問題而生成分割電路資訊23。 在RC區域10映像之分割電路19，係將構成RC區 域10的硬體之以適切範圍為單位的電路塊使用1個或複數 個被配置般地分割。經由使用此分割方法，係可在r C區 域10有效地配置分割電路19。又，像可在分割電路19間 頻繁地產生資料交換之分割方法，若考慮將分割電路19個 別地映像在RC區域10時就不能說是好的分割方法。話雖 如此，那樣的分割電路19之組合係在R c區域1〇的狀況 所許可之範圍同時地映像般地可在本發明中賦予優先順 位。因此，本發明之資料處理裝置丨中，容許連線表之各 式各樣的分割方法、且可對應。然而，步驟32中，作成將 原始的連線表分割、把將其分配於尺c區域ι〇的硬體之作 業作某程度的反覆而可獲得最適當的分割電路資訊Μ者 係較佳。 ° 丹有，於步驟33中 $ %衣 < 分割冤與 的邊界之資訊而生成介面電路資訊24。因此，於鄰接a 二割電路19和邊界為一致的部分，介面電路資訊24⑹ 成為部分地具有共通之介面電路資訊以的架心 其次人’在步驟34中，將原始的連線表變換成分割電$ 的機:般=其等之分割電路19間’執行作為硬_ :成也：決包含有時序收斂問題等之配置及配線〗 成在，·面電路18中之邊界條件26。因此，鄰接: 27 !29994l 19和邊界為一致或以可接續的狀態對應著，在介 路資訊24成為相同或對應的構成 成為相I或對應的條件。㈣# * 4界條件也 星有董…、… 成為具有部分地共通、或 ”有對應的邊界條件26之架構碼被生成。 ίο上：外’在使分割電路在實際硬體空間（邏輯電路區域) 上映:而執：作為硬體模組的機能般地編譯 因為可獲得對其他分”路之優先驗、例外處理 ^牛、動態交換使用條件、分割電路的執行順序等之資訊， =包含有其等而在步驟35生成架構碼N。因此，、硬體 果、、且係由複數個分割電路19而被構成在假想硬體空間 且依㈣碼20而使其—部份成為在屬實際硬體空間之 RC區域10實現且,, 貫見且了執仃。被映像在R C區域10之分割 電路1 9可謂為電路實例。 " 假想硬體空間和實際硬體空間係經由介面電路19而 : 皮聯結：於實際硬體空間上配置配線之際的時序收斂等問 人.項不所4利用邊界條件26來控制介面電路丨9之解決 策略目ilt，不論是假想硬體空間或實際硬體空間都可使 用所期望的分割電& 19來執行軟體的處理、及硬體的處 圖7係表示在資料處理裝置1中、使用架構碼20以在 區域10生成分割電路19及介面電路18而執行之過 =。百先，在步驟41中，載入單元13係把由R 丁 Μ 12所 才曰疋之架構碼20從程序庫2取得。在本例的資料處理裝置 1中，雖然有R 1 S C處理器ό執行應用程式4的事例、 28 1299941 及依架構瑪28而實現在RC區域10的構成使資料處理裝 置被控制的事例，但是在任一個當中，RTM_依據動 作環境資Μ衫要取H構碼，再對“單元13發出 指不。動作環境資訊係包含，依應用程式4或架構碼28而 可獲得之對該資料處理裝置1之要求、來自中斷控制電路 的中斷負。孔、既映像在RC區域1〇之分割電路Β的執 行狀況、及R C區域10之可利用狀況（有無空位區域、有 無可置換之分割電路等等）。 載入單7L 13係在程序庫2有碼20時，係輸出位址而提 取碼20。載入單元13若具備適當的通信機能，則可由其 他的資料處理裝置、外部的記憶體、甚至是被網路接續之 伺服器、其他的網路上資源以取得碼2〇。如同架構碼Μ， 架構碼係強制的或主動地載入載入單纟13之載入構成，依 此、藉由架構碼也可將資料處理裝置丨中的處理作主動地 控制。 步驟42中，映像單元14係依被取得之架構碼2〇的分 割電路資訊23及介面電路資訊24而在R c區域1〇、映像 分割電路19及接於其分割電路之介面電路18〇Rc區域 ίο的狀況為，用以控制分割電路19的執行之R TMi2能 好好的把握最佳精度，所以映像單元14係依R TMi2的 指不，而在RC區域1〇之空出的硬體空間或可替換 (replace)的硬體空間上映像分割電路19及介面電路18。 在其時，在與相鄰的分割電路19之邊界的介面電路資訊 24及邊界條件26為一致或對應的場合時，因為係在假想 29 1299941 硬體空間中鄰接之分割電路19,所以在實際硬體空間ι〇 中係可照那樣作接續。因此，係以未經由雙方的介面電路 之下使相鄰的分割電路彼此被接續般地映像分割電路19。 此外，在圖1及圖2等當中，為簡略地表示、介面電路18 係僅形成在分割電路19之左右。在分割電路19為不只是 左右、也包含有與上下接續的配線之場合時，介面電路18 係安排成在分割電路19的上下左右以覆膜（capsule)包住分 割電路19。此外，若R c區域1G為具有在3次元方向擴 展、且分割電路19也為具有在3次元方向擴展的的電路， 則介面電路18係構成為立體的使分割電路19覆膜化。 基本上，分割電路19係成為被映像MRC區域丨〇之 空位區域。依RT Μ 12所把握的動作環境資訊，對於既映 像於R C區域1〇之其他分割電路，若有將新的分割電路 19作優先映像之緊急性，也可以把既映像完的其他分割電 路19 m縮小以形成空位㉟域。而既消去之其他分割電 路19係在除去緊急性之後，於R c區域1〇再度映像，可 從最初’或者從途中來執行。又，在既縮小之其他分割電 路19中，處理速度係依反覆將分割電路19作映像的工程 而會降低，但是可繼續地執行有關其分割電路之機能的處 理。如此，在本例之資料處理裝置i巾，在Rc區域1〇， 雖然會與動作環境資訊等依存，但可神出鬼沒地映像分割 電路19。將應用程式所面對的場合預先利用模擬等方式來 把握，也可在RC區域10之所定位置映像期望之分割電路 19般地作調度，可將Rc區域1()之利用效率作提升。 30 1299941 步驟43中，係使被映像之分割電路19動作。為使分 割電路19動作，在步驟44中，依據邊界條件26來控制介 面電路18而對分割電路19以所定時序供給所定資料。在 此步驟44中’利用RTM12的機能，使得於RC區域10 上在現在及/或過去被區分為時間上及/或空間上而被映 像之其他的分割電路19之介面電路18的狀態、係依據邊界 條件26而反映至動作對象之分割電路^的介面電路以 控制0此，步驟45中，被實現在實際硬體空間之分割電 路19係成為與在周圍接續有其他分割電路之假想硬體空 間為相同的狀態’其分割電路19所屬之作為硬體模組之機 能係在實際硬體空間上被執行。又，分割電路㈣作的結 果係被輸出至介面電路18，所以RTM12係其介面電路 18的狀態被映像M C區域1〇之其他分割電㈣的介面 電路作空間上傳達，又對次一被映像之其他分割電路 19之介面電路18經過時間作傳達。依此，在假想硬體空 間中、信號係依連線表*傳播、硬體模組的機能係被執行。 在介面電路18設定之邊界資訊係可事先記 =5。當截至其他的分割電路19被映像㈣序為止的時 :為長、又在動作途中分割電路19被消去時，經由 :記憶體15的邊界資訊設定在介面電路，係能使分； 電路19以所期望的條件動作或者再動作。 。 ^驟則’截至使被映像的分割電路19動作的 =止、係反覆步驟44及45。接著，處理既結束的分 相路係在步驟47中從Rc區域1〇被消去。或者，在 31 1299941 R C區域1 〇具有充裕、且予測以後分割電路19的機能會 成為必要的場合時，也可使縮小而存在於R C區域10。再 者’在R C區域1〇為充裕之場合時，使其按原樣而存在也 可以。 在必需連續對被輸入的資料反覆動作的分割電路19 被映像之場合時，在其處理終了為止同一分割電路19係會 存在於R C區域10。在經由提高平行度使得處理速度提升 之場合，把同一分割電路19之電路實例作複數映像以提升 處理速度也可以。並且，針對同一架構碼2〇使複數個電路 實例建構於R C區域10，且經由將其等輸出作比較也能執 仃可靠性高的處理。然後，時而判斷被要求可靠性的狀態， 時而判斷被要求處理速度的狀態，自動採用那樣的構成般 地控制資料處理裝置i也可以。另一方面，如同狀態機器， 在藉由狀態前進而會使處理内容順序改變的場合，一個接 一個不同的分割電路19係被映像。 分割電路19，亦即電路實例在被映像之際，係執行硬 體空間之動態最佳化，可對屬於主表格（taMe瓜⑸“^之R 丁 Μ 12要求其他的電路實例之起動和消去。R 丁 μ 係執 ^複數個電路生成、消去、複製、移動或電路間之通道接 續，把本來大規模電路展開於物理空間上而若未構成電路 就不動作的機能，在瞬間僅將必要的電路作為電路實例於 硬體空間一邊進行動態最佳化一邊生成，可使用資源少的 硬體空間而實質的使龐大之複數個電路平行地動作。 在硬體空間生成之分割電路19係可分為經常會存在 32 1299941 於此貝料處理裝置（架構Ls ! ) i的邏輯電路區域（電 路面）10_L之永久電$、生成之電路只存在某一定時間的 瞬時電路、及每-定時間被生成之循環電路等種類。瞬時 電路、循環（eyelie)電路實際地被執行時，在被消去之前 係以自己的執行結果將應對其他電路通知的資訊通知r τ Μ 12使其事先記憶。通常’此電路執行資訊係有效率地被 傳達到次一生成之分割電路19。相反的，RTM12係執行 電路控制以使瞬時電路間的執行資訊被有效率地傳達。 分割電路19之執行順序的確定係在生成圖6所示的架 構碼20之開發階段’由開發環境（Fw)之電路編譯器來 執行。在分割電路因外部信號、資料輸入條件而在電路執 行順序上有變更的場合，RTM12係執行此控制。相反的， 在以分割電路自身可完全控制執行順番之場合，rtm12 係因應在系統全體之優先順位而執行電路的執行區域的擴 大、縮小。 例如’ ® 1之R C區域10 ’執行A機能之a模組的分鲁 割電路Ar係連同介面電路而一起被生成，而執㈣機能 之以莫組的分割電路B1〜B3係連同介面電路一起被纟 成。分割電路B1〜B 3係被生成在由連續的電路實例所連 續之RC區域10,所以鄰接之分割電路的邊界區域係連續· 著’而由既連續的分割電路連繫於外侧的邊界係形成介面 電路18。此外，為簡單地說明、介面電路18係僅生成於 圖面的左右，但是於假想硬體空間中將分割電路上下地接 續的場合，具有生成介面電路的場合係如同上述。 33 1299941 於執行C機能的C模組中，分割電路c丨及c 2係被映 像於R C區域10 ’但在空間上被分割。因此，在各個分割 電路C1及C2形成介面電路18，此等分割電路^及〇 係經由R T Μ 12而被接續。又，於執行D機能的D模組中， 以分割電路D1及D2既接續的狀態而被映像。Rtmi2 係依在此等分割電路19之介面電路18以適當的時序來設 定資料而使得分割電路18成為有效，其結果為、保存被輸 出到介面電路18之資料，又對被空間或時間分割之接續處 的分割電路19之介面電路18作傳達。 再者，R 丁 M12係依分割電路19之架構碼2〇的資訊 及對分割電路19之動作環境資訊而由時脈產生源8對尺c 區域10之分割電路19供給之時脈信號的種類，亦即可改 變頻率。因此’可將R C區域1G的電力消費抑制到必要的 最小限度，可將效能維持為最大。對R c區域1〇之中的未 映像電路實例之區域，原則上時脈信號係不被供給。 圖8及圖9係時間既經過後之尺c區域1〇的狀態。入 機能為瞬時電路，稱為Al、A2&A3之分割電路if係接 連不斷地生成再消滅掉，在那期間的資料轉送係由r 丁 Μ 12來進行。Β機能係被R ΤΜ12要求作為在圖示之順序中 具緊急性之機能，為花費R C.區域1〇之相當的硬體資源而 被生成。圖8所示的時序中，使〇機能消滅，使用其資源 以生成多數個分割電路19。因此，圖9所示的時序中，在' Β機能之分割電路19既消滅的區域上復元D機能的分割 電路19,再度成為使D機能的處理由途中或由一開始再執 34 1299941 行。 圖10係顯示RC區域10之構成。本例iRc區域1〇 為，可將各個邏輯運算作變更之複數個元件集合之電路塊 (r X e — p i a n e ) 5丨係作格子狀（陣列狀或矩陣狀） 配列其等之間係依配線52而被接續著。依架構碼2〇而 定義之分割電路19的尺寸係以此電路塊51的倍數為單位 係較好。在那場合將分割電路資訊24作為周圍環境（組態 資訊），分割電路19係消費丨個或複數個電路塊51而被= 像。 圖11係顯示1個電路塊51之構成。本例中，電路塊 51配列成6個邏輯元件53為4χ4方式的陣列構造。各個 邏輯元件53係由在圖面之上下左右4方向鄰接之邏輯元件 53和4位70之層i的匯流排54所接續。且也準備有越 鄰接於上下左右之邏輯元件53而與位在其外侧的邏輯元 件53作接續之層2的匯流排55。因此，邏輯元件53之間 能更具彈性地接續。再者，也可配置越過3個邏輯元件53 之層3的匯流排。 各個邏輯το件53係具備作為邏輯運算元件之機能、及 作為執行邏輯凡件間之接續切換的配線開關之機能。且， 因有必要將運算的邏輯和配線接續的狀態以高速作變更或 又換，所以在本例的R C區域10中配置有稱為R X E (快 速交換元件）53之能以高速作交換動作之元件。 圖12顯示著RXE53之構成cRXE53係具備：4 系統之輸入61 ; 4系統之輸出62;由4系統之輸入61選 35 1299941 擇任意的輸入資料之輸入介面63;邏輯運算由此輸入介面 63所選擇之輸入資料P i而將資料輸出之運算核心65 ;及 用以任意選擇4系統之輸入61和運算核心65之輸出資料 P 〇且可對4系統的輸出62接續之輸出介面64。運算核 心65係成為可將邏輯運算變更之構成，扮演作為可變更邏 輯之運算元件的機能。又，輸入介面63係成為配置複數個 16對1之選擇器63 s的構成，用以從4系統之輪入61選 擇任意的1位元。輸出介面64配置複數個7對1之選擇写 64 s的構成，其兼具來自運算核心65之輸出妒〇及4系統 之輪入61的路徑選擇。 圖13係顯示運算核 成。運算核心65係具備選擇器66用以把指示邏輯運算之 16位元的功能碼p f當作輪入且依輸入資料$丨而選擇輸 出資料p 0。運算核心65再具備有：將4位元的輸入資料 切i解碼且生成丨6位元之選擇器66的選擇信號之解碼器 7，將4系統之輸入61的任一資料或輸出資料$ 〇予以閂 =暫存ϋ 68;及用以選擇在暫存器68㈣的信號之選 擇器69 a及69 b。 圖14及圖15係顯示運算核心65的動作。運算核心 之動作係依模態信號p m而改變。圖14之模熊〇為， 運算核心65係依4位元的輸入眘料 · 出、 和入貝才切1而生成1位元的輸 貝枓"且將其輸出資料…暫存器68閃鎖而輸 二。圖14之模態1為，運算核心65係依4位元的輸入資 …而生成i位元的輸出資料”’且其輪出資料" 36 1299941 在不以暫存器68閂鎖下作輸出 ^ 。輪出資料0 〇係取決於 16位元的功能碼p f及解碼輪入次 貝科炉i的結果。因此， 如圖16所示，在此等模態1及2中 r ’經由改變功能碼p f， 運算核心65蚤從4輸入a μ / 、 N D閘到4輸入比較器 (comparator )，係可作為 9 種 _ ιν， 頌Μ上之不同的邏輯運算元 件來使用。 再者’運算核心65係對選擇 為66與功能碼$ f之組 合執行邏輯運算。因此，並不需如 个而如同以往的FPGA在使 用了 S R A Μ等記憶元件的杳用砉Γ J 一用表（L UT)上設置邏輯。 因此，可省略對SRAM執行輸 J八W出的周期，能以既對 運算核心65輸出功能碼9 f的睥 町呀序、瞬間地在運算核心 65交換要執行的運算。因此， 个1巧的運异核心65係稱為 高速交換運算元件。 在圖15所示的模態2至模態4中，i個運算核心65 係作為2個運U件來作用、用以對2位元的輸入信以 1輸出1位元的輸出信號"。亦即，内建之16對i的選 擇器66係叹疋成作為2個4對1的選擇器來動作。在此等 模:態2至4中，運算核心65係如同圖16所示，經由改變 功月匕碼"’從反相器（inverter)到2輸入E X N 0 R閘， 係可2 7種類以上之不同的邏輯運算元件來使用。 此外，由圖15所示之模態5至模態7中，可將運算核 作為對3位元的輪入信號φ i輸出1位元的輸出信號 ”之運算元件來使用。若容許追加位元之輸入，則因為 内建之16董+ 1 、 的選擇器6 6能設定為作為2個3對1之選 37 1299941 擇器來動作，所以運算核心65也可作為2個3位元輸入ι 位疋輸出之運算元件來利用。此等模態5至7中，運算核 〜65係如圖16所示，經由改變功能碼φ f，從3輸入Α nd閘到全加器（fulladder)，可作為5種類以上之不同的 邏輯運算元件來使用。 口如此，本例之構成R c區域1 〇的R X E 5 3係能以選 擇^方式作高速邏輯交換qR EX53更具備有在内部將輸 出貝料閂鎖之暫存器68’而要徹底的將輸出資料作輸出， 依F:F亦可在時脈同步之狀態輸出。因&，可將數位電 ，中常被使用之組合電路（解碼器）和順序電路（狀態機 二，Ltate machine)及運算電路（資料路徑），利用架構碼 的電路資訊而有效率地封裝且執行。 為^例之可邏輯重組態之元件（RXE) 53係考慮構成 狀配置ΓP歹]或矩陣。因此，具備有適合以2次元作格子 網路為i二系統之輸入輸出。然而，若在元件間作接續的 對應。再能以2系統或3系統的輸入輸出作 ==以上之輸入輸出係較佳。此外，本例之運算核 用選擇芎方；〇r〇雖然以高速且可交換動作般地採 輯的門期則Γ但是若可消耗對查用“LUT)輸入邏 的周期則也可採用具備“T的運算核心。 、 又’在本例中，係利 陣，但是也可利用邏輯運算用之構：的…3來構成矩 來構成矩陣。再者，藉由把算術成用之元件 异術计异為主的元件、以產生 38 1299941 位址為主的元件等之專用於某程度的機能或具有汎用性但 是某機能之處理能力高的複數種類的元件以適當的密度作 配置的矩陣，係也可構成將電路重組態之R C區域。 【產業上可利用價值】 系統之硬體架構通常大多是在設計開始（檢討）的階 段作為所要求規格而被確定的。然而為了對應在實際的應 用程式為固定的階段中之要求的變化、及在設計初期階段 之時間點所未預想到之要求規格的變更，近來、F p G A 及P L D係採用可變更硬體構成之架構。然而，其靈活性 的本身係使構成内部的基本元件冗長化，且在晶片成本之 競爭力這點、及與專用設計之LSI及ASSP比較之下 動作頻率這點上係成為不利的要素。 最近，可動態重組態機構係有被注目之趨勢，且也漸 漸能彌補所謂晶片成本高的問題及動作頻率低之缺點。但 是，其競爭力與既花費卜2年所開發的專用Ls !作比較 下係未及足夠的水準。本發明中除了解決此等問題之外，
也實現低消費電力化，整體而言係一邊實現現在之§ 〇 C 的成本效能，一邊執行對架構之動態最佳化，可實現下個 將到來之超（hyper) S 〇 C。 -方面’現在的L S ”幵’發之問題在於，所謂的晶片 成本之競爭力、以及即使性能、低消費電力化為最佳但是 開發期間和開發成本為最不利的問題點，但此等問題也可 獲得解決。 u u 以現在L S I設計的常識而言 ♦ 係以硬體描述語言 39 1299941 (VerUog-HDL或VHDL)為中心，將其翻訳（邏輯合成） 成符合因應各公司之半導體製程的程序庫之接續形式。在 此時，依物理配線和各邏輯閘（電路）之接續形態係會影 響動作頻率’但是比其還更大的問題為，從系統結構的觀 點看來係有不能最佳化的問題點。亦即，現在的s〇 c及 F P GA、可動悲重組態技術為，在要執行硬體之際，係 形成不能實現來自架構級之動態最佳化的構造。本發明係 可將在執行硬體之際的硬體空間作動態最佳化以解決此 問題。 又，於現在之LSI開發手法與封裝方法中，可以說 為提升系統之可靠性及保證品質上所花費的成本係異常地 大。其巾1個要因為，若未封裝測試電路則不能檢驗内部 之機能，而若封裝測試電路則因其測試電路而佔據晶片面 積使得晶片成本上昇。因此，最後雖然存在有提升品質的 手段，終究是成為與成本上之交換使用而在可靠性及品質 保證上具有限度。因而造成，對於消費性商品最需要被測 試本身係會造成剝奪製品的競爭力之結果。再者,用 以使除錯（debug)容易化的設計也是為了整體的開發時間和 開發資源所必要的構思，但還是成為用在該設計上的費用 使晶片、成本上昇的要因。 本發月係可解決此等所有課題。本發明之硬體空 岐最佳化技術為、僅於必要料序使得用以保證可靠性 及时質的電路存在而可使錢的成本料成為 使除錯容易化之電路，若除錯完了則—般上係沒有必^ 1299941 相反的’ 丫、要生成在必要的時序除錯應追加之除錯用電路 就好，本發明中係可極容易地作對應。 再者，依據架構碼之本發明，將來使用網路等係可動 態地變更、生成用以執行測試電路和其他機能之電路，係 可大幅地降低構築大規模且複雜的系統之成本。因此，在 手邊持有既内建有小型晶片化之本發明的資料處理裝置的 終端設備，經由網路而與具有龐大資源的假想硬體空間作 接續’係、可利用手邊的小型終端來執行多種多樣的機能。 此系統與經由網路-邊與龐大的輸人輪出資料作通信-邊 用存在於網路上的硬體資源來執行處理的現在的方式係 相反的發想，乃係所謂的欲將網路上所存在的硬體資 源=用手邊的終端來執行者。因&，可緩和大量的輸入輸 出貝料之收發以降低網路負冑、且能保證資料隱秘性等、 具有各種優點的系統係可依本發明而構築。 又，在上述中，雖然係以本發明適用在以半導體積體 電路技術為基礎的L s 1上之例子作說明，但是本發明係 7適用在形成所謂的電路網之所有的資料處理裝置。亦 不局限在以電氣或電子層級（level)的電路技術為基礎 =資料處㈣置，對於形成以光、生物、分子或原子構造、 2冓w等為基礎的電路網之所有的資料處理裝置本發 明都可適用。 【圖式簡單說明】 【圖1】表示本發明之資料處理裝置的概略構成圖。 41 1299941 【圖2】表示本發明之不同的資料處理裝置之例圖。 【圖3】表示架構碼之概要圖。 【圖4】表示由資料處理裝置所控制之機器人的概略 構成圖。 【圖5】表示具備資料處理裝置之終端設備的概略構 成圖。 【圖6】表示生成架構碼之過程的流程。 【圖7】表示在資料處理裝置執行架構碼之過程的流 程。 【圖8】表示RC區域之構成的一例圖。 【圖9】表示不同的rc區域之構成的一例圖。 【圖1〇】表示R C區域之硬體構成圖。 【圖11】表示元件配置圖。 【圖12】 【圖13】 【圖14】 【圖15】 【圖16】 表示元件構成圖。 表示運算核心之構成圖。 表示運算核心之動作例圖。 表示運算核心之其他動作例圖。 表不能以運算核心執行的邏輯運算之例圖。 【主要元件代表符號】 ••架構程序庫 ••RAM ••中斷控制單元 ••資料輸入輪出介面 1 ··資科處理裝置 4 · ·應用程式 6 · · R I S C處理器 8 ··時脈產生源 42 1299941 10 · •邏輯電路區域（R C區域， 可重組態區域） 11 · •高速載入控制單元 (R L C ) 12 · •高速邏輯通信主站 (R T Μ ) 13 · •載入單元（L U ) 14 · •映像單元（Μ 18 · •介面電路 19 · •目標電路 20 · •架構碼 21 · •硬體電路資訊 22 · •軟體資訊 23 · •分割電路資訊 24 · •介面電路資訊 25 · •識別資訊 26 · •邊界條件 27 · •其他資訊 51 · •電路塊 53 · •邏輯元件 54 · •匯流排 62 · • 4糸統之輸出 63 · •輸入介面 63 s • 16對1選擇器 64 · •輸出介面 65 · •運算核心 66 · •選擇器 67 · •解碼器 68 · •暫存器 69 a 、69b · •選擇 70 · •機器人 71〜 75 · ·機構 80 · •終端設備 81 · •輸入輸出機構 82 · •感知器 85 · •機構 43