JP6290855B2 - データ処理装置およびその制御方法 - Google Patents
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Description
1.制御ユニットが取得ユニットのオンオフまたはポストユニットのオンオフをサイクル単位で制御し、複数のエレメントのチャネルに対する取得およびポストをサイクル単位で変更すること。
・制御ユニットが自律的に論理エレメントの処理内容、取得ユニットのオンオフまたはポストユニットのオンオフをサイクル単位で制御すること。
・外部からのローディングにより論理エレメントの処理内容、取得ユニットのオンオフおよびポストユニットのオンオフをサイクル単位で制御すること。
Claims (11)
- 複数のエレメントと、前記複数のエレメントの間でデータを転送するチャネルとを含むデータ処理部を有し、
前記複数のエレメントのそれぞれは、論理エレメントと、
前記論理エレメントの入力側と前記チャネルとの接続をサイクル単位でオンオフし、データの取得の要否を制御する取得ユニットと、
前記論理エレメントの出力側と前記チャネルとの接続をサイクル単位でオンオフするポストユニットとを含み、
前記データ処理部は、さらに、前記取得ユニットの前記オンオフおよび前記ポストユニットの前記オンオフをサイクル単位で制御するタイミング制御ユニットを含み、
前記ポストユニットは、付加情報を含む拡張ビットを出力するユニットを含む、装置。 - 請求項1において、
前記複数のエレメントのそれぞれが前記タイミング制御ユニットを含む、装置。 - 複数のエレメントと、前記複数のエレメントの間でデータを転送するチャネルとを含むデータ処理部を有し、
前記複数のエレメントのそれぞれは、論理エレメントと、
前記論理エレメントの入力側と前記チャネルとの接続をサイクル単位でオンオフし、データの取得の要否を制御する取得ユニットと、
前記論理エレメントの出力側と前記チャネルとの接続をサイクル単位でオンオフするポストユニットと、
前記取得ユニットの前記オンオフおよび前記ポストユニットの前記オンオフをサイクル単位で制御するタイミング制御ユニットとを含む、装置。 - 請求項1ないし3のいずれかにおいて、
前記タイミング制御ユニットは、前記論理エレメントの処理内容をサイクル単位で変更するユニットを含む、装置。 - 請求項1ないし4のいずれかにおいて、
前記データ処理部に、アプリケ―ション、アルゴリズムまたは論理を実装する情報を格納するメモリを有し、
前記実装する情報は、前記複数のエレメントのいずれかを選択する情報と、
前記取得ユニットの前記オンオフおよび前記ポストユニットの前記オンオフの少なくともいずれかをサイクル単位で制御するタイミング情報とを含む、装置。 - 請求項5において、
前記メモリから前記実装する情報の少なくとも一部を、前記チャネルを介して前記複数のエレメントのそれぞれに供給するユニットを有する、装置。 - 請求項1ないし6のいずれかにおいて、
前記チャネルは配線群を含み、
前記取得ユニットは、前記配線群のいずれかの配線との接続をサイクル単位でオンオフするユニットを含み、
前記ポストユニットは、前記配線群のいずれかの配線との接続をサイクル単位でオンオフするユニットを含む、装置。 - 請求項1ないし7のいずれかにおいて、
前記チャネルは、第1の方向に沿って配置された第1の配線チャネルと、
前記第1の方向と異なる第2の方向に沿って配置された第2の配線チャネルとを含み、
前記データ処理部は、前記第1の配線チャネルおよび前記第2の配線チャネルに時分割で接続する配線ボックスを含む、装置。 - 請求項8において、
前記配線ボックスは、入力側ボックスと、出力側ボックスとを含む、装置。 - 請求項1ないし9のいずれかにおいて、
前記タイミング制御ユニットは、自律的に前記取得ユニットの前記オンオフおよび前記ポストユニットの前記オンオフをサイクル単位で制御する機能と、
外部からのローディングにより前記取得ユニットの前記オンオフおよび前記ポストユニットの前記オンオフをサイクル単位で制御する機能とを含む、装置。 - 請求項1ないし10のいずれかにおいて、
前記ポストユニットは、同期機能を実現する多チャンネル対応の出力スイッチを含む、装置。
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2013040536 | 2013-03-01 | ||
JP2013040536 | 2013-03-01 | ||
PCT/JP2014/001129 WO2014132669A1 (ja) | 2013-03-01 | 2014-03-03 | データ処理装置およびその制御方法 |
Related Child Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2017197078A Division JP6656217B2 (ja) | 2013-03-01 | 2017-10-10 | データ処理装置およびその制御方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPWO2014132669A1 JPWO2014132669A1 (ja) | 2017-02-02 |
JP6290855B2 true JP6290855B2 (ja) | 2018-03-07 |
Family
ID=51427943
Family Applications (2)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2015502791A Active JP6290855B2 (ja) | 2013-03-01 | 2014-03-03 | データ処理装置およびその制御方法 |
JP2017197078A Active JP6656217B2 (ja) | 2013-03-01 | 2017-10-10 | データ処理装置およびその制御方法 |
Family Applications After (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2017197078A Active JP6656217B2 (ja) | 2013-03-01 | 2017-10-10 | データ処理装置およびその制御方法 |
Country Status (11)
Country | Link |
---|---|
US (3) | US9667256B2 (ja) |
EP (1) | EP2963824B1 (ja) |
JP (2) | JP6290855B2 (ja) |
KR (1) | KR20150127608A (ja) |
CN (1) | CN105027446B (ja) |
AU (1) | AU2014222148A1 (ja) |
CA (1) | CA2901062A1 (ja) |
EA (1) | EA201591613A1 (ja) |
IL (1) | IL240911A0 (ja) |
SG (1) | SG11201506674RA (ja) |
WO (1) | WO2014132669A1 (ja) |
Families Citing this family (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN107478710A (zh) * | 2017-09-14 | 2017-12-15 | 安徽理工大学 | 一种消除Hadamard离子迁移谱基线漂移失真方法 |
US11360930B2 (en) | 2017-12-19 | 2022-06-14 | Samsung Electronics Co., Ltd. | Neural processing accelerator |
JP7080065B2 (ja) * | 2018-02-08 | 2022-06-03 | 株式会社Screenホールディングス | データ処理方法、データ処理装置、データ処理システム、およびデータ処理プログラム |
WO2021090711A1 (ja) * | 2019-11-06 | 2021-05-14 | 太陽誘電株式会社 | データ処理装置および情報処理装置 |
Family Cites Families (22)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5850564A (en) * | 1995-05-03 | 1998-12-15 | Btr, Inc, | Scalable multiple level tab oriented interconnect architecture |
GB2305759A (en) * | 1995-09-30 | 1997-04-16 | Pilkington Micro Electronics | Semi-conductor integrated circuit |
US5963050A (en) * | 1997-02-26 | 1999-10-05 | Xilinx, Inc. | Configurable logic element with fast feedback paths |
US6020760A (en) * | 1997-07-16 | 2000-02-01 | Altera Corporation | I/O buffer circuit with pin multiplexing |
US6678646B1 (en) * | 1999-12-14 | 2004-01-13 | Atmel Corporation | Method for implementing a physical design for a dynamically reconfigurable logic circuit |
TWI234737B (en) * | 2001-05-24 | 2005-06-21 | Ip Flex Inc | Integrated circuit device |
TW577020B (en) * | 2001-07-12 | 2004-02-21 | Ip Flex Inc | Integrated circuit device |
US7380100B2 (en) * | 2001-09-07 | 2008-05-27 | Ipflex Inc. | Data processing system and control method utilizing a plurality of date transfer means |
WO2005022380A1 (ja) | 2003-08-29 | 2005-03-10 | Ipflex Inc. | データ処理装置 |
CN100545827C (zh) * | 2004-07-30 | 2009-09-30 | 富士通株式会社 | 可重配置电路及可重配置电路的控制方法 |
US7779380B2 (en) | 2004-10-28 | 2010-08-17 | Ipflex Inc. | Data processing apparatus including reconfigurable logic circuit |
US7493426B2 (en) * | 2005-01-31 | 2009-02-17 | International Business Machines Corporation | Data communication method and apparatus utilizing programmable channels for allocation of buffer space and transaction control |
US7268581B1 (en) * | 2005-04-21 | 2007-09-11 | Xilinx, Inc. | FPGA with time-multiplexed interconnect |
JP2007041796A (ja) * | 2005-08-02 | 2007-02-15 | Mitsubishi Electric Corp | コード生成装置 |
US7486111B2 (en) * | 2006-03-08 | 2009-02-03 | Tier Logic, Inc. | Programmable logic devices comprising time multiplexed programmable interconnect |
WO2007149527A2 (en) | 2006-06-21 | 2007-12-27 | Element Cxi, Llc | Fault tolerant integrated circuit architecture |
DE102006032650B3 (de) * | 2006-07-13 | 2007-09-06 | Technotrans Ag | Farbversorgungsvorrichtung für eine Druckmaschine |
WO2008026731A1 (fr) * | 2006-08-31 | 2008-03-06 | Ipflex Inc. | Procédé et système pour le montage d'un modèle de circuit sur un dispositif reconfigurable |
US7500023B2 (en) * | 2006-10-10 | 2009-03-03 | International Business Machines Corporation | Facilitating input/output processing by using transport control words to reduce input/output communications |
JP5014899B2 (ja) * | 2007-07-02 | 2012-08-29 | ルネサスエレクトロニクス株式会社 | 再構成可能デバイス |
JP5251171B2 (ja) | 2008-03-06 | 2013-07-31 | 富士通セミコンダクター株式会社 | 論理回路装置 |
DE102011121159A1 (de) * | 2011-12-15 | 2013-06-20 | Olympus Winter & Ibe Gmbh | Resektoskop mit einem Schaft |
-
2014
- 2014-03-03 SG SG11201506674RA patent/SG11201506674RA/en unknown
- 2014-03-03 CA CA2901062A patent/CA2901062A1/en not_active Abandoned
- 2014-03-03 KR KR1020157024247A patent/KR20150127608A/ko not_active Application Discontinuation
- 2014-03-03 EP EP14756929.7A patent/EP2963824B1/en active Active
- 2014-03-03 WO PCT/JP2014/001129 patent/WO2014132669A1/ja active Application Filing
- 2014-03-03 AU AU2014222148A patent/AU2014222148A1/en not_active Abandoned
- 2014-03-03 JP JP2015502791A patent/JP6290855B2/ja active Active
- 2014-03-03 EA EA201591613A patent/EA201591613A1/ru unknown
- 2014-03-03 CN CN201480011702.8A patent/CN105027446B/zh not_active Expired - Fee Related
- 2014-03-03 US US14/771,570 patent/US9667256B2/en active Active
-
2015
- 2015-08-30 IL IL240911A patent/IL240911A0/en unknown
-
2017
- 2017-05-10 US US15/591,632 patent/US10009031B2/en active Active
- 2017-10-10 JP JP2017197078A patent/JP6656217B2/ja active Active
-
2018
- 2018-06-11 US US16/004,975 patent/US20180294814A1/en not_active Abandoned
Also Published As
Publication number | Publication date |
---|---|
JP6656217B2 (ja) | 2020-03-04 |
SG11201506674RA (en) | 2015-09-29 |
EP2963824B1 (en) | 2020-08-19 |
EP2963824A1 (en) | 2016-01-06 |
AU2014222148A1 (en) | 2015-09-17 |
CN105027446A (zh) | 2015-11-04 |
US20180294814A1 (en) | 2018-10-11 |
US20170257102A1 (en) | 2017-09-07 |
CA2901062A1 (en) | 2014-09-04 |
KR20150127608A (ko) | 2015-11-17 |
WO2014132669A1 (ja) | 2014-09-04 |
JP2018029377A (ja) | 2018-02-22 |
EP2963824A4 (en) | 2016-10-19 |
IL240911A0 (en) | 2015-10-29 |
US10009031B2 (en) | 2018-06-26 |
CN105027446B (zh) | 2019-06-21 |
US9667256B2 (en) | 2017-05-30 |
US20160020771A1 (en) | 2016-01-21 |
JPWO2014132669A1 (ja) | 2017-02-02 |
EA201591613A1 (ru) | 2016-05-31 |
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Legal Events
Date | Code | Title | Description |
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A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A711 Effective date: 20170421 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A821 Effective date: 20170421 |
|
A871 | Explanation of circumstances concerning accelerated examination |
Free format text: JAPANESE INTERMEDIATE CODE: A871 Effective date: 20170512 |
|
A975 | Report on accelerated examination |
Free format text: JAPANESE INTERMEDIATE CODE: A971005 Effective date: 20170615 |
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A131 | Notification of reasons for refusal |
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A61 | First payment of annual fees (during grant procedure) |
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R150 | Certificate of patent or registration of utility model |
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R250 | Receipt of annual fees |
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