TWI298927B - Semiconductor devices including trench isolation structures and methods of forming the same - Google Patents

Semiconductor devices including trench isolation structures and methods of forming the same Download PDF

Info

Publication number
TWI298927B
TWI298927B TW095112091A TW95112091A TWI298927B TW I298927 B TWI298927 B TW I298927B TW 095112091 A TW095112091 A TW 095112091A TW 95112091 A TW95112091 A TW 95112091A TW I298927 B TWI298927 B TW I298927B
Authority
TW
Taiwan
Prior art keywords
trench
isolation
layer
thickness
isolation layer
Prior art date
Application number
TW095112091A
Other languages
English (en)
Other versions
TW200711033A (en
Inventor
Dong-Suk Shin
Seung-Jin Lee
Yong-Kuk Jeong
Ki-Kwan Park
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of TW200711033A publication Critical patent/TW200711033A/zh
Application granted granted Critical
Publication of TWI298927B publication Critical patent/TWI298927B/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
    • H01L21/76229—Concurrent filling of a plurality of trenches having a different trench shape or dimension, e.g. rectangular and V-shaped trenches, wide and narrow trenches, shallow and deep trenches
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01J—ELECTRIC DISCHARGE TUBES OR DISCHARGE LAMPS
    • H01J37/00—Discharge tubes with provision for introducing objects or material to be exposed to the discharge, e.g. for the purpose of examination or processing thereof
    • H01J37/32—Gas-filled discharge tubes
    • H01J37/32009—Arrangements for generation of plasma specially adapted for examination or treatment of objects, e.g. plasma sources
    • H01J37/32082—Radio frequency generated discharge
    • H01J37/321—Radio frequency generated discharge the radio frequency energy being inductively coupled to the plasma
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02126—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material containing Si, O, and at least one of H, N, C, F, or other non-metal elements, e.g. SiOC, SiOC:H or SiONC
    • H01L21/0214—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material containing Si, O, and at least one of H, N, C, F, or other non-metal elements, e.g. SiOC, SiOC:H or SiONC the material being a silicon oxynitride, e.g. SiON or SiON:H
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02164—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon oxide, e.g. SiO2
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/0217—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon nitride not containing oxygen, e.g. SixNy or SixByNz
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02205—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition
    • H01L21/02208—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition the precursor containing a compound comprising Si
    • H01L21/02211—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition the precursor containing a compound comprising Si the compound being a silane, e.g. disilane, methylsilane or chlorosilane
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/02227—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process
    • H01L21/0223—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate
    • H01L21/02233—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate of the semiconductor substrate or a semiconductor layer
    • H01L21/02236—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate of the semiconductor substrate or a semiconductor layer group IV semiconductor
    • H01L21/02238—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate of the semiconductor substrate or a semiconductor layer group IV semiconductor silicon in uncombined form, i.e. pure silicon
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H01L21/02271—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
    • H01L21/02274—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition in the presence of a plasma [PECVD]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31105—Etching inorganic layers
    • H01L21/31111—Etching inorganic layers by chemical means
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
    • H01L21/76232—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials of trenches having a shape other than rectangular or V-shape, e.g. rounded corners, oblique or rounded trench walls

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Plasma & Fusion (AREA)
  • General Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • Analytical Chemistry (AREA)
  • Element Separation (AREA)

Description

1298927 19688pif.doc 九、發明說明： 【發明所屬之技術領域】 本發日狀關於半導體科（semi瞻du伽以 及其製造方法’且特別是關於具有溝渠隔離（trench isolation)結構之半導體元件以及其製造方法。 【先前技術】 —隨著半導體元件變得更加高度整合，通常需要元件之 隔離溝渠的南覓比（aspect ratio)之增加。高寬比之增加 通常使得利舰緣層來填充溝渠*不產生空隙變得更為困 難。具有極佳間隙填充特性的高密度電漿化學氣相沉積 (high-density plasma chemical vapor deposition, HDPCVD)技術目於高度整合之半導體元件巾用於形成溝 渠隔離層而眾所周知。 圖1以及圖2為說明習知溝渠隔離方法之剖面圖。參 看圖1，襯墊氧化物層（pad oxide layer)以及襯墊氮化物 層（pad nitride layer )依次形成於半導體基板 (semiconductor substrate) 11上。襯墊氧化物層以及襯墊 氮化物層連續地經圖案化以形成暴露半導體基板η之預 定區域的概墊氧化物圖案（pad oxide pattern) 14以及襯塾 氮化物圖案（pad nitride pattern) 15。使用襯墊氮化物圖案 15作為蝕刻罩幕（etch mask)來蝕刻所暴露之半導體基板 11以形成溝渠16以及18。因此，第一溝渠16形成於半導 體基板11之胞區域（cell region) C中以界定胞主動區域 (cell active region) 12。另外，第二溝渠18形成於半導體 1298927 19688pif.doc 基板Η之周邊電路區域（peripheral circuit region) P中以 界疋周邊主動區域（peripheral active region) 13。圖示胞 主動區域12以及周邊主動區域13形成為頂部寬度小於底 部寬度的梯形形狀。 第二溝渠18通常具有比第一溝渠16之寬度更大的寬 度。意即’具有比第一溝渠16之寬度更大的寬度之第二溝 朱I8开>成於周邊電路區域p中。钮刻所暴露之半導體基 板11以形成溝渠的製程可為（例如）各向異性蝕刻製程 (anisotropic etching pr〇cess )，諸如乾式蝕刻（_ etching)。另外，同時形成第一溝渠16以及第二溝渠i8 可提供減少之製程時間。圖示胞主動區域12之侧壁具有與 ，邊主動區域13之側壁不同的斜度（sl〇pe)。具體言之， 第一父又角（crossing angle) Θ1形成於胞主動區域u之 頂部表面與側壁之間，且第二交叉角Θ2形成於周邊主動區 ，13之頂部表面與側壁之間。通常，第二交叉角Θ2大於 第乂又角Θ1。意即，胞主動區域12之側壁可接近於90〇, 而周邊主動區域13之侧壁與胞主動區域12之侧壁相比可 具有更平緩的斜度。 一，有第一溝渠16以及第二溝渠18之半導體基板u 化以於第—溝渠16以及第二溝渠18的内壁上形成 1 土氧化物層（sidewall oxide layer) 19。共形氮化矽層 (conformal silicon nitride layer) 20 層=之半導體基板11的整個表面上。 返後執行用於形成隔離層之製程以填充第一溝渠16 1298927 19688pif.doc 以及第二溝渠18。隔離層形成製程（is〇lati〇n丨吖沉 forming process)使用HDPCVD技術。使用HDPCVD技術之隔離 層形成製程包括被交替且重複地執行之沉積製程以及濺鍍 姓刻製程（sputter etching process)。在沉積製程期間，初 步氧化物層（preliminary oxide layer) 22形成於具有氮化 石夕層20之半導體基板η的整個表面上，且藉由濺鑛姓刻 1程來，刻初步氧化物層22。另外，當執行濺鍍蝕刻製程 自第一溝渠16以及第二溝渠18之側壁所濺鍍的初步 氧化物層22可再沉積於相對之側壁上。因此，隔離層22, 形成於第一溝渠16以及第二溝渠18内。 具有苐一厚度31之隔離層22’形成於第一溝渠π的上 部側壁上，且具有第二厚度32之隔離層22，形成於第二溝 渠18的上部側壁上。當側壁之間的距離彼此接近時通常更 容易發生再沉積。胞主動區域12中彼此面對之側壁之間的 距離小於周邊主動區域13中彼此面對之側壁之間的距 離。因此，第一厚度31大於第二厚度32。當重複地執行 沉積製程以及濺鍍蝕刻製程時，通常於第一溝渠16之上部 側i上出現懸垂物（overhang)。懸垂物通常於第一溝竿16 内導致空隙。 /、 現參看圖2,已提議對HDPCVD裝置施加高偏壓功率 (bias power)的方法，以便最小化懸垂物並增強溝渠16 以及18之掩埋特性（burial pr〇perty)。然而，高偏壓功率 可致於周邊主動區域13之侧壁以及胞主動區域12之侧 壁上發生電聚破壞（plasma damage)。如參看圖1所描述， 1298927 19688pif.doc 具有相對較小之厚度32之隔離層22，形成於第二溝渠18 的上部側壁上。因此，周邊主動區域13之上部侧壁相對更 有可能文到電漿的破壞。當電漿破壞重複地施加至周邊主 動區域13之上部侧壁時，襯墊氮化物圖案15可能脫離半 導體基板11。
Hopper 專人的名稱為 is〇iau〇n rprench Fill Pix)Cess，， 之美國專利第6,806，165 B1號中描述用於溝渠隔離的別種 方法。如H〇Pper等人所描述，共形HDp襯墊形成於具有 溝渠之半導體基板上。HDP氧化物層形成於具有HDp襯 墊之半導體基板上以填充溝渠。於相同裝置内連續地執行 形成HDP襯墊之製程以及形成HDp氧化物層之製程。 因此，需要用於同時掩埋具有窄寬度之溝渠以及具有 大寬度之溝渠的改良型溝渠隔離方法。 【發明内容】 本發明之某些實施例提供溝渠隔離方法，其包括於半 導體基板中形成第一溝渠以及與第一溝渠相比具有更大寬 度的第二溝渠。使用第一高密度電漿沉積製程（Wghdensi侬 plasma deposition process )來形成下部隔離層（1〇wer isolation layer)，其於第一溝渠之上部側壁上具有第一厚度 且於第二溝渠之上部側壁上具有第二厚度，第二厚度大於 第一厚度。使用不同於第一高密度電漿沉積製程的第二高 密度電漿沉積製程而於包含下部隔離層之半導體基板上形 成上部隔離層（upper isolation layer)。第一以及第二高密 度電漿沉積製程可為化學氣相沉積製程。 1298927 19688pif.doc 在^他實施例中，帛二高密度電聚化學氣相沉積製程 5弟Γ松度電聚化學氣相沉積相比使用更高的偏壓功 二於第一溝朱之上部側壁上具有第二厚度的下部隔離層 上部隔離層之形成期間抑制對第二溝渠之侧壁造成的電 漿破壞。 、，在另外貫施例巾，形絲_溝渠以及第二溝渠包括： 於半$體基板上形輪墊氧化侧案；以及於襯墊氧化物 圖案上形餘塾氮化物圖案。使職純化物圖案作為姓 ，罩幕來選擇性地㈣半導體基板。在形成第—溝渠以及 弟溝^之後可藉由熱氣化（thermal oxidation)而於第 一以及第二溝渠之内壁上形成氧化矽侧壁層。在形成第一 ，渠以及第二溝渠之後，可形成共形地覆蓋包含第一以及 第二溝渠之半導體基板的襯墊。襯墊可為氮化矽層、氮氧 化矽層以及/或氧化矽層。下部隔離層與上部隔離層相比可 在更低的溫度下形成。 在其他實施例中，形成下部隔離層包括將包含第一以 及第二溝渠之半導體基板置於高密度電漿化學氣相沉積反 應器内的基板支撐物（substrate support)上。對配置於高 密度電漿化學氣相沉積反應器外部的感應線圈（inducti〇n coil)施加電漿功率（plasma p〇wer)。對基板支撐物施加 約3000瓦至約4000瓦的偏壓功率。將半導體基板之溫度 调郎為約200 C至約500 C之間的溫度，且將石夕源氣體 (silicon source gas)、惰性氣體（inertgas)以及反應性氣 體（reactive gas )供應至高密度電漿化學氣相沉積反應器。 1298927 19688pif.doc 調節半導體基板之溫度可包括將氦（He)氣供應至配置於 基板支撐物内的冷卻管（co〇ling pipe)。矽源氣體可為 S1H4，惰性氣體可為氦（He)氣以及/或氬（Ar)氣，且反 - 應性氣體可為H2以及/或〇2。 • 在另外實施例中，第二厚度至少是第一厚度的約一倍 半大。第二厚度可為約1〇奈米至約川〇奈米。 在其他實施例中，形成上部隔離層包括將包含下部隔 φ 離層之半導體基板置於高密度電漿化學氣相沉積反應器内 ~ 的基板支撐物上。對配置於高密度電漿化學氣相沉積反應 為外部的感應線圈施加電漿功率。對基板支撐物施加約 3〇〇〇瓦至約6000瓦的偏壓功率。將半導體基板之溫度調 節為約400°C至約800°C之間，且將矽源氣體、惰性氣體以 及反應性氣體供應至高密度電漿化學氣相沉積反應器。矽 ，氣體可為SiHr惰性氣體可為氦（He)氣以及/或氬（Ar) 氣’且反應性氣體可為η2、〇2以及/或NF3。 _ 在另外實施例中，在形成上部隔離層之後，蝕刻上部 隔離層以及下部隔離層以於第一以及第二溝渠的底部表面 - 上形成下部掩埋隔離圖案（lower buried isolation pattern) 、 以及上部掩埋隔離圖案（upper buried isolation pattern )。另 一下部隔離層以及另一上部隔離層形成於所形成之下部掩 埋隔離圖案以及上部掩埋隔離圖案上。蝕刻上部隔離層以 及下部隔離層可包括使用含氫氟（HF)酸的氧化物蝕刻劑 來濕式蝕刻上部隔離層以及下部隔離層。 在其他實施例中，提供包含溝渠隔離結構之半導體元 1298927 19688pif.doc 件:兀件包含半導體基板t之具有寬度的第一溝 二'第二溝渠，第二溝渠具有比第-溝渠之寬 1=碰上具有第一厚度且於第二溝渠之二二 上具有大於弟一厚度的第二厚度。下 土 離層填充第-以及第二溝渠。 ㈤d 上部隔 供氧:：二:例中’於半導體基板與下部隔離層之間提 襯==气=導體基板與下部隔離層之間‘ 呈鮮J马乳化石夕層、氮氧化 第二厚度可至少是第—厚度的約一倍;大及/第== 1〇奈米至約100奈米。下部隔離層可為第一高密:電= 〇Hgh d_y pla_，HDp)氧化 ^ 為第二腑氧化物層。 且上札離層可 在其他實施例中，元件更包括第 下方的下部掩埋隔以 部___與下部隔離層之間。 上'上部掩埋隔離圖案、下部隔離層以及 礼離層可為高妓錢（HDP)氧化 【實施方式】 犬中I文I參看隨附圖式來更充分地描述本發明，隨附圖 ϋ不本發明之實施例。然而，本發明可以許多不同形 且不應將其解釋為限於本文所陳述之實施例。 此等實施例以使得本揭露案將詳盡且完整， 將S將本發明之齡完全傳達至熟f此項技術者。在圖 12 1298927 19688pif.doc 式中，為明確起見可能誇示層以及區域的尺寸以及相對尺 寸。 ，，應瞭解，當稱一元件或層是“位於另一元件或層 上 連捿至或躺接至另一元件或層時，其可直 • 接位於另一元件或層上、連接至或耦接至另一元件或層， 或可存在介入元件或層。相反，當稱一元件是“直接位於 另一元件或層上、直接連接至”或“直接辆接至，，另 φ 元件或層B守，不存在介入元件或層。全文中相同的數字 - 表示相同的元件。如本文所使用，術語“以及/或，，包括一 或多個相關列出項的任何以及全部組合。 應瞭解，儘管本文中可使用術語第一、第二等來描述 各種元件、經件、區域、層以及/或部分，但是此等術語不 應限制此等元件、組件、區域、層以及/或部分。此等:語 僅用，將一元件、組件、區域、層或部分區別於另一區域°、 €或邛刀因此，在不脫離本發明之教示的情況下，下文 所論述之第一元件、組件、區域、層或部分可稱 件、組件、區域、層或部分。 • ，，本文中可使用諸如“於······之下，，'“於…下 、/方任、下部”、“於……上方，，、“上部，，以及其類似 術7之空間相對術語來便於描述，以描述如圖中所說明之 兀=或特徵與另一（或多個）元件或特徵的關係。應瞭 ^工間相對術語意欲包括使用中或操作中之元件的除了 圖中所描綠之方位以外的不同方位。舉例而言，若將圖中 的讀翻轉，則被描述為位於其他元件或特徵“下方，，或 13
1298927 19688pif.doc 之下的凡件接著將定向成位於其他元件或特徵“上 方’’。因此，例示性術語“於......下方”可包括上方以 下方的兩方位。元件可以另外方式來定向（旋轉9〇产^严
於其他方位）’且相應地解釋本文中所使用之空間相^二 符。 田I 本文所使用之術語僅是為描述特定實施例之目的， 並非意欲限制本發明。如本文中所使用，除非本文另 明確指示，否則單數形式“一，，以及“所述，，亦意欲 複數形式。更應瞭解，術語“包含以及/或包括明 書中使用時指定存在所陳述之特徵、整數、步驟、操作、 元件以及/或組件，但不排除存在或添加一或多個^他特 徵、整數、步驟、操作、元件、組件以及/或其族群。寸 本文中參看剖面說明來描述本發明之實施例，剖面說 明疋本發明之理想化實施例的示意性說明。如此，將期待 偏=由（例如）製造技術以及/或容許度所產生的說明形狀 之變化。因此，本發明之實施例不應解釋為限於本文中所 兒月之特疋Q域形狀，而是包括自（例如）製造過程所產 生的形狀偏差。舉例而言，圖示為矩形之蝕刻區域通常將 具有圓形或彎曲特徵。因此，圖示之區域本質上為示意性 且其形狀並不意欲說明元件之區域的精確形狀，且不 意欲限制本發明之範疇。 除非另外有定義，否則本文中所使用之所有名詞（包 括專有名詞）具有與本發明所屬技術領域中具有通常知識 者瞭解之含義相同的含義。更應瞭解，諸如常用辭典中所 14 1298927 19688pif.doc * ^義之鑛的術語之含A應解釋為與其在侧技術的情形 中之含義-致’且將不在理想化或過分正式之意義上加以 解釋，除非本文中如此明確地定義。 • 現將參看圖3至圖13來描述本發明之實施例。圖3 . 至圖8疋说明根據本發明之某些實施例之溝渠隔離方法的 剖面圖’圖9至圖12是說明根據本發明之其他實施例之溝 渠隔離方法的剖面圖，且圖13是適用於本發明之某些實施 φ 例中的咼密度電漿化學氣相沉積裝置的示意圖，在描述圖 3至圖8以及圖9至圖12之實施例時可參看圖13。 首先芩看圖3,襯墊氧化物層以及襯墊氮化物層依次 形成於半導體基才反Μ上。襯墊氧化物層可由熱氧化物層形 成。襯墊氮化物層可由氮化矽層以及/或氮氧化矽層形成。 襯墊氧化物層可用以減輕由半導體基板51與襯墊氮化物 層之間之熱膨脹係數（thermal expansion coefficient)的差 所導致的應力。襯墊氮化物層以及襯墊氧化物層可連續地 經圖案化以暴露半導體基板51之預定區域並形成堆疊之 襯墊氧化物圖案55以及襯墊氮化物圖案56。隨後，可使 - 用襯墊氮化物圖案56作為蝕刻罩幕來（例如）各向異性地 ~ 姓刻所暴露之半導體基板51以形成溝渠57以及58。 第一溝渠57形成於半導體基板51之第一區域i中以 界定第一主動區域53。第二溝渠58形成於半導體基板5ι 之第二區域2中以界定第二主動區域54。第一主動區域” 以及第二主純域54可形成為了貞部寬度小於其底部寬度 的梯形形狀。第-區域1可為胞區域，且第二區域2可= 15
l厶y〇yδ I 19688pif.doc 周邊電路區域 形成於第二區域2中之第 比可具有更大的寬度。可藉由（^ S8與第—溝渠57相 向卜異性_製程_辭導體f )諸如乾絲刻之各 弟一溝渠57以及第二溝渠5 _J。另外，可同時形成 經形成以具有與第二主動區域Μ主動區域 53之側壁可 度。如圖3中所示，第_交又角匈壁的斜度不同的斜 53之頂部表面與側壁之間，且第成於第 一主動區域 ，區域54之頂部表面與側壁之角Θ2形成於第二 於第一交又Ml。意即，圖二之二第二交又角Θ2可大 接近於90。，而第二主動區域54 /主動區域53之側壁 之側壁相比可具有更平緩的斜度。則壁與第一主動區域53 緊接著參看圖4，包含第一、、最泪 之半導體基板51可經熱氧化以於^一、=及第二溝渠58 渠％的内壁上形成側壁氧化物層61二=以及第= 為猎由熱氧化方法而形成之氧化石夕展，巧匕物層61可 可用以在各向異性蝕刻製程期間補;：^化物廣;1 51的_破壞。 ]補救知加至半導體基板 共形襯墊65可形成於包含侧壁氧化物層61之半導體 基板51的整個表面上。襯墊65可包含依次堆疊之第一襯 墊^以及第二襯墊64。第一襯墊63以及第二襯墊64中 之每一者可由（例如）氮化矽層、氮氧化矽層、氧化矽層 或其組合層形成。在某些實施例中，可省略侧壁氧化物層 61、第一襯墊63以及第二襯墊64中之一者或多者。 16 1298927 19688pif.doc 現參看圖5以及圖13，對包含襯墊65之半導體基板 51應用第一 HDPCVD技術以形成下部隔離層67。意即， 下部隔離層67可由第一 HDP氧化物層形成。 如圖13中所示之HDPCVD裝置可包括HDPCVD反 應器90、基板支撐物93、冷卻管94、氣體管96、偏壓功 率源（bias power source) 95、感應線圈97以及電漿功率 源(plasma power source ) 98〇 展示基板支撐物93安裝於HDPCVD反應器90内部。 基板支撐物93可用以固定半導體基板51。靜電夾盤 (electro static chuck，ESC)或其類似物可用作基板支撐物 93。展示冷卻管94安裝於基板支撐物93内部以提供用於 循環冷卻劑之路徑。偏壓功率源95可電連接至基板支撐物 93以對其供應偏壓功率。氣體管96可安裝於HDPCVD反 應裔90上以供應矽源氣體、惰性氣體以及/或反應性氣 體。感應線圈97可置於HDPCVD反應器9〇的外部。電 漿功率源98可電連接至感應線圈97以供應電漿功率。 在某些實施例中’使用第一 HDPCVD技術來形成下 ^隔離層67之製程可包括將包含第一溝渠57以及第二溝 木58之半導體基板51置於基板支撐物93上。可對感應線 圈97施加5〇〇〇瓦至1〇〇〇〇瓦的電漿功率。另外，可對基 板^撐物93施加3000瓦至4000瓦的偏壓功率。可經由氣 體官96而將砍源氣體、惰性氣體以及第一反應性氣體供應 至jiDPCVD反應器、90。石夕源氣體可為（例如）卿。惰 11乳體可為（例如）He氣以及/或Ar氣。第-反應性氣體 17 1298927 19688pif.doc 可為（例如）H2以及/或〇2。 在某些實施例中，將半導體基板51調節為約2〇(rc至 約50(TC的溫度。然巾’可藉由電漿功率以及/或偏壓功率 • 而將半㈣基板51加熱至高溫。可藉由將冷卻劑供應至安 . 裝於基板支撐物93内部之冷卻管94中來調節半導^基板 51的溫度。冷卻劑可使用諸如He氣、Ar氣以及/或氛 氣之惰性氣體。詳言之，某些實施例中使用He氣。當基 • 板支撐物93為ESC時，可保持半導體基板51緊密地二^ - 至基板支撐物％，此可有助於藉由冷卻基板支撐物％來 控制半導體基板51的溫度。舉例而言，在某些實施例中， 可對基板支撐物93施加3300瓦的偏壓功率，且可將半 體基板51的溫度調節至350。(：。 、、 對於所描述之製程而言，下部隔離層67可共形地覆蓋 包含襯墊65之半導體基板51的整個表面。圖5中所示之 下部隔離層67於第一溝渠57之上部側壁上具有第一厚度 T1、且於第二溝渠58之上部側壁上具有第二厚度。 。如上文所述，第一 HDPCVD技術可為藉由1約2〇〇 • C至約500 C的範圍内調節半導體基板51之溫度而控制的 、 低溫製程（low temperature process )。與f知的較^溫度 HDPCVD技術相比，低溫製程可具有相對較高的黏著係數 (sticking coefficient)。意即，與習知的 HDpcvD 技術相 比’低溫製程可相對增加沉積於側壁上之HDp氧化物声的 厚度。 与、 然而，如上文參看圖3所描述，第二主動區域54之侧 18 1298927 19688pif.doc 壁與第一主動區域53之側壁相比可具有更平緩的斜声。 此，第二厚度T2可顯著大於第一厚度T1。在某些實 中，第二厚度T2可比第一厚度T1的一倍半還大了二‘二 貝施例中，弟一厚度T2可為弟一厚度τΐ的一倍半至:件 大。第二厚度T2可為約10奈米至約100奈来。 " 緊接著麥看圖6以及圖13，上部隔離層69形成於包 含下部隔離層67之半導體基板51上。上部隔離層69可使 鲁 用第二liDPCVD技術來完全填充第一溝渠57以及第二溝 - 渠58。意即，上部隔離層69可形成為第二HDP氧化物層。 使用第二HDPCVD技術來形成上部隔離層69之製程 可包括將包含下部隔離層67之半導體基板51備放於基板 支撐物93上。在某些實施例中，可對感應線圈97施加5〇〇〇 瓦至10000瓦的電漿功率。另外，可對基板支撐物93施加 3000瓦至6000瓦的偏壓功率。可經由氣體管而將石夕源 氣體、惰性氣體以及第二反應性氣體供應至HDPCVD反 _ 應裔90。矽源氣體可為（例如）SiH4。惰性氣體可為（例 如）He氣或Ar氣。第二反應性氣體可為（例如）氏、〇2 _ 以及/或Np3。在某些實施例中，將半導體基板51的溫度 , 調節為約400°C至約800°C的範圍。 使用第二HDPCVD技術來形成上部隔離層69之製程 可包括可被交替且重複地執行之沉積製程以及濺鍍蝕刻製 程。可使用高偏壓功率來最小化懸垂物並具有溝渠57以及 58之較j土掩埋4寸性。舉例而言，在某些實施例中，可對基 板支撐物93施加5500瓦的偏壓功率。第二主動區域54 19 1298927 19688pif.doc • 之側壁可能仍受具有第二厚度T2的下部隔離層67保護。 意即，具有第二厚度丁2的下部隔離層67可用以抑制於第 二主動區域54之側壁上發生電聚破壞。 • 如上文所述，下部隔離層67可由第一 HDP氧化物層 - 形成，且上部隔離層69可由第二HDP氧化物層形成。在 某些實施例中，下部隔離層67與上部隔離層69相比是於 更低的溫度下形成。意即，第一 HDP氧化物層與第二HDp
• 氧化物層相比可於更低的溫度下形成。另外，第一 HDP - 氧化物層以及第二HDP氧化物層可同時形成於相同設備 内。 如圖7中所示，上部隔離層69以及下部隔離層67可 經平面化以暴露襯墊氮化物圖案56。化學機械研磨 (chemical mechanical polishing, CMP )製程以及/或回蝕製 % (etchbackprocess)可用於平面化。因此，第一下部隔 離圖案67’可形成於第一溝渠57内，且第一上部隔離圖案 φ 69可形成於第一下部隔離圖案67,上。另外，第二下部隔 每隹圖木67可形成於第二溝渠％内，且第二上部隔離圖案 -=可形成於第二下部隔離圖案67，，上。如圖8中所示，可 、 携性地移除襯墊氮化物圖案56以及襯墊氧化物圖案55 以暴露主動區域53以及54的頂部表面。 現將荼看@ 9以及圖13來描述根據本發明之另外實施 =的溝木k離方法。首先參看圖9,可使用實質上如參看 =3至圖=描述之方法來形成於半 導體基板51之第一區 ^ "定第一主動區域53的第一溝渠57、以及於半導 20 1298927 19688pif.doc 體基板51之第二區域2中界定第二主動區域54的第二溝 渠58。隨後，可實質上如先前所述來依次形成下部隔離層 67以及上部隔離層69。因此，本文將不另外描述用於形成 此等層的操作。 ' /
如圖9中可知，可（例如）使用上述第二HDpcvD 技術將上部隔離層69形成為共形地覆蓋第一溝渠57以及 第二溝渠58。 ' | 現參看圖10,上部隔離層69以及下部隔離層67可經 银刻以形成依次堆疊於第一溝渠57之底部表面上的第二 掩埋下部隔離圖案67a以及第一掩埋上部隔離圖案69a， 且同時形成依次堆疊於第二溝渠58之底部表面上的第二 掩埋下部隔離圖案67b以及第二掩埋上部隔離圖案6外。 用於蝕刻上部隔離層69以及下部隔離層67的製程可為（例 如）濕式蝕刻製程（wetetchingprocess)。濕式蝕刻製程可 使用（例如）含HF酸的氧化物|虫刻劑。如圖1〇中所示， >襯墊65可暴露於第一溝渠57以及第二溝渠58的上部侧壁 上。 土 緊接著麥看圖11以及圖13，另一下部隔離層73以及 另一上部隔離層75可依次形成於包含第一掩埋上部隔離 圖案69a以及第二掩埋上部隔離圖案6%的半導體基 上。 在某些實施例中，使用上述第一 HDPCVD技術來形 f下部隔離層73。使用第一 HDPCVD技術來形成下部隔 離層73之製程可包括將包含第一掩埋上部隔離圖案09a 21 1298927 I9688pif.doc 以及第二掩埋上部隔離圖案6%的半導體基板51安裝於基 板支撐物93上。可對感應線圈97施加約5000瓦至約10000 瓦的電漿功率。另外，可對基板支撐物93施加約3000瓦 至約4000瓦的偏壓功率。可經由氣體管％而將矽源氣體、 惰性氣體以及第一反應性氣體供應至HDPCVD反應器 9〇。矽源氣體可為（例如）SiH4。惰性氣體可為（例如）
He氣以及/或Ar氣。第一反應性氣體可為（例如）H2以及 . / 或 02。 在某些實施例中，在約200。〇至約50(TC的範圍内調節 半導體基板51之溫度。然而，可藉由電漿功率以及/或偏 壓功率而將半導體基板51加熱至更高溫度。可藉由將冷卻 劑供應至安裝於基板支樓物93内部之冷卻管94中來調節 半導體基板51的溫度。冷卻劑可使用諸如He氣、Ar氣以 及/或氖（Ne)氣之惰性氣體。在某些實施例中，He氣可 具有極佳的冷卻效能。 當基板支撐物93為ESC時，可將半導體基板51安裝 並保持緊密地附著至基板支撐物93。如此，可藉由冷卻基 板支撐物93來更有效地控制半導體基板51的溫度。 因此，下部隔離層73可由第一 HDp氧化物層形成。 另外，下部隔離層73可共形地覆蓋包含第一掩埋上部隔離 圖案69a以及第二掩埋上部隔離圖案6%的半導體基板51 之整個表面。在某些實施例中，下部隔離層73於第一溝渠 57之上部側壁上具有第一厚度T1、且於第二溝渠％之上 部側壁上具有第二厚度丁2。 22 1298927 19688pif.doc 如上文所述，第一 hdpcvd技術使用低溫製程，從 而將半導體基板51之溫度控制為自約2〇(rc至約5〇〇它的 選定溫度。與習知的較高溫度HDPCVD技術相比，低溫 製程可具有相對較高的黏著係數。意即，與習知: HDPCVD觸減，低溫製程可相對增純積於侧壁上 HDP氧化物層的厚度。 、然而，如上文參看圖3之實施例所描述，第二主動區 域54之侧壁與第一主動區域53之侧壁相比可具有更平 的斜度。因此，第二厚度T2可顯著大於第一厚度τι 二厚度T2可比第-厚度T1的—倍半還大。舉例而言 某些實施射，第二厚度T2可為第—厚度Tl的―^半至 四倍大。第二厚度T2可為約1〇奈米至約1〇〇奈米: 、…另-上部隔離層75形成於包含另一下部隔離層乃之 +導體絲51上。上㈣離層75可完全填絲—溝渠π 以及第二赫58，且可使用先前關述之第二脈㈣ 技術而得以形成。因此’上部隔離層75 化物層。 木一虱 使用第二HDPCVD技術來形成上部隔離層乃之製程 可包括將包含下部隔離層73之半導體基板51置於基板支 樓物93上。可對感應_ 97施加約测瓦至約10_ 瓦的電漿功率。另外，可對基板支撐物93施加約遲瓦 功率。可經由氣體管％而料源氣體、 耽體反應性氣體供應至hdpcvd反應器 90。矽源氣體可為SiH4。惰性氣體可為He氣以及/或二 23 1298927 19688pif.doc • 氣。第二反應性氣體可為、〇2以及/或NF3。在某些實 施例中，在約400°C至約80(rc的範圍内調節半導體基板 51的溫度。 • 使用第三HDPCVD_來形成另-上部隔離層75之 . 裝私可包括可被父替1重複地執行之沉積製程以及藏鍍触 刻製私。如上文所述，可有利地使用高偏壓功率來最小化 懸垂物’且可&供溝渠57以及％之較佳掩埋特性。舉例 而言，可對基板支撐物93施加5500瓦的偏壓功率。然而， • 在某些實施例中，第二主動區域54之侧壁可受具有第二厚 度T2的下部隔離層73保護。意即，具有第二厚度T2的 下部隔離層73可用以抑制於第二主動區域54之側壁上發 生電漿破壞。 參看圖12，上部隔離層75以及下部隔離層73可經平 面化以暴露襯墊氮化物圖案56。CMP製程以及/或回|虫製 程可應用於平面化。因此，第一下部隔離圖案73，可形成於 第一溝渠57内，且第一上部隔離圖案75，可形成於第一下 Φ 部隔離圖案73'上。另外，第二下部隔離圖案73”可形成於 • 第二溝渠58内，且第二上部隔離圖案75，，可形成於第二下 部隔離圖案73"上。隨後，如圖12中可知，可選擇性地移 除襯墊氮化物圖案56以及襯墊氧化物圖案55以暴露主動 區域53以及54的頂部表面。在所描述之操作中亦移除層 67a、67b以暴露襯墊氮化物圖案56。 下文中’將參看圖8來進一步描述根據本發明之某些 實施例的溝渠隔離結構。如圖8中可知，第一溝渠57形成 24 1298927 19688pif.doc 於半導體基板51 53。另外，第二溝 項1中以界定第—主動區域 2中以界定第二主二^成於半導體基板51之第二區域 第二區域2可為周邊電路4 :第；區域1可為胞區域，且 主動區域54可❹a㊣域。弟一主動區域53以及第二 第二溝渠581ί頂，度小於底部寬度的梯形形狀。 意即，與第溝渠57械可具有更大的寬度。 形成於第二區域2中。^ ^更大威之第二溝渠58可 二主動區域Q巾 動區域53之側壁可具有與第 之側壁的斜度不同的斜度。第-交又角Θ1 ϋΓΛ動區域53之頂部表面與側壁之間，且第— 第二交叉角的^動域頂部表面與側壁之間。 弟-又又角Θ2可大於第—交叉角μ。意即 域53之側壁可具有接近於9〇。的斜度，而第二 54之側壁與第—主動區域53之侧壁相比可具有更平^ (較不陡峭的）斜度。 Ί、 側壁氧化物層61可形成於第一溝渠57以及第二溝、;巨 58的内壁上。側壁氧化物層61可為氧化矽層。襯塾= 形成於第-溝渠57以及第二溝渠58的内壁上於側壁氧化 物層61上。襯墊65可包含可依次堆疊之第一襯墊幻以及 第二襯墊64。第一襯墊63以及第二襯墊64中之每一者可 由氮化矽層、氮氧化矽層、氧化矽層或其組合層形成。在 某些實施例中，可省略侧壁氧化物層61、第一概塾63以 及/或弟概塾1 64。 第一下部隔離圖案67’形成於第一溝渠57内於襯墊65 25 1298927 19688pif.doc • 上。第一下部隔離圖案67’可為第一 HDP氧化物層。第一 下部隔離圖案67’於第一溝渠57之上部侧壁上具有第一厚 度T1。第一上部隔離圖案69’形成於第一下部隔離圖案671 . 上。第一上部隔離圖案69’可為第二HDP氧化物層。 > 第二下部隔離圖案67”形成於第二溝渠58内於襯墊65 上。第二下部隔離圖案67”可為與形成第一下部隔離層圖 案67f之第一 HDP氧化物層相同的材料。圖8中所說明之 $ 第二下部隔離圖案67"於第二溝渠58之上部側壁上具有大 於第一厚度T1的第二厚度T2。第二厚度T2可為約10奈 米至約100奈米。第二厚度T2可比第一厚度的一倍半還 大。第二上部隔離圖案69’’形成於第二下部隔離圖案67” 上。第二上部隔離圖案69”可為與形成第一上部隔離圖案 69’之第二HDP氧化物層相同的材料。 第一下部隔離圖案67,以及第二下部隔離圖案67”可充 當下部隔離層。第一上部隔離圖案69’以及第二上部隔離圖 案69”可充當上部隔離層。 • 現將返回參看圖12來進一步描述根據本發明之另外 實施例的溝渠隔離結構。參看圖12，第一溝渠57形成於 半導體基板51之第一區域1中以界定第一主動區域53。 另外，第二溝渠58形成於半導體基板51之第二區域2中 以界定第二主動區域54。第二溝渠58與第一溝渠57相比 可具有更大的寬度。第一主動區域53之侧壁可具有與第二 主動區域54之侧壁的斜度不同的斜度。意即，第一主動區 域53之侧壁可具有接近於90°的斜度，而第二主動區域 26 1298927 19688pif.doc 54之側壁與第—主動區域53之缝相比可具有更平 (較不陡峭的）斜度。 側壁氧化物層61可形成於第一溝渠57以及第二溝产 58的内壁上。側壁氧化物層61可為氧化石夕層。概墊6 形成於第—溝渠57以及第二溝渠％的内壁上於側壁氧化 ί層61上。襯墊65可包含可依次堆疊之第-襯墊63以及 弟#概墊64第一襯墊63以及第二襯墊64中之每一者可 化石夕層、氮氧化石夕層、氧化石夕層或其組合層形成。在 某t實施财，可省略側壁氧化物層6卜第-襯墊63以 及/或第二襯墊64。 ，不第一掩埋下部隔離圖案67a形成於第一溝渠57 ^底部表面上。第一掩埋下部隔離圖案67a可為第- HDP ，化物層。第—掩埋上部隔離圖案6 =離_上。第一掩埋上部隔離圖案69a可:第里: 氧化物層。第一下部隔離圖案73，形成於第一掩埋上 口广相案69a上。第-下部隔離圖案73，配置於第一溝渠 且於第—溝渠57之上部側壁上具有第-厚度T1。 :^口卩隔離圖案73’可由與第―觀氧化物層圖案— 離二，形成:。第一上部隔離圖案75,形成於第-下部隔 二木上。第一上部隔離圖案75丨可為與第二HDP氧化 物層圖案69a相同的材料。 乳化 # &弟二ί夸埋下部隔離圖案671?形成於第二溝渠58之底部 ^上。第—掩埋下部隔離圖案67b可為與第一 HDP氧化 3圖木67a相同的材料。第二掩埋上部隔離圖案 69b配 27 1298927 19688pif.doc 置於第二掩埋下部隔離圖案67b上。 案？可為與第二·氧化物層圖案6:二 1了i下離第二掩埋上部隔離圖案: 婆！二 配置於第内，且於第 二溝渠58之上部側壁上具有A於第 = &第二厚度T2可為約10奈米至約w〇奈米的= 〇 ^ 73V； TU HDP乳化物層圖案67a相同的材料 隔離圖案75”形成於第二下部隔離圖案73M : ^圖㈣”亦可為與第二HDP氧化物層圖案69_: ^下部隔離圖案73,以及第二下部隔離圖案73"可充 :。第一上部隔離圖案乃，以及第二上部隔離圖 木75可充虽上部隔離層。 、根ί如上文所描述之本發明之某些實刻，第-溝渠 ϋ、第麵相比具有更大寬度的第二溝渠形成於半導 财區域中。使用第—卿㈣技術來形成下 二二搏二，其於第一溝渠之上部側壁上具有第一厚度且於 溝1上部側壁上具有第二厚度。第二厚度可大於第 一旱度w後，上部隔離層形成於具有下部隔離層之半導 f基板上。當形成上部隔離層時，具有第二厚度的下部隔 _層用以抑制於第二溝渠之侧壁上發生電漿破壞。因此， 形成上部隔離層之製程可使用利用高偏壓功率的第二 HDPCVD技術。因此，可利用mp氧化物層來同時掩埋 28 1298927 I9688pif.doc 具有溝渠以及具有大寬度之溝渠。 刖述内谷是用以說明束 明。儘管已描述本發明之^干n釋為限制本發 =術者應易瞭解，在本習此 及優點的情;，可能對例 购教不以 此，所有此等修改咅欲包 =例作出許多修改。因 本發明的範缚内:二包=二利範財所界定之 :3 i:=構庳且其不僅涵蓋結搆均等物而且亦涵 ===，’前述内容是用以說明本發明 '論釋為限於所揭鉻之特定實施例，且對 垂 施巧修改以及其他實施姆欲包括_ 專利心 之範嘴内。本發明是由以下申請專利範圍所界 包括申睛專利範圍之均等物。 、 【圖式簡單說明】 藉由參看隨附圖式來詳細地描述本發明之例示性 例’將更易瞭解本發明之上述以及其他特徵以及優^ 圖1以及圖2是說明習知溝渠隔離方法的剖面圖。 圖3至圖8是說明根據本發明之某些實施例之溝渠隔 離方法的剖面圖。 ’ '同 圖9至圖12是說明根據本發明之另外實施例之溝渠隔 離方法的剖面圖。 一问 圖I3是適用於本發明之某些實施例中的高密度電裝 化學氣相沉積裝置的示意圖。 29 1298927 19688pif.doc B 【主要元件符號說明】 1 :第一區域 2 :第二區域 • 11 :半導體基板 12 :胞主動區域 13 ··周邊主動區域 14 :襯墊氧化物圖案 15 :襯墊氮化物圖案 16 :第一溝渠 18 :第二溝渠 19 :側壁氧化物層 20 :共形氮化矽層 22 :初步氧化物層 221 :隔離層 31 :第一厚度 32 :第二厚度 • 51 :半導體基板 53 :第一主動區域 54 :第二主動區域 55 :襯墊氧化物圖案 56 :襯墊氮化物圖案 57 :第一溝渠 58 :第二溝渠 61 :側壁氧化物層 30 1298927 19688pif.doc 63 :第一襯墊 64 :第二襯墊 65 :共形襯墊 67 :下部隔離層 67’ ：第一下部隔離圖案 67’’ ：第二下部隔離圖案 67a:第一掩埋下部隔離圖案/第一 HDP氧化物層圖案 67b :第二掩埋下部隔離圖案 69 ··上部隔離層 69’ ：第一上部隔離圖案 69” ：第二上部隔離圖案 69a:第一掩埋上部隔離圖案/第二HDP氧化物層圖案 69b :第二掩埋上部隔離圖案 73 :另一下部隔離層 73’ ：第一下部隔離圖案 73’’ ：第二下部隔離圖案 75 :另一上部隔離層 75’ ··第一上部隔離圖案 75” ：第二上部隔離圖案 90 : HDPCVD反應器 93 :基板支樓物 94 :冷卻管 95 :偏壓功率源 96 ··氣體管 31 1298927 19688pif.doc 97 感應線圈 98 電漿功率源 Θ1 第一交叉角 Θ2 第二交叉角 C :胞區域 P:周邊電路區域 T1 :第一厚度 Τ2 :第二厚度

Claims (1)

1298927 19688pif.doc 十、申請專利範圍： 1. 一種溝渠隔離方法，包括： 於一半導體基板中形成一第一溝渠以及一第二溝渠， 該第二溝渠與該第一溝渠相比具有一較大寬度； 使用一第一高密度電漿沉積製程，來形成一下部隔離 層，該下部隔離層於該第一溝渠的一上部侧壁上具有一第 一厚度且於該第二溝渠的一上部側壁上具有一第二厚度， > 該第二厚度大於該第一厚度；以及 使用不同於該第一高密度電漿沉積製程的一第二高密 度電漿沉積製程，而於包含該下部隔離層的該半導體基板 上形成一上部隔離層。 2. 如申請專利範圍第1項所述之溝渠隔離方法，其中 該第一以及該第二高密度電漿沉積製程包括化學氣相沉積 製程。 3. 如申請專利範圍第2項所述之溝渠隔離方法，其中 該第二高密度電漿化學氣相沉積製程與該第一高密度電漿 化學氣相沉積相比使用一較高的偏壓功率，且其中於該第 二溝渠的該上部侧壁上具有該第二厚度的該下部隔離層， 在形成該上部隔離層期間抑制對該第二溝渠之侧壁所造成 的電漿破壞。 4. 如申請專利範圍第2項所述之溝渠隔離方法，其中 形成該第一溝渠以及該第二溝渠包括： 於該半導體基板上形成一襯墊氧化物圖案； 於該襯墊氧化物圖案上形成一襯墊氮化物圖案；以及 33 1298927 19688pif.doc 使用4襯墊氮化物圖案作 餘刻該半導體基板。 _ ^擇性地 二料利範圍第2項所述之溝渠隔離方法，发中 在形成忒弟-溝渠以及該第二溝渠之而 =一溝渠以及該第二溝渠之㈣上形成—氧
6.如申請專利範圍第2項所述之溝渠隔離方法， t成該第m及該$:溝渠之後形成—ς ，共形地覆蓋包含該第—溝渠以及該第二溝渠的該半導= ^板，其中該襯墊為氮切層、氮氧化破層以及/或氧化= i 7.如中請專利範圍第2項所述之溝渠隔離方法， 該下部隔離層與該上部隔離層相比是在更低的溫度Μ 成0 〆 / 8·如申請專利範圍第2項所述之溝渠隔離方法，其中 形成該下部隔離層包括·· 巧包含该第一溝渠以及該第二溝渠的該半導體基板置 於一南密度電漿化學氣相沉積反應器内的一基板支撐物 上； 、對配置於該高密度電漿化學氣相沉積反應器外部的一 感應線圈施加電漿功率； 對该基板支撐物施加約3000瓦至約4000瓦的一偏壓 功率； 调郎该半導體基板的一溫度為約2〇〇°c至約500°C之 34 1298927 19688pif.doc 間的溫度；以及 —供應-矽源氣體、一惰性氣體以及一反 冋始度電漿化學氣相沉積反應器。 、—4 一^如申請專職15第8項所述之難隔離方法，甘 調印該半導體基板的該溫度包括將氦（ “中 於該基板支撐物_—冷卻f。 孔應至配置 10·如申請專利範圍帛8項所述之溝渠隔離 該石夕體為卿，該惰性氣體為氦（He)氣== (Ar)氣，且該反應性氣體為H2以及/或02。 氬 11·如申料職圍第2項所述之溝渠隔離 該第二厚度至少是該第一厚度的約一倍半大。 "中 12·如申請專利範㈣2項所述之溝渠隔離 該第二厚度為約10奈米至約100奈米。 "中 13·如申請專利範圍第2項所述之溝渠隔離 形成該上部隔離層包括： /、中 將包含該下部隔離層之該半導體基板置於一高资 漿化學氣相沉積反應器内的一基板支撐物上；阿诒a電 對配置於該咼密度電漿化學氣相沉積反應器外部的一 感應線圈施加電漿功率； 對該基板支撐物施加約3000瓦至約6000瓦的一偏壓 功率； 調節該半導體基板的一溫度為約400°C與约8⑽C之 間；以及 將一矽源氣體、一惰性氣體以及一反應性氣體供應至 35 1298927 19688pif.doc 该南密度電漿化學氣相沉積反應器。 R如申請專利範圍第U項所述之溝渠隔離方法，其 ，該石夕源氣體為SiH4，該惰性氣體為氦（He)氣以及/或 風Ur)氣，且該反應性氣體為氏、〇2以及/或爾3。 15.如巾鱗纖圍帛2項所述m隔離方法，其中 =成該上部隔離層之後，_該上部隔離層以及該下部 γ層，以於該第-溝渠以及該第二溝渠的底部表面 成一下部掩埋隔離_以及—上部掩埋隔關案；以及 成的該下部掩埋隔離圖案以及該上部掩埋隔離 圖木上形成另-下部隔離層以及另—上部隔離層。 中飾請專補圍第15斯述之綠_方法，並 上部隔離層以及該下部隔離層包括使用含氫氟 =層一氧編_來職刻該上部隔離層以： 17· —種包含溝渠隔離結構的半導體元件，包括. -寬i第一溝渠，位於一半導體基板中，該第—溝渠具有 比該;=該體=，該第二溝渠具有 —下部隔離層，位於該第—溝渠以及該第 =:部_層於該第-溝渠的—上部_上」 厗度且於該第二溝渠的一 弗 的—第二厚度；以及糊壁上具有大於該第一厚度 —上部隔離層，位於該下部隔離層上，並填滿該第— 36 1298927 19688pif.doc 溝渠以及讀第二溝渠。 的丰帛17項所叙包含溝渠隔離結構 板與該下氧酬壁層’位於該半導體基 19如由上 的本㈣-^專利範圍第17項所述之包含溝渠隔離結構 部隔離層括一健’位於該半導體基板與該下 及/或氧化矽其中該襯墊包括氮化矽層、氮氧化矽層以 專利範圍第17項所狀包含溝渠隔離結構 體7"件’其中該第二厚度至少是該第-厚度的約-借平X。 請專利範圍第17項所述之包含溝渠隔離結構 的牛¥體凡件，其中該第二厚度為約10奈米至約100奈米。 申明專利範圍第17項所述之包含溝渠隔離結構 的半一體元件，其中該下部隔離層是一第一高密度電漿 (HDP)氧化物層，且該上部隔離層是一第二HDP氧化物 層。 23·如申睛專利範圍第17項所述之包含溝渠隔離結 的半導體元件，更包括： 一下部掩埋隔離圖案，位於該下部隔離層下方的該第 -溝渠以及該第二溝渠之底部表面上 ;以及 :上部掩埋隔離圖案，位於該下部掩埋隔離圖案與該 下部隔離層之間。 24.如申請專利範圍第23項所述之包含溝渠隔離結構 37 1298¾¾ 8pif.doc 的半導體元件，其中該下部掩埋隔離圖案、該上部掩埋隔 離圖案、該下部隔離層以及該上部隔離層包括高密度電漿 (HDP)氧化物層。 38
TW095112091A 2005-09-09 2006-04-06 Semiconductor devices including trench isolation structures and methods of forming the same TWI298927B (en)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020050084254A KR100746223B1 (ko) 2005-09-09 2005-09-09 반도체소자의 트렌치 소자분리 방법

Publications (2)

Publication Number Publication Date
TW200711033A TW200711033A (en) 2007-03-16
TWI298927B true TWI298927B (en) 2008-07-11

Family

ID=37855730

Family Applications (1)

Application Number Title Priority Date Filing Date
TW095112091A TWI298927B (en) 2005-09-09 2006-04-06 Semiconductor devices including trench isolation structures and methods of forming the same

Country Status (3)

Country Link
US (1) US20070059898A1 (zh)
KR (1) KR100746223B1 (zh)
TW (1) TWI298927B (zh)

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8936995B2 (en) * 2006-03-01 2015-01-20 Infineon Technologies Ag Methods of fabricating isolation regions of semiconductor devices and structures thereof
KR100823703B1 (ko) * 2006-11-03 2008-04-21 삼성전자주식회사 소자 분리 구조물, 이의 형성 방법, 이를 포함하는 반도체장치 및 그 제조 방법
KR101072722B1 (ko) * 2007-02-15 2011-10-11 주식회사 하이닉스반도체 반도체 소자의 소자 분리막 형성방법
US7309632B1 (en) * 2007-04-14 2007-12-18 Powerchip Semiconductor Corp. Method for fabricating a nonvolatile memory cell
US7718505B2 (en) * 2007-06-22 2010-05-18 Infineon Technologies Austria Ag Method of forming a semiconductor structure comprising insulating layers with different thicknesses
KR100877107B1 (ko) * 2007-06-28 2009-01-07 주식회사 하이닉스반도체 반도체 소자의 층간절연막 형성방법
US8133797B2 (en) * 2008-05-16 2012-03-13 Novellus Systems, Inc. Protective layer to enable damage free gap fill
US20140213034A1 (en) * 2013-01-29 2014-07-31 United Microelectronics Corp. Method for forming isolation structure
US9431268B2 (en) 2015-01-05 2016-08-30 Lam Research Corporation Isotropic atomic layer etch for silicon and germanium oxides
US9425041B2 (en) 2015-01-06 2016-08-23 Lam Research Corporation Isotropic atomic layer etch for silicon oxides using no activation
WO2019226341A1 (en) 2018-05-25 2019-11-28 Lam Research Corporation Thermal atomic layer etch with rapid temperature cycling
JP7461923B2 (ja) 2018-07-09 2024-04-04 ラム リサーチ コーポレーション 電子励起原子層エッチング
CN118016593A (zh) * 2024-04-09 2024-05-10 合肥晶合集成电路股份有限公司 一种半导体结构及其制备方法

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3163719B2 (ja) * 1992-01-30 2001-05-08 ソニー株式会社 ポリッシュ工程を備えた半導体装置の製造方法
US5435888A (en) * 1993-12-06 1995-07-25 Sgs-Thomson Microelectronics, Inc. Enhanced planarization technique for an integrated circuit
US5923993A (en) * 1997-12-17 1999-07-13 Advanced Micro Devices Method for fabricating dishing free shallow isolation trenches
KR100295782B1 (ko) * 1999-07-03 2001-07-12 윤종용 얕은 트렌치 소자분리 방법
KR20010058498A (ko) * 1999-12-30 2001-07-06 박종섭 반도체 소자의 트렌치형 소자분리막 형성방법
US6461980B1 (en) * 2000-01-28 2002-10-08 Applied Materials, Inc. Apparatus and process for controlling the temperature of a substrate in a plasma reactor chamber
KR100346842B1 (ko) * 2000-12-01 2002-08-03 삼성전자 주식회사 얕은 트렌치 아이솔레이션 구조를 갖는 반도체 디바이스및 그 제조방법
US6531377B2 (en) * 2001-07-13 2003-03-11 Infineon Technologies Ag Method for high aspect ratio gap fill using sequential HDP-CVD
JP2003052139A (ja) * 2001-08-07 2003-02-21 Hitachi Ltd 鉄心コアおよびそれを用いた回転電機、ならびにその製造方法
US6426272B1 (en) * 2001-09-24 2002-07-30 Taiwan Semiconductor Manufacturing Company Method to reduce STI HDP-CVD USG deposition induced defects
US6806165B1 (en) * 2002-04-09 2004-10-19 Advanced Micro Devices, Inc. Isolation trench fill process
KR100427538B1 (ko) * 2002-06-04 2004-04-28 주식회사 하이닉스반도체 반도체 소자의 소자 분리막 형성 방법
US6787409B2 (en) * 2002-11-26 2004-09-07 Mosel Vitelic, Inc. Method of forming trench isolation without grooving
TW589703B (en) * 2003-03-28 2004-06-01 Nanya Technology Corp Method of reducing the trench aspect ratio
US20040248375A1 (en) * 2003-06-04 2004-12-09 Mcneil John Trench filling methods
KR100500942B1 (ko) * 2003-06-30 2005-07-14 주식회사 하이닉스반도체 반사방지막을 이용한 반도체 소자의 트렌치 소자분리막형성방법
KR100512939B1 (ko) * 2003-07-10 2005-09-07 삼성전자주식회사 트렌치 소자분리 방법
KR100536604B1 (ko) * 2003-08-14 2005-12-14 삼성전자주식회사 고밀도 플라즈마 증착법을 이용한 갭필 방법
US7078312B1 (en) * 2003-09-02 2006-07-18 Novellus Systems, Inc. Method for controlling etch process repeatability
KR100677766B1 (ko) * 2003-11-28 2007-02-05 주식회사 하이닉스반도체 트렌치형 소자분리막을 갖는 반도체 소자 및 그의 제조 방법
US7268057B2 (en) * 2005-03-30 2007-09-11 Micron Technology, Inc. Methods of filling openings with oxide, and methods of forming trenched isolation regions

Also Published As

Publication number Publication date
KR20070029851A (ko) 2007-03-15
TW200711033A (en) 2007-03-16
US20070059898A1 (en) 2007-03-15
KR100746223B1 (ko) 2007-08-03

Similar Documents

Publication Publication Date Title
TWI298927B (en) Semiconductor devices including trench isolation structures and methods of forming the same
TWI353651B (en) Method of forming a shallow trench isolation struc
JP2957169B2 (ja) 半導体素子の素子隔離層形成方法
US20080166854A1 (en) Semiconductor devices including trench isolation structures and methods of forming the same
US20050224907A1 (en) Isolation structure with nitrogen-containing liner and methods of manufacture
TWI293483B (en) Method of forming improved rounded corners in sti features
TW200535933A (en) Tri-gate transistors and methods to fabricate same
TW200525749A (en) Methods and structures for planar and multiple-gate transistors formed on SOI
TW554472B (en) A method for forming shallow trench isolation
TW201023275A (en) Method for forming semiconductor structure
TW200537144A (en) Silicon optical device
JP2004103855A (ja) 基板及びその製造方法
JP2003347398A (ja) シャープコーナーのないシャロートレンチ素子分離構造の製造方法
US20150041948A1 (en) Semiconductor device including sti structure and method for forming the same
JP2870054B2 (ja) 半導体装置の製造方法
TW200843030A (en) Subground rule STI fill for HOT structure
SG172918A1 (en) Method for manufacturing components
TW426934B (en) Method for shallow trench isolation of transistors without using chemical-mechanical polishing
TW201025514A (en) Method for fabricating flash memory device
US20060145288A1 (en) Method of forming shallow trench isolation of semiconductor device
US20080157264A1 (en) Shallow trench isolation devices and methods
EP1347509A2 (en) Method to improve sti nano gap fill and moat nitride pull back
TW522452B (en) Semiconductor device and method of manufacturing the same
JPH11340312A (ja) 半導体装置の製造方法
TWI238489B (en) A method for forming a shallow trench isolation structure with reduced stress

Legal Events

Date Code Title Description
MM4A Annulment or lapse of patent due to non-payment of fees