TWI297829B - Systems and methods for refreshing non-volatile memory and memory cell thereof - Google Patents

Description

1297829 07582twf2. doc/006 95-10-27 九、發明說明： 【發明所屬之技術領域】 本發明疋有關於非揮發性、可重寫之記憶體，且特別 是有關於肖紋新(她响非揮發性、可重寫記憶體陣列之 系統與方法。 【先前技術】 典型之快閃(FLASH)記憶體陣列中，記憶胞係安排於 由列與行所形成之長方形陣列中，並於列與行所形成之交 叉點配置記憶胞電晶體。每一電晶體之汲極連接到對應之 位凡線，源極經由陣列源極線連接至陣列源極電壓，而閘 極則連接至字組線(wonjHne)。 、典型的快閃讀體容許以整塊(bulk)、記憶區(咖㈣ 或記憶頁(page)方式來程式化(pr〇gram)、讀取或抹除，此 外，有些快閃記憶體可以操作kEEPR〇m =用者的觀點來看，記憶胞可以位元組為單二 :取或抹除。f知記憶胞之料化方法係將所選擇連接記 憶胞電晶體汲極之位元線驅動於第一電壓，且將連接所選 擇字組線之記憶胞電晶體的閘極驅動於較高之第二廷 以執行注入熱電子。 快閃記憶胞資料的抹除方法則將快閃記憶胞電晶 間，驅動於遠較位元線上之電墨為小之電壓來執行，如此 做盼，包子將穿遂離開記憶胞電晶體之浮置閘極，以此 例，則抹除操作可以是抹除整個快閃記憶陣列之整^ 除、抹除一快閃記憶陣列記憶區之記憶區抹除、或^除單 1297829 07582twf2.doc/006 95-10-27 一記憶區列之記憶頁抹除來執行。如果快閃記憶體可以摔 作於EEPROM模式，那從使用者的觀點來看，^可以位^ 組為早位來執行抹除。 然而，快閃記憶體於抹除和程式化操作期間卻受制於 干擾現象，因為記憶胞在記憶區可能共用相同之位元線，、 位元線上之電壓會產生共用位元線記憶區之電場效應。此 外，不同記憶區中之記憶胞也可能共用字組線，而這些丘 用字組線上的電壓會在共用之記憶區中造成場效應。…、 共用位元線和字組線上產生之電場可能會有偶铁地抹 除已程式化之位元或程式化已抹除位元之結果，例 字組線之電壓來程式化抹除之位元可能 = ==浮置閘上的一些電子移至=上 化#作之後、或在預設次數的抹除 〜不八 憶區記憶胞便需要更新。 一 月之後，記 作之，=做舰之^ : 低缓衝區大小。另一種決定何時執 為使用計數器計算抹除或程式化週期之=作之習知技術 期數之後執行更新。但此種計數哭 亚於預設週 些習知之更新技術無法提供有效亚不可靠’因此這 【發明内容】 罪之更新程序。 1297829 07582twf2.doc/006 95-10-27 本發蚊針_如“轉作於£咖術模式 性記憶體之更新方法與系統，特別地，、 η_將更新程序内含於寫入操作中，在 週期之後，更新操作以所選擇位元線相關之 會量測;執::果;二在-實施例中， 小，就更新記憶胞。°认電㈣曰第一預設電流大 序兩:中使=_與確認程 二需要更新 盘習知i每Ί:之後’循序地更新谢個記憶區，這 同人抹y程式化操作之後，更新整個記憶區 大小，且可將i咅本發明減少了更新緩衝區所需之 數器。、°思品規模放an倍而無須使用更新週期計 含操作:抹U二貝方!例中’寫入或重寫入操作包括3個内 間，經由在=提^式=^更_乍，在更新操作期 使用屋及汲極提供—升高偏壓，以 荷。在-實施例中，憶胞^置，入電 執更新操作 之每一記憶胞。執订’而非執行更新操作時，更新記憶區 為讓本&明之上述和其他目的、特徵和優點能更明顯 1297829 95-10-27 07582twf2.d〇c/〇〇6 易懂，下文特舉較佳實施例，旅配合所附圖式，作詳細說 明如下。 【實施方式】 所有圖式中，類似之參考號碼係用以參考相同或功能 類似之項目。 為了概述本發明之目的，此處描述了本發明之某些特 徵、優點與新特性，然應瞭解根據本發明之特定實施例並 無須達成所有之優點。因此，可以達成或最佳化此處所述 之一優點或一群優點之方式來具體化或實施本發明，而無 須達成如此處所述或所建議之其他優點。 本發明之較佳實施例是有關於更新可重寫之非揮發性 固態記憶體之方法與系統。特別地，更新操作内含於寫入 或重寫入操作中，如下述之更詳細描述，於實施例中，在 重寫入一位兀組之後，便由重寫入操作期間所選擇之位元 線開始，於預設時間範圍内執行更新操作。 ==來說’更觸作係於指定記憶胞之記憶胞電流 中預疋耗圍時執打，而非更新操作執行時，更新記憶區 胞雷户乜汗/、有百分之一記憶胞的記憶 月已一會洛人預定_，因此，更新程序 更快且使用較少之緩衝空間， 〇 ' 括抹除與程式化操作之寫入或J寫 性地时於包 式化/抹除週期之後，更新操作^中，在母一次程 虹記憶胞開始執行，並财地處=擇位元線相關之位元 須知下述之電路、電壓、 包机之頰的只是為了說明方 1297829 07582twG.doc/006 95-10-27 便，因此本發明可以使用其他電路、電壓及/或電 化或實現。 第1圖係顯示根據本發明較佳實施例之非揮發性記愧 電路100部分範例方塊圖。tf參照第i圖，此記憶電路 構於ffiPRQM與齡操作，在eepr〇m模式 日守’貧料可以-次-位70組的寫人，而在快閃模式時，資 料可以-次-記憶區或-記憶頁的寫人。此記憶電路1〇〇 包括s己憶胞耦接行解碼器134與字組線解碼器、ι3〇之複數 個記憶區 102、104、106、1〇8、110、m ,記憶區 1〇2、 104、106共用來自行解碼器134之共同位元線12〇，而記 憶區108、110、112共用來自行解碼器134之共同位元線 工22’圯憶區1〇2與1〇8共用來自字組線解碼器13〇之共同 子組線124,記憶區104與110共用來自字組線解碼器13〇 之共同字組線126，記憶區106與112共用來自字組線解 碼裔130之共同字組線128。更一般地，每一字組線代表 Μ列之一，其中每一 Μ列有Ν個字組，位元線之數目等 於一列中Ν字組的數目乘以每一字組中之位元數。 抹除/程式化/讀取電路114耦接行解碼器134與字組 線解碼器130,更新電路118耦接抹除/程式化/讀取電路 H4、行解碼器134與字組線解碼器13〇。如下之詳細描述， 更新電路118是用來適時地更新記憶胞以保護干擾情況改 麦了資料，干擾情況可能是因為記憶胞在記憶區共用相同 之位元線而產生，以致位元線上之電壓會在共用位元線之 吕己憶區產生電場效應，干擾情況也可能是因為不同記憶區 1297829 95-10-27 〇7582twf2.doc/006 中之5己憶胞有可能共用字組線，而這些共用字組線上的電 壓會在共用字組線之記憶區中造成場效應。因此，抹除一 兄憶區可能偶然地導致其他記憶區之位元值改變，以致需 執行更新操作來防止值偶然地改變。

第2圖係顯示快閃記憶電路記憶區例如是第1圖之記 憶區102的範例部分200線路圖，此範例記憶區包括每一 位元線32個記憶胞而有32條字組線(WL)，其有256位元 組連接相同字組線驅動器，每一記憶胞耦接一字組線與一 位το線，每一記憶胞配置於字組線與位元線之交叉點，記 月l之及極連接到位元線，記憶胞之源極經由陣列源極線 連接至陣列源極電壓，而記憶胞之閘極則連接至字袓線。 例如，記憶胞202具有一控制閘耦接至字組線WL〇、汲極 耦接位元線204，而源極連接陣列源極線(8)，在範例實施 ^中’特>定記憶區巾之記憶胞_極共同賴至陣列源極 、本(s)」第丨圖中之感測放大器132讀取選擇之位元。

第3圖係顯不當非揮發性固態記憶體1〇〇操作於位 除模式Ϊ用之重寫入程序綱_，首先以狀態3〇2 繼二抹除第一記」隐區中之—定址位元組，繼續至狀態 306二=希望之Ϊ料來程式化定址位元組，繼續至狀態 後循；始執行諸操作，織至下一位元 樓，程序之整個記憶區為止，選擇性 306二i二配例如疋1咖或2邮之固定時間，以執行狀離 圖中如下=狀態306執行之更新程序詳細說明於第: 10 1297829 07582twf2.doc/006 95彻 請參考第4圖，其詳細說明範例更新程序3〇6，如下 所述，自動更新操作決定是否記憶胞具有一特性，例如是 電流達到臨界值或設定之範圍值，而如果是便執行更新記 憶胞。因此，更新操作是當記憶胞電流落入預設範圍内時 執行，而不是更新記憶區之每個記憶胞。程序由狀態 402開始並繼續至狀態404’其將記憶胞閘極設定至程式化 確認電壓準位(program verify voltage level)(Vg)並讀取記 憶胞，例如可以將Vg設定為7伏特。 在狀態406 ’量測記憶胞電流Icell以決定iceii是否大 於預設臨界值II，例如可以是20//A，如果lceu的值小於 或等於II，那便不執行更新而程序306繼續至狀態412， 如果Icell的值大於II，那程序306繼續至狀態408，在狀 態408,量測記憶胞電流Icell以決定iceii是否小於預設臨 界值12’例如可以是40//A，如果Icell的值大於或等於工2, 那便不執行更新而程序306繼續至狀態412，如果icell的 值小於12 ’那程序306繼續至狀態410，在狀態41〇執行 更新操作。 在狀態412，決定是否已經評估最後記憶區位元組， 以決定是否要更新，如果是最後位元組，程序306結束於 狀態414，否則程序306繼續至狀態413，其中之記憶胞評 估程序繼續至與循序之下一位元線相關之下一位元組，然 後回至狀態404之迴圈，以重複程序。因為並非所有指定 記憶區中的記憶胞都在相同之更新週期更新，分配給更新 操作之時間乃大幅縮短，例如在某些陣列實施例，於指定 1297829 〇7582twf2.d〇c/〇〇6 95-10-27 知間=有約1%的記憶胞需要更新。 元線==顯示於高準位之更新順序5GG，由選擇之位 化/抹除程二二^新#作對於符合"預設電流大小與程式 更新與隨線㈣之記_耗行，然後 憶胞付合預設電流大小之記憶區位元線相關的記 新前’广果贈列胞於需要更

更新之位元所聽^線具有32個記憶胞，那要 f =。如果母位元組之—般安定日销為叫s，每位元

新Ws，那麼兩字組線連接至-字組線 驅動1§ ’且128個付ϋ m t_____ 新喊 ^間低於 程式化 1ms 〇 抹除 -—- VD 5V 浮置 VD在耘式化時會干擾記憶胞狀態從高 vt VG 11V -7V -— w在抹除時會干擾記憶胞狀態從高的 —在程式化時寻彡塑彳民+ VS 表一 0V 6V vt至低的Vt '^^—-- 其中，Vt是記憶胞㈣限電壓；VD為記憶胞的沒極 12 1297829 07582twf2.doc/006 95-10-27 電，，VG是記憶胞的閘極電壓；而％則是記的源極 電壓。 上面之表-包括範例EEpR〇M操作情形與對應記憶 也之衫響’有,興趣且有意義之部分為記憶胞狀態由高的％ 至低的Vt的範圍’在程式化電壓設定為而抹除端點浮 ^之ί月況’ VDG及極電壓)在程式化時會干擾記憶胞狀態從 雨，Vt至低的Vt，在程式化電壓設定為llv而抹除端點 設Ϊ為之情況，VG(閘極電壓)在抹除時會干擾記憶胞 狀態從高的vt至低的Vt，在程式化電壓設定為〇v而抹除 · 端點設定為6V之情況，Vs(源極電壓)在抹除時會干擾記 憶胞狀態從高的Vt至低的Vt，而在程式化電壓設定為〇v 而抹除端點設定為ον之情況，則沒有影響。 第6圖係顯示在第4圖中說明之更新決定程序期間， 特別疋狀恶406與408時定義記憶胞電流之範例快閃記憶 胞I-V曲線圖，此例之讀取電壓為7V，記憶胞電流Icdj 之低限11為20//八，記憶胞電流1(^11之高限12為4〇//入， 如果Il<lcell<12，則更新記憶胞，如果，則不執 春 行更新’同樣地，如果Icell —12，則亦不執行更新。 下面之表二描述範例記憶陣列操作模式。 13 1297829 07582twf2.doc/006 95-10-27 操作 記憶陣列操作模流程 式 2 程式化整個記憶 區 重寫入 程式化整個記憶區（不需要更新摔 作） 4 ⑽卿位元組一 力月b)方式程式化陣列記憶胞—固定時間 更新 只抹除記純（卩| 、卜而晋旯新“作） 記憶區抹除和程 式化整個記憶區 (快閃操作—3+1) 抹除整個記憶區—料化整個記憶 區(不需要更新操作） ^ ^六、狂八化坌個記憶區時，不需要菱 f，在醜0Μ位元叫當位元組要重寫入？ 抹除對應之位元組，錢程式化位 說明之更新操作。 丹執仃如芽 _ =喿作於快賴式時，抹除整個記憶區以 區抹除。當操作於快閃模式時，經由先= =操作:然後再執行記憶區程式化操作，來:: 未除與記憶區程式化操作，不需要執行更新找 ° 因此如上述，本發日狀實施顺供更新^揮發性

14 1297829 07582twf2.doc/006 95-10-27 體之可靠而有效的方法，特別地，更新程序 作中，且評估記憶胞，以決定記憶胞是否需要更新寫入刼 雖然本發明已以較佳實施例揭露如上，然其並非 限定本發明，任何熟習此技藝者，在不脫離本發明之 和範圍内，當可作些許之更動與潤飾，因此本發明之^ 範圍當視後附之申請專利範圍所界定者為準。 【圖式簡單說明】 ” —第1圖係顯示根據本發明較佳實施例之快閃記憶電路 範例方塊圖。 屯格 第2圖係顯示快閃記憶電路範例部分線路圖。 第3 示更新㈣記憶電路之—方法流程 圖。 第4圖係顯示第3圖中更新快閃記憶電路的範例方法 之更詳細流程圖。 ，5圖係顯示循序位元線更財法之範例實施例。 第0圖係顯示範例Ι-ν曲線圖八。 【主要元件符號說明】丁 100 :非揮發性記憶電路 記憶區 102、104、106、108、11〇、112 ·· 114 :抹除/程式化/讀取 118 :更新 120 ' 122 :共同位元線 124、126、128:共同字級線 130 :字組線解碼器 1297829 07582twf2.doc/006 95-10-27 132 :感測放大器 134 :行解碼器 200 :範例部分線路 202 :記憶胞 204 :位元線 300〜414 :方法步驟 500 :於高準位之更新順序

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Claims (1)

1297829 07582twf2.doc/006^ : 卜3

95-10-27 十、申請專利範圍： 1·一種更新非揮發性記憶胞之方法，該方法包括· 抹除一第一記憶區中之一第一位元組，該第一位元会且 關連於一第一位元線； ' 程式化該第一位元組； 更新該第一記憶區中與該第一位元線關連且對應之記 憶胞電流符合一預設電流大小之記憶胞；以及 〜σ

更新與一下一位元線關連且對應之記憶胞電流 預設電流大小之記憶胞。 —口以 2·如申請專利範圍第1項所述之方法，其中更新該第 一e憶區中與該第一位元線關連之記憶胞及更新該第一記 憶區中與該第二位元線關連之記憶胞的動作内含於一寫入 操作中。 、 3·如申請專利範圍第1項所述之方法，1 一 元線鄰接該第一位元線。 、。卜位 ^ +4·如申請專利範圍第1項所述之方法，更包括於一預

口又才間範圍内，更新與所有記憶區位元線關連之記憶胞。 5·如申請專利範圍第4項所述之方法，其中該預設時 間範圍為固定。 一6·如申晴專利範圍第4項所述之方法，其中該預設時 間範圍少於1ms。 一 7·如申請專利範圍第1項所述之方法，其中設定一第 一對應記憶胞之閘極至一程式化確認電壓，^讀取一第一 記憶胞電流。 17 1297829 〇7582twf2.doc/006 95-10-27 8· —種非揮發性記憶電路，包括： 弟位元線，I馬接§己憶體資料記憶胞之一第一行； 第一位元線，|馬接圮憶體資料記憶胞之一二 以及 更新％路’用以望測對應於第_行記憶體資料記憶 胞關連之電流，以蚊要更新哪―第―行記憶體資料記憶 ，’然後量測對應於第二行記憶體資料記憶翻連之電 以決疋要更新哪一第二行記憶體資料記憶胞，其中， 分配一預設時間，以執行記憶體資料記憶胞之該第一行與 記憶體資料記憶胞之該第二行之更新操作。 9·如申請專利範圍第8項所述之非揮發性記憶電路， 其中該更新電路用以至少部分地回應於決定一第一記憶胞 電流於一第一範圍内，以執行至少一第一記憶胞之更新操 作。 10·如申請專利範圍第8項所述之非揮發性記憶電 路’其中該記憶電路用以在一程式化操作之後，量測對應 於第一行記憶體資料記憶胞關連之電流。 11·如申請專利範圍第8項所述之非揮發性記憶電 路，其中該程式化操作以位元組為基礎而執行。 12·如申請專利範圍第8項所述之非揮發性記憶電 路，其中該更新電路用以在下一重寫入操作執行前，更新 記憶區内需要更新之所有記憶胞。 13·—種更新非揮發性記憶體之方法，該方法包括： 執行一抹除與程式化操作於具有耦接一第—位元線之 18 1297829 07582twf2 .doc/006 95-10-27 至少一第一位元記憶胞的一第一位元組上，該第一位元組 形成一第一記憶區之一部分； 執行至少該第一位元記憶胞之一更新，該第一位元記 憶胞之該更新至少部分地回應於偵測該第一位元記憶胞之 狀態而執行；以及 執行該第一記憶區内至少一第二位元記憶胞之一更 新，該第二位元記憶胞耦接一第二位元線，該第二位元記

十思胞之该更新至少部分地回應於偵測該第二位元記憶胞之 狀態而執行。 14.如申請專利範圍第13項所述之方法，其中指定一 預設時間，以執行該第一記憶區之更新。 U·如申請專利範圍第13項所述之方法，更包括在更 新"亥第一位元記憶胞前，量測與該第一位元記憶胞相關之 一記憶胞電流。 16·如申請專利範圍第13項所述之方法，盆 發性二«為操作於EEPR〇M模式之_快閃記憶二

二種非揮發性記憶體電路，包括： 一，一導線，耦接記憶體資料記憶胞之—第—〜· 一弟二導線，耦接記憶體資料記憶胞之一仃， 及 昂二行；以 ^ 0 ,兒路，依據該些記憶胞之第一行的 决&疋否更新記憶體資料記憶胞之該第: ^ 依據該些記憶胞之第二行的工作電流來^ 新記憶體:#料記憶胞之該第二行的受干擾部分、" 19 1297829 07582twf2.doc/006 95-10-27 18.如申請專利範圍第17項所述之非揮發性記憶體電 路，其中該第一導線為一位元線。

20 1297829 07582twf2.doc/006 95-10-27 七、指定代表圖： (一) 本案指定代表圖為：圖（4 )。 (二) 本代表圖之元件符號簡單說明： 402〜414 :方法步驟 八、本案若有化學式時，請揭示最能顯示發明特徵 的化學式： 無

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