TWI297499B - Method of identifying logical information in a programming and erasing cell by on-side reading scheme - Google Patents

Description

-1297499 ； ... ， 九、發明說明: ^^奁明所屬之技術領域】 ^ ^ ^ ι& m ^ .. . ...... ... . . ：...., · ... ........ ....... ... ........ ..........-.............. ....... .... ； 中之邏輯資讯之方法，且特別是關於藉由單邊讀取架構識別無電 洞注入氮化物電子储存層以程式化(PHINES)乏記憶胞之識別邏 【先前技術】 非揮發性記憶體具有當電源移除時，所儲存的資訊不會遺失 • 的優點，現今已廣泛被使用。非揮發性半導體記憶體，比如唯讀 記憶體（read only memory，ROM)、可程式化唯讀記憶體 (programmable read only memory，PROM)、可抹除可程式化唯讀 記憶體（erasable programmable read only memory，EPROM)、被子 式可抹除可程式化唯讀記憶體（electrical erasable programmable read only memory，EEPROM)以及快閃可抹除可程式化唯讀記憶 體（Flash EEPROM)都被用於各種不同用途上。 半導體EEPROM裝置比非揮發性半導體記憶體裝置牵涉到 _ 更複雜的程序和測試步驟，但卻有可以電牲儲存和移除資料的優 點。在電路中使用EEPROM ’使得於電路中（in-circuit)之抹除以 及裝置之再程式化之動作可以實現。氮化物唯讀記憶艘(nitride read only memory，NROM)是另一種結構之EEPRQM記憶體，該 記德趙具有製程簡單之優點。若NROM裝置正處在程式化狀態下 (儲存資料至裝置内），則一電荷被注入並且陷獲於電荷陷入層 記憶跑能儲存雙位元的資料。陷入層的兩端可以被程式化以及抹 除，如同兩個單獨的位元一樣。NROM使用一H匕物陷入儲存言己 憶胞結構、熱電手程式化以提高局部之臨界電壓，以及藉由熱電 TW1747PA 6 1297499 广洞注入抹除以降低局部之磁界電壓。 一種名為藉由熱電洞注入氮化物電子儲存層以程式化 (programming by hot hole injection nitride electron storage, PHINES)之新的快閃記憶體記憶胞最近被提出。PHINEs記憶胞 與NROM 記憶胞的結構相似。PHINES 使用 一氮化物 陷入儲存記 憶胞結構、FN(Fowler-Nordheim)抹除以提高臨界電壓，以及藉由 熱電洞 >主入程式化以降低局部之臨界電壓。配合逆向讀取之方 式，一個PHINES記憶胞一樣能儲存雙位元的資料。 第1圖繪示一傳統雙位元PHINES記憶胞之剖面圖。PHINES ® 記憶胞包括一基體丨2(—般為P型基體）、一源極14、一没極Ιό 及兩個埋入式ΡΝ接面。源極14及汲極16係由通道分隔之。左 ΡΝ接面在源極14和基體12之間，而右ρΝ接面在汲極16和基 體12之間。通道上方為一氧化物_氮化物_氧化物（〇Ν〇)堆疊層 17，此堆疊層17包括一二氧化矽層2〇、一氮化矽層19以及一二 氧化矽層20。而且一控制閘極22於0Ν0堆疊17上形成。在通 道上方之二氧化矽層18係作為一電性隔離層。氮化矽層19之作 用為一陷入儲存層。二氧化矽層20用以電性分隔氮化矽層19和 # 控制閘極22。PHINES記憶胞能儲存雙位元的資料。而虛線圓24 和26分別代表一左位元（L-bit)和一右位元（R bit)。在pmNES記 憶胞中，氮化矽層19作為記憶保留層。 第2A圖繪示傳統之左位元和右位元處於祙除狀態下之示意 圖。第2B繪示傳統左位兀為程式化狀態而右位元為抹除狀態下 之示意圖。如第2A圖所示，在程式化pHINES記憶胞之前，左 位70以及右位元需要藉著FN電子注入而被抹除，以達到高臨界 電壓狀態。如第2B圖所示，當右位元仍為抹除狀態時，左位元 藉由熱電洞注入來程式化，此乃藉由邊緣帶對帶（band_t〇_band) .' ... ...... ' ... . . - - . - - . ... . ...... .

TW1747PA 1297499 ... ...:.. - ... . .. . . - . - - - -. ..., ； - - .... .. .- -' .... :. .. -.L. . ...... ' - / . . .:. .. . . . . ' -, . . 〈 熱電洞注入以降低局部臨界電壓來完成。因此，左位元之局部臨 ^電壓會低於右位元之局部臨界電壓。 第3A圖至3H圖中繪示傳統？出\£8記憶胞之抹除狀態、程 ' ,'.·；：··..：： .：·/^.'.. ；；- . '：；：'.·''： 圖中，左位元和右位元都處於抹徐狀態。第3B圖和3F圖中，左 .... - ； '： ；· _ ：V：- .. ： ：'： ： ； . 位元處於程式化狀態，而右位元處於抹除狀態。策 和3H圖中，左位元和右位元都處於程式化狀態p 如第3A圖所示，在一選擇電位作用於控制閘極後，藉由電 • 子注入使得左位元和右位元處於抹除狀態，並且使電子陷獲於氮 化矽層19内。為了反方向地讀取pHINES記憶胞之右位元，一 選擇讀取電壓（read voltage)Vread以及一閘極電壓（gate voltage)Vg分別作用於源極14以及控制閘極22上。如第3A圖 所示，因為電子陷獲於氮化矽層19中，右位元之邏輯資訊為“〇”。 第3A圖至3D圖中，讀取電壓Vread作用於源極14上用以 反方向地讀取右位元之邏輯資訊。第3E圖至3H圖中，讀取電壓 Vread作用於汲極16，用以反方向地讀取左位元之邏輯資訊。需

# 注意的是’在反方向讀取時，必須維持較寬的空乏區。所以，讀 取電壓Vread應該要夠大，以產生一個適當的空乏區（第3A至3D 圖中之區域32、第3E圖至3H圖之區域34)，藉以遮蔽靠近施加 以讀取電壓之電極（第3A圖至3D圖中之源極14 ;第3E圖至3H 之汲極16)之位元的狀態。

當反方向讀取時，右位元之邏輯資訊是根據電子陷獲於右位 兀的狀況來判斷，與左位元之狀態無關。因此，第3A圖和第3B

TW1747PA 1297499 • “〇 和 1”、“1 和 〇’’以及 “1 和 1”。 元效應(2nd-bit effect)(反方向讀取時’需要施加較高的電壓)，因 此限制了感測視窗（sensing window)和小裂化能办 ability) ’再加上電洞促進（hole-enhance)局部汲極誘使能障降低 (drain induced barrier lowing，DIBL)效應，如第 4 圖所示 0 第4圖表示了 PHINES記憶胞之電洞促進局部_dibL效應。 • 假設當右位元未程式化而只有左位元經由熱電洞注入被程式 化。曲線（I)表示左位元之臨界電壓Vt和程式化時間的關係圖。 曲線（II)表示右位元之臨界電壓Vt和程式化時間的關係圖。雖然 只有左位元被熱電洞程式化，但是當左位元的臨界電壓Vt從 VI(第4圖中的VI)降到V22時，右位元的臨界電壓％從vi(第 4圖中的VI)降到V12。這樣的情況即是所謂的「電洞促進局部 DIBL效應」，會限制操作視窗的範圍。 • 【發明内容】 有鑑於此’本發明的目的就是在提供一種於程式化和抹除記 憶胞中識別邏輯資訊的方法，且特別是單邊讀取架構之藉由熱電 洞注入氮化物電子儲存層以程式化之記憶胞，因此可利用第二位 元效應和電洞促進局部DIBL效應來控制操作視窗及提昇程式化 根據本發明的目的，提出一種藉由熱電洞注入氮化物電子儲 --: ... ----- .. -. ..'- .. ； ... .-.. 存層以私式化(programming by hot hole injection nitride electron storage，PHINES)記憶胞中震取^

TW1747PA Ί297499 ' 具有一第一電極、一第一儲存電荷區、一第二電極、一第二 電荷區，兩電極之間有一通道，並且具有一位於通道上方之閘 ^ 極，一 ΌΝΟ閘極電介質層將通道與閘極分隔開，方法包括下列 步驟。首先，抹除第一儲存電荷區以及第二儲存電荷區使得一臨 界電壓到達一特定值。然後，測量PHINES記憶胞之第一電極以 及第二電極二者之一的一輸出電流。接著，分析輸出電流，並且 藉由輸出電流量以識別複數個記憶胞狀態，其中每一個狀態代表 PHINES記憶胞邏輯資訊控制2的X次方的狀態可以實現X位元 之記憶體，X為正整數。 籲 為讓本發明之上述目的、特徵、和優點能更明顯易懂，下文 特舉一較佳實施例，並配合所附圖式，作詳細說明如下： 【實施方式】 於本發明中，單邊讀取架構係使用於識別程式化和抹除記憶 胞中之邏輯資訊，特別是籍由熱電洞注入氮化物電子儲存層以程 式化之記憶胞。依照本發明一較佳實施例，PHINES記憶胞可以 單邊程式化（程式化一儲存電荷區）或是雙邊程式化（程式化雙儲 存電荷區）。第一儲存電荷區和第二儲存電荷區中儲存不同的熱 φ 電洞量造成不同的輸出電流量。藉由不同的輸出電流量，可以判 斷PHINES記憶胞之邏輯狀態，並可應用於多位元之操作。 於本發明之第一實施例中，係以具有單邊熱電洞程式之 PHINES記憶胞來說明單邊讀取架構。於本發明之第二實施例 中，係以具有雙邊熱電洞程式之PHINES記憶胞來說明單邊讀取 架構。 單邊熱電洞程式化和單邊讀取架構 第5A圖至5D圖繪示依照本發明之第一實施例之PHINES記 TW1747PA 10 1297499 / 憶胞之抹除狀態、程式化狀態和讀取狀態以及相關的雙位元邏輯 資訊。並請參照第1圖之PHINES記憶胞結構。 分隔之一源極14及一沒極16,以及兩個埋入（buried)的PN接面。 左 PN 接面係位於源極^ ^ ^ ^ 16和基體12之間。通道上方為一二氧化氮堆疊層17，此堆疊層 17包括一二氧化矽層20、一氮化矽層19以及一二氧化矽層18。 而且一控制閘極22於二氧化氮堆疊17上形成。在通道上方之二 氧化矽層18形成一電性隔離層。氮化矽層19之作用如同一陷入 # 儲存層，氮化矽層19係具有一第一儲存電荷區19A及一第二儲 存電荷區19B。二氧化矽層20用以電性分隔氮化矽層19和控制 閘極22。第5A圖至第5D圖中呈現單邊讀取及單邊程式化之操 作，並以儲存四個邏輯狀態（雙位元）為例子。在PHINES記憶胞 中，氮化矽層19用以陷入熱電洞和熱電子以及作為記憶保留層。 如第5 A圖中所示，在程式化PHINES記憶胞之前，左儲存 電荷區19A和右儲存電荷區19B需要藉著FN電子注入被抹除。 比如：在抹除步驟中，將源極14以及汲極16接地，並將一抹除 φ 電壓施加於控制閘極22上。若是施加一負抹除電壓，則電子會 從控制閘極22被注入至氮化矽層19。而若是施加一正抹除電 壓，則電子會從基體12注入至氮化矽層19中。如第6圖所示， 在抹除狀態期間，臨界電壓隨著抹除時間而增加。在完成左儲存 電荷區19A和右儲存電荷區19B之抹除後，電壓升高到一最高值 如第5B圖至5D ®中所示，假設一熱電洞是經由左PN接 面被注入左儲存電荷區19A之氮化矽層19。比如：在程式化步 TW1747PA 11 12^ : 及控制閘極22。在這期間，電壓隨著程式化時間的增加而降低， 如第7圖所示。在第7圖中，τ為程式化步驟中之脈衝寬度。 上儲存電荷的交互作用造成PHINES記憶胞之不同的骇养查麈 Vt。藉著測量汲極16的輸出電流(1〇1^)，可以正確地判斷？11^£8 記憶胞的多位元之邏輯狀態。於第5 A圖至5D圖之臨界電壓Vt 修 的大小關係為V1>V2>V3>V4(輸出電流lout為11<12<13<14)，並 . 且根據不同的輸出電流量，PHINES記憶胞之邏輯資訊可以判斷 為 “00”（第 5A 圖中）、“01M (第5D圖）。 雙邊熱電洞程式化和單邊讀取架構 第8A圖至8D圖繪示乃依照本發明之第二實施例之pHINES 記憶胞之抹除狀態、程式化狀態和讀取狀態以及雙位元相關的邏 φ 輯資訊。假設一讀取電壓係施加於汲極16，用以讀取PHINES記 憶胞之邏輯資訊。 如第8A圖中所示’ PHINES記憶胞之左儲存電荷區19A，和 右儲存電荷區19B’於進行程式化步驟之前被抹除。在抹除步驟期 間，臨界電壓Vt隨著抹除時間增加而增加，而且曲線之趨勢與 第6圖中呈現之曲線相似。在左儲存電荷區19A，和右儲存電荷區 ，藉由熱電洞注入而辞式似 TW1747PA 12 1297499 • 如第8B圖中所示，兩個單位之熱電洞分別被注入左儲存電

Vt為V2’且輸出電流〇_)為12，。 界電 —如第8C圖巾所示，四的單位之熱電洞分別被注人左儲存電 荷區19A’和右儲存電荷區19B，之w匕石夕層19 +，且臨界電壓 Vt為乂3’以及輸出電流（1〇爾 和如第8D圓中所示，六的單元之熱電洞分別被注入左儲存電 荷區19A’和右儲存電荷區19B，之氮化矽層μ中，且臨界電壓 Vt為V4’以及輸出電流（1〇叫為14,。 由於雙儲存電何區上儲存電何之交互作用，可使臨界電壓達 到不同的值，而得以藉由單邊讀取以識別邏輯資訊。藉著測量記 憶胞單側的輸出電流可以正確地判斷邏輯資訊。第8A圖至8D 圖中，臨界電壓Vt的大小關係為乂1，>乂2，：^3，>乂4，(輸出電流 lout : II’<12’<13’<14，），因此 PHINES 記憶胞可以判斷為 “〇〇,，（第 8A 圖）、“01”（第 8B 圖）、“10”（第 8C 圖）以及“U”（第 8D 圖）。 不同於反向讀取PHINES記憶胞中的邏輯資訊之作法（先前 • 技術中所描述者），本發明中於單邊讀取架構中所選擇的讀取電 壓係較反方向讀取架構為小。而且，於單邊讀取架構中，讀取電 壓Vread的選擇亦較反向讀取架構更有彈性。另一方面，本發明 之方法可以減少第二位元效應所產生之限制（不需使用較高的讀 ： 'λ" .' '： ' ' -" ' .·" ' . 應的限制，並可控制梯 因此，當然地，可以了解的是，本發明的方法更可 TW1747PA 13 1297499

多階層記憶胞(multi-level· cW MLC記憶胞之邏輯資訊。舉例來說，若每一個記憶胞有三個位 MMC〇, 〇r 〇,9 ^ 4ί〇; 0, 1^ ν «05 i, 0- V ^05 ^ 1, 0； . «ι, Ο, rv ν 16個邏輯狀態。而當記憶胞具有χ個位元時（χ大於等於i且χ 為一整數）時，則有2的X次方個邏輯狀態。 雖然以PHINES記憶胞為實施例已描述於本發明中，但是可 _ 以了解的是，本發明之此單邊讀取方法亦可用於其他類型之記憶 胞的應用上。因此，於記憶胞中，藉著單邊讀取以識別邏輯資訊 的方法包括： 抹除記憶胞的第一儲存電荷區和第二儲存電荷區（藉由電子 注入/熱電洞注入）； 程式化記憶胞之第一儲存電荷區和第二儲存電荷區中至少 一個儲存電荷區（藉由孔注入/電子注入”以及 藉著測量第一儲存電荷區和第二儲存電荷區中至少一個儲 存電荷區之輸出電流以讀取記憶胞之邏輯狀態，其令第一儲存電 _ 荷區和第二儲存電荷區中不同的電荷儲存量之間的作用，會造成 不同的輸出電流量，因此可藉由單邊讀取架橡判斷記憶胞之邏輯 狀態r 韓上所述，雖然本發明已以一較佳實施例揭露如上，然其並 非用以限定本發明，任何熟習 第1圖為一傳統雙位元pHINESf ^

TW1747PA / 第2A圖繪示傳統之左位元和右位元處於抹除狀態下之示意 圖。 " 第2B圖繪示傳統之左位元為程式化狀態，而右位元為抹除 狀態下之示意圖。 第3A圖至3H圖繪示傳統PHINES記憶胞之抹除狀態、程 式化狀態、讀取狀態以及相關的雙位元邏輯資訊。 第4圖說明了 PHINES記憶胞之電洞電洞促進DIBL效應。 第5A圖至5D圖繪示依照本發明之第一實施例之PHINES記 憶胞之抹除狀態、程式化狀態和讀取狀態以及相關的雙位元邏輯 籲資訊。 第6圖描繪當執行抹除PHINES記憶胞的步驟時，臨界電壓 和抹除時間的關係圖。 第7圖描繪當執行程式化PHINES記憶胞的步驟時，臨界電 壓和程式化時間的關係圖。 第8A圖至8D圖繪示乃依照本發明之第二實施例之PHINES 記憶胞之抹除狀態、程式化狀態和讀取狀態以及相關的雙位元邏 輯資訊。 【主要元件符號說明】 12 ： 基體 14 ： 來源 16 ： 汲極 17 ： 二氧化氮堆疊 18 ： 二氧化矽層 19 ： 氮化矽層 20 : 二氧化矽層 22 ： 控制閘極 TW1747PA 15 ； 24 :左位元 26 :右位元 " 32、34 :空乏區 ⑩ 16

TW1747PA

Claims (1)

1297499 ---^-5 γ% hi I 9修(更)正本 十、申請專利範圍： [一-一———」 Ί.、-種記憶胞之操作方法，其中，該記憶胞有—第一儲存 電何區以及-第二健存電荷區，該兩儲存電荷區之間有一通道， 並且具有位於該通迢上方之一間極，一具有電荷捕捉材料 (Charge-trapping material)之介電層將該通道與該閑極分隔開，該 方法包括： ^夺具有一第一預定量之電荷注入該第一儲存電荷區以及將 ’、有第一預疋置之電荷注入該第二儲存電荷區以使得該記憶 胞到達一臨界電壓； _ I *近该第-儲存電荷區之該記憶胞的—側測量該記憶胞 之该&^界電壓；以及 根據所測量到的該記憶胞之該臨界電壓以決定該記憶胞之 一邏輯狀態之組合。 2·如申請專利範圍第1項所述的方法，其中更包括將電子 同時注入該第一儲存電荷區以及該第二儲存電荷區。 3·如申請專利範圍第2項所述的方法，其中在將具有該第 一預定量和該第二預定量之電荷分別注入該第一儲存電荷區和 ，該第二儲存電荷區之前，即令該些電子注入該第一儲存電荷區和 該第二儲存電荷區兩者。 4·如申請專利範圍第3項所述之方法，其中係利用熱電洞 注入（hot hole injection)將具有該第一預定量和該第二預定量之 電何刀別注入该弟一儲存電荷區和該第二儲存電荷區。 5·如申請專利範圍第3項所述之方法，其中當該些電子完 全注入該第一儲存電荷區和該第二儲存電荷區兩者後，該臨界電 壓係上升至一最大值。 6·如申請專利範圍第5項所述之方法，其中當具有該第一 預定量和該第二預定量之電荷分別注入該第一儲存電荷區和該 TW1747PA 17 1297499 第二儲存電荷區時，該臨界電壓係從該最大值逐漸下降至某一 值。 7 ·如申叫專利範圍弟2項所述的方法，其中該些電子注入 該第一儲存電荷區和該第二儲存電荷區兩者係藉由 FN(Fowler-N〇rdheim)電子注入技術而進行。 8·如申請專利範圍第丨項所述的方法，其中藉由將一閘極 電壓施加於該閘極上以及將一讀取電壓施加在該記憶胞之該第 一儲存電荷區上，以決定該記憶胞之該邏輯狀態之組合。 9·如申請專利範圍第丨項所述的方法，其中藉由將一間極 電壓施加於該閘極上以及將一讀取電壓施加在該記憶胞之該第 二儲存電荷區上，以決定該記憶胞之該邏輯狀態之組合。 。1〇~如申請專利範圍第丨項所述的方法，其中該記憶胞之該 邏輯狀恶之組合可以被決定為“〇和〇,，、“〇和i ”、“丨和〇”以及“1 和 1，，〇 11· 一種藉由單邊讀取PHINES記憶胞中識別邏輯資訊之 方法，其中，該PHINES記憶胞具有N位元（N大於等於2，且N 為正數）’當N等於2，則有四個臨界電壓位準，當N等於3 時，則有八個臨界電壓位準，若N等於χ (χ大於等於工，且X 為一整數），則有2的X次方個臨界電壓位準，該方法包括： 藉由隨著抹除時間而增加一臨界電壓以抹除每一記憶胞之 有位元其中在抹除完畢後，該臨界電壓係增加至一最大值 在抹除步驟後，藉由熱電洞注入程式化至少該PHines記憶 胞之其中之-個儲存電荷區，其中該臨界電壓（Vt)係隨程式化時 間增加而下降；以及 藉由測量該儲存電荷區之中的一個儲存電荷區的一輸出電 TW1747PA 18 1297499 流以讀取該PHINES記憶胞之一邏輯狀態； 其中’該儲存電荷區中所儲存之不同的熱電洞量之間的作 用’使得有該輸出電流量之大小不同，並且該PHINES記憶胞之 該邏輯狀態是藉由單邊讀取架構判斷。 如申請專利範圍第u項所述之方法，其中當n等於2 時’四個邏輯狀態被判斷為“00”、“01，，、“10”以及“11，，。 13·如申請專利範圍第^項所述之方法，其中當n等於3 時’八個邏輯狀態被判斷為“0, 0, 0，，、“0, 0, 1”、“0, 1，〇，，、“〇, L「、“1，0, 0”、“1，〇, 1”、L 0”以及“L 1 i”。 14·如申請專利範圍第11項所述之方法，其中當N等於4 時’十六個邏輯狀態被判斷。 15· —種藉由單邊讀取PHINES記憶胞中識別邏輯資訊之 方法，該PHINES記憶胞具有一第一儲存電荷區及一第二儲存電 荷區，該兩儲存電荷區之間有一通道，並且具有一位於該通道上 方之問極’一 ONO閘極電介質層將該通道與該閘極分隔開，該 方法包括： 抹除該第一儲存電荷區和第二儲存電荷區兩者； • 在抹除步驟後，程式化該記憶胞之該第一儲存電荷區和第二 儲存電荷區兩者；以及 藉由測量該第一儲存電荷區和第二儲存電荷區之一輸出電 流，以讀取該記憶胞之一邏輯狀態； 其中該第一儲存電荷區以及該第二儲存電荷區中儲存不同 的熱電洞里之間的作用造成該不同的輸出電流量，該pHiNES記 >具有4個臨界電壓（Vt)位準，並且該記憶胞之該邏輯狀 態是藉由單邊讀取架構判斷。 16·如申凊專利範圍第15項所述之方法，其中該第一儲存 TW1747PA 1297499 電荷區和第二儲存電荷區兩者藉由電子注入抹除。 17·如申請專利範圍第16項所述之方法，其中電子注入改 變一臨界電壓至一特定值。 18 ·如申睛專利範圍第16項所述之方法，其中該第一儲存 電荷區和第二儲存電荷區中兩者經由熱電洞注入而程式化。 19·如申請專利範圍第15項所述之方法，其中該第一儲存 電荷區和第二儲存電荷區兩者藉由熱電洞注入抹除。 子 # 20·如申請專利範圍第19項所述之方法，其中該第一儲存 電荷區和第二儲存電荷區兩者經由電子注入而程式化。 & 21·如申請專利範圍第15項所述之方法，其中四個記憶泸 狀態被識別，該記憶胞之該邏輯資訊為“〇〇,，、“〇1，，、“ 1〇，:匕 St “ 11，，。 人 22. 如申請專利範圍第15項所述之方法，其中一臨界 (Vt)係隨著抹除時間增加而增加，而在抹除完畢後，該臨界 係增加至一最大值VI。 金 23. 如申請專利範圍f 22項所述之方法，其中該臨界 (Vt)係隨程式化時間增加而下降。 TW1747PA 20