TWI296411B - Memory system segmented power supply and control - Google Patents

Description

1296411 九、發明說明： 【發明所屬之技術領域】 本發明係有關於一種記憶體系統分段電源供應器與控 制技術。 5【先前技術】 發明背景 電腦系統在設計上，係不斷使符合一些經常屬相反之 目標，即增加性能和降低耗電量（有時表明在嘗試維持某一 程度耗電量同時能增加性能之方面）。其為迎合此兩者目標 10 之努力，在一些類似手提式電腦系統（包括筆記型電腦和手 提電腦網路電器（包括防火牆電器和智慧型路由器）、和伺服 器排組（包括刀鋒型和電信伺服器）等電子裝置之情況中，將 變為十分明顯，彼等全係採用一些具有相當數量之dram( 動態隨機存取記憶體）等記憶體系統。隨著此種電子裝置有 15 更多之用途被發現，其將需要有更快之處理器、更大量之 記憶體、等等。然而，隨著此種電子裝置更多之用途被發 現，其將需要消耗更少量之電力，使增加手提式電器之電 池壽命，以及需要容許更高密度之電子裝置，能一起裝配 進一些集中式設備内。 20 此一努力造成之成果是，找出方法來降低此種電子裝 置之每一元件包括記憶體裝置所需之用電量。一些已知之 解決方案係包括：就此種電子裝置，建立一些低電力模態（ 通常稱作’’睡眠模態”或’’退隱模態”），以供未被積極使用時 進入。特言之，一些DRAM裝置係業已建立有低電力模態 1296411 ，包括DRAM裝置工業中通常稱作之”自我更新"模態，其中 係使DRAM裝置與其他元件間之相互作用為極小。自我更 新模悲，伴隨著使用一數量極少設立在一DRAM裝置内之 邏輯電路，藉以容許此DRAM裝置能自動執行維持功能， 5諸如更新此dram裝置之記憶體單元。 然而，此種降低DRAM裝置耗電量之解決方案，尚未 能應付DRAM裝置内之記憶體單元為獲得及保存一指示記 憶體單元内位元值的電荷勢必要運作的電壓位準與一些時 常耦合至DRAM裝置之處理器和其他邏輯電路所需愈來愈 10低的電壓位準間之加增差異的結果所浪費之電力的問題。 就此一差異之結果而言，一些效率低之1/〇界面和記憶體控 制器邏輯設計勢必要被採用，以及將會喪失其降低耗電量 及增加其使用較低電壓之界面來存取記憶體的速率之機 會。 15【發明内容】 本發明係有關於一種動態隨機存取記憶體積體電路， 其係包含有：用以接收一第一電源供應電壓之一第一外部 連接體；用以接收電壓低於該第一電源供應電壓之一第二 電源供應電壓的一第二外部連接體；組織成用以儲存資料 20之一組二維陣列的多個記憶體胞元；其中該等記憶體胞元 係由該第一電源供應電壓來供應電力，可透過耦合至該等 多個記憶體胞元之多條位元線來接收及輸出資料，以及係 透過轉合至該等多個記憶體胞元之多條字組線來加以控 制；一第一邏輯電路，其係直接耦合至該等記憶體胞元， 1296411 用以至少傳送信號給該等記憶體胞元，其中該第一邏輯電 路係由該第一電源供應電壓來供應電力；以及一第二邏輯 電路’其係耦合至該第一邏輯電路，用以提供一外部介面， 來接收供在該等多個記憶體胞元中選擇要供存取之一些記 憶體胞元的一些指令和位址，以及同時用來接收欲儲存進 該等選定記憶體胞元内之資料、以及輸出自該等選定記憶 體胞元取出之資料，其中該第二邏輯電路係由該第二電源 供應電壓來供應電力。 圖式簡單說明 10 15 本發明之目的、特徵、和優點，將可為本技藝之專業 人員，有鑒於下文之詳細說明，而得以明瞭，其中： 第1圖係一採用某一記憶體系統之實施例的方塊圖； 第2圖係另-採用某一記憶體系統之實施例的方塊圖； 第3圖係-採用某一記憶體裝置之實施例的方塊圖； 第4圖係另-採用某一記憶體裝置之實施例的方塊圖； 第5圖係又-採用某一記憶體襄置之實施例的方塊圖； 第6圖係再一採用某一記憶體襄置之實施例的方塊圖； 第7圖係一採用一具有一點對點界面之記憶體裝置的 實施例之方塊圖； 第8圖係另一採用一具有_點對點 的實施例之方塊圖；而 面之圯隐體裝置 第9圖則係另-採用某一電腦 【實施方式】 、、之實知例的方塊圖。 較佳實施例之詳細說明 20 1296411 在下文之說明中，為解釋計，諸多細節在列舉上，係 為對本發明之實施例提供徹底之瞭解。然而，本技藝之專 業人員將可明瞭’為依下文所主張而實現本發明，並不需 要此等特定細節。 5 本發明之實施例，係涉及使彼等記憶體裝置所用之電 源分段，而使用不同之電源，供應不同電壓位準下之電力 ，給彼等DRAM記憶體單元和至少一部份之DRAM界面邏 輯電路，藉以降低彼等DRAM裝置所需之總用電量。雖然 下文之討論，係集中在DRAM裝置方面，本技藝之專業人 10員將可理解，下文所主張之本發明在實現上，係可能支援 其他之記憶體裝置。而且，雖然至少部份下文之討論，係 集中在電腦系統内之記憶體上面，本技藝之專業人員將可 瞭解’依下文所主張之本發明在實現上，係可配合其他具 有兄憶體裝置之電子裝置或系統。本技藝之專業人員亦將 15瞭解的是，雖然下文之討論，係集中在一些記憶體單元在 其中被組織成二維陣列之列和行的記憶體裝置，該等記憶 體單元，係可被組織成數種方式中的任何一個，包括成排 組式及使用或不使用隔行掃描、超過二維之陣列、内容可 定址式、等等。 -〇 第1圖係一採用某一記憶體系統之實施例的方塊圖。此 5己憶體系統100，至少部份係由一藉由記憶體匯流排181使 耗合在一起之記憶體控制器180和記憶體裝置190所組成。 此記憶體系統設計之技藝中的專業人員將可輕易認清，第1 圖係描述一種形式相當簡單之記憶體系統，以及一些他型 1296411 實=例係屬可能，其中之組件的精確配置和組態，係可在 不違離本發明依下文所主張之精神與界定範圍下 ，加以約 減、擴大、或他種變更。舉例而言，雖然此記憶體系統腦 為乂下冴卿之單純叶，係描述為僅有一記憶體匯流排a】 5，及僅有-記憶體裝置19〇,本技藝中的專業人員將可輕易 瞭解’此記憶體系、統100之其他可能實施例，係可能由多重 之心隱體匯流排和/或裝置所組成，而不違離本發明所主 張之精神與界定範圍。 其記憶體控制器180，可控制其記憶體裝置19〇所執行 1〇之功能，部份為提供對其記憶體裝置190之存取，給一些耦 合至此記憶體控制器180之外部裝置（未示出），諸如處理器 、匯流排控管I/O控制器、等等。特言之，一耦合至記憶體 控制器180之外部裝置，可發出指令給其記憶體控制器18〇 ，藉以將資料儲存進其記憶體裝置190内，或自其記憶體裝 15置19()，取回此儲存之資料。其記憶體控制器180，可接收 此等指令，以及可以一具有一些與其記憶體匯流排以丨和/ 或其構成記憶體裝置190與記憶體匯流排181間之此一界面 的控制邏輯電路191和資料緩衝記憶體196之組合相容的時 序和通訊協定之格式，將彼等轉送給其記憶體裝置190。事 20實上，其記憶體控制器180,可回應來自外部裝置之讀取和 寫入指令，協調針對其記憶體裝置190内之記憶體單元所做 的存取。為支援各種實施例之此等功能，此記憶體控制器 180，亦可協調其各種為確使保留其記憶體裝置19〇内所儲 存之資料勢必要執行的維持運作，包括正常更新運作之起 1296411 始和存取間所需預充電運作之發生。 其記憶體匯流排181，係由多種可使記憶體控制器180 和記憶體裝置190耦合在一起之控制、位址、和資料信號線 所組成。其各種構成記憶體匯流排181之各種可能實施例的 5 信號線之精確量和特性，可配置使與眾多可能之記憶體界 面中的任何一個共同運作，包括一些要與已知類型之記憶 體裝置相容的工具，其中有DRAM(動態隨機存取記憶體） 裝置，諸如FPM(快速翻頁模態）記憶體裝置、EDO(擴充資 料輸出）、雙埠VRAM(視訊隨機存取記憶體）、視窗RAM、 10 SDR(單資料傳送率）、DDR(雙資料傳送率）、RAMBUS™ dram、等等。在某些其中各種信號線上面之活動意在要 與一時鐘信號協調的實施例中，其一或多之信號線，或許 為其控制信號線，係被用來在其記憶體控制器18〇與記憶體 裝置190之間傳送時鐘信號。在某些實施例中，其一或多之 I5控制信號和位址信號，可使多工化至一些共用信號線上面 ，而使此等控制信號和位址信號，在不同之時刻下，傳輸 於一些可在其記憶體控制器180和記憶體裝置19〇之間攜帶 4吕號的共用導體上面。而且，在某些實施例中，其一或多 之位址信號和資料信號，可使多工化至一些共用信號線上 20 面0 其記憶體裝置190,為一DRAM記憶體裝置，其係具有 一由在配置上可與其記憶體匯流排181共同運作之控制邏 輯電路191和資料緩衝記憶體196所組成的界面。在某此實 施例中，此記憶體裝置19〇，係一單一積體電路。在其他之 10 1296411 實也例中此°己憶體裝置190，係由一可移除式記憶體模組 之夕重積體電路所組成，諸如SIMM(單列直插式記憶體模 組）、sipp(單列直插式接腳封裝）、mMM(雙列直插式記憶 體模組）、等等。 5 上述記憶體裝置190之記憶體單元，係被分組成多重之 排組，諸如排組198a-d，而使每一排組被分組成一具有列 和行之二維記憶體單元陣列。然而，本技藝之專業人員將 可輕易認清，其記憶體裝置内之記憶體單元，係可以眾多 可能方式中的任何一個加以組織。在某些實施例中，其控 1〇制邏輯電路19卜係可透過其記憶體匯流排181，接收至少 某些來自其a己憶體控制器18〇之指令和位址，以及可使用其 排組選擇邏輯電路192和列位址解碼器193，來得到對此等 適當之列的存取。同時可使用其行位址解碼器194、1/〇多 工器195、和/或資料緩衝記憶體196，來執行至少有關讀 15取和寫入指令之適當作用。其控制邏輯電路191，可進一步 協調一些接收自其記憶體控制器180之指令的執行動作與 彼等排組198a-d内之記憶體單元由更新控制邏輯電路197 所作的更新動作。 在各種如第1圖中所描述之實施例中，其記憶體控制器 20 I80和記憶體裝置19〇,可接收來自其電源170之電力。其記 憶體控制器180，係供有一透過其邏輯位準電力線174之邏 輯位準電力。在某些實施例中，此由記憶體控制器18〇所接 收之同一邏輯位準電力，係在其記憶體控制器18〇之控制下 ，透過其邏輯電力控制器176,選擇供應至部份之記憶體裝 11 1296411 置190。在一些他型實施例中，此由記憶體控制器i8〇所接 收之同一邏輯位準電力，係不受其邏輯電力控制器176之干 涉，直接自其邏輯位準電力線174，供應至部份之記憶體裝 置190。其記憶體裝置190供有邏輯位準電力之此一部分（以 5虛線方框劃出），至少部份係由控制邏輯電路191、排組選 擇邏輯電路192、行位址解碼器194、1/()多工器195、和資 料緩衝記憶體196所組成。然而，其他部份（亦以虛線方框 劃出）之記憶體裝置190，係透過其儲存位準電力線172，接 收一儲存位準電力。其記憶體裝置丨^^供有儲存位準電力之 10此一部分，至少部份係由更新控制邏輯電路197、列位址解 碼器193、和排組I98a-d所組成。 誠如本技藝之專業人員中將可認清的是，其控制邏輯 電路電路191、排組選擇邏輯電路192、列位址解碣器丨93、 行位址解碼器194、1/0多卫器195、資料緩衝記憶體196、 15和更新控制邏輯電路197，何者要經由其邏輯位準電力線 Π7供以-或另-邏輯位準電力或經由其儲存位準電力線 Π2供以儲存位準電力的正確選擇，在各個實施例中，可能 會背離第1圖中所描述者，而不違離本發明所主張之精神^ 界定範圍。如同記憶體控制器18〇，彼等控龍輯電路⑼ !〇、排組選擇邏輯電路⑼、列位址解碼則93、行位址解竭 器m、I/0多工器195、資料緩衝記憶體196、和更新控制 稍電路197，偏邏輯電路裝置，以及就邏輯電路裝置而 言，係可設計使利用電晶體和其他已變為可供邏輯電路讯 計利用之技術方面的新近改良，包括使用更小之電晶體: 12 1296411 邏輯電路中之此種較小電晶體，並不需要—如較大電晶體 要在(^位减之間作—區別的電壓位準，以及此種較小 之電晶體’係可在-些較低之電墨位準下更有效地運作。 此使用較小之電晶體，將使得 5 10 15 20 要之較高電壓位準，以及在眾多採用此種較小電晶體之邏 輯電路巾’使㈣難騎壓之，將會提供—紐被此種 較小電《使狀過量魏，以心騎㈣而被轉變及 桃為熱量。然而，相照於此種邏輯電路，-DRAM裝置 之記憶體單it，仍將需要—較高之電壓位準，以便能可靠 地在0與1位元值之間作—區別，其係肇因於使用電荷，彼 專係㈣地儲存及維持在記賴單元酷似電容器之設計中 、’其中儲存之電荷，總會隨時間而衰變，以及要使維持勢 ’、要再重複加以更新(再充電)。此一隨時間而衰變之事實 ，係需要使壓位準切存電荷，藉以提供音 味0與1位元值之電壓位料的某些,，額外"分隔，以便在已 發生部份衰變之後，使彼等部份衰變之峨丨位元值間的電 ，位準仍可被區別。基於此等和相關之理由，儘管記憶體 單70中所用電晶體之尺寸正如邏輯電路的電晶體已有不斷 縮小之事實，DRAMsi憶體單元，係需要—來自電源之較 高電壓位準。 此以兩個不同電源供應給其記憶體裝置19〇之兩個不 同部分’將可在上述記憶體系統1〇〇之電子系、统，被置於一 較低之電力狀怨中，以致其至記憶體裝置19〇之資料儲存或 自記憶體裝置190之資料取回的存取動作，會被懸置時之情 13 1296411 況中，提供一節省電力之機會。 4， ㈢在此種較低之電力狀態中 ，其提供給記憶體裝置190之雷六 .电刀，使至恰能保留彼等儲存 在排組198a.u_需的程度’將可能是有利的，以 及此在某些實施财，可能係藉由容許其經㈣輯位準電 力線177所提供之邏輯位準雷六 电刀’此破其邏輯電力控制器 176選擇啟斷，來加以完成。 口 仕此種實施例中，其列位址解 碼器193和更新控制邏輯電路丨 ^ ^ ^ y/，係可能使用其經由儲存 …力線172所供應之儲存位準電力，而使其更新控制邏 10 輯電路197,能夠繼續起始在—些經由其更新控制邏輯電路 197内之計數㈣時間_下可能被敎之排組198以内 ，列上面之更新職，以及其列位_碼㈣3，係能夠繼 績選擇其更新控制邏輯電路197所指定要使經受—更新運 作之列。 取決於排組198a-d之具現的特定細節，其對至少列位 轉碼器193提賴存轉電力，就制健解碼器193而 2 ’為能以充份之f綠準，適#轉其馳198以内之 字組線，可能是必需^。_，其以儲存位準電力對記憶 體裝置190内直接耦合至排組198a_d類似1/〇多工器195等其 他組件之提供，再次就支援其以充份電壓位準之傳訊而言 ’亦可能是必需的。 其對控制邏輯電路19ι和資料緩衝記憶體196供應如同 提供給記憶體控制器18〇之邏輯位準電力，將可容許其控制 邏輯電路191和資料緩衝記憶體196，在一更有效率不會浪 費電月b之電屢位準下運作。共享此同一較低之電麼，亦可 14 1296411 提供在記憶體控制器180與記憶體裝置丨9〇間橫跨記憶體匯 流排181傳訊中使用一較低之電壓位準的機會，以及其所成 就利用較低之電壓擺幅來傳達控制、位址、資料和/或其 他信號的機會’將會提供進一步增加此種信號傳輸過記憶 5 體匯流排181之速率的機會，此復可提供進一步增加其記憶 體匯流排181之性能的機會。此外，共享此同一較低之電壓 位準，亦可能缓和其設計記憶體控制器180内之界面使記憶 體控制益180搞合至s己憶體匯流排181而容納較高之電壓位 準的需要，因而有潛力簡化上述在記憶體控制器180内之界 10面的設計，及/或有潛力容許更容易設置一較快速之界面 。此外，其因具有記憶體匯流排181與記憶體控制器180和 記憶體裝置190兩者内至記憶體匯流排181之界面（諸如控 制邏輯電路191和/或資料緩衝記憶體196)所消耗之電力 中的降低，將可變為顯著，特別是在以多重之記憶體裝置 15 190來構成記憶體系統100的情況中。 第2圖係另一採用某一記憶體系統之實施例的方塊圖。 不同於第1圖之記憶體系統100，此記憶體系統200，至少部 伤係由一精由記憶體匯流排2 81麵合在-起之記愧體护^制5| 280和記憶體裝置290所組成。此記憶體系統設計之技藝中的 2〇 專業人貝將可輕易g忍清’第2圖係描述一種形式相當簡單之 記憶體系統，以及一些他型實施例係屬可能，其中之組件的 精確配置和組態，係可在不違離本發明依下文所主張之精神 與界定範圍下，加以約減、擴大、或他種變更。 其記憶體控制器280，可控制其記憶體裝置29〇所執行 15 1296411 之功能，部份為提供對其記憶體裝置290之存取，給一此搞 合至此記憶體控制器280之外部裝置（未示出），諸如處理器 、匯流排控管1/〇控制器、等等。其記憶體控制器280，可 回應來自外部裝置之讀取和寫入指令，協調針對其記憶體 5裝置290内之記憶體單元所做的存取。此記憶體控制器勘 ，亦可協調其各種為確使保留其記憶體裝置29()内所儲存之 資料勢必要執行的雉持運作，包括正常更新運作之起始和 存取間所需預充電運作之發生。其記憶體匯流排28W系由 多種可使記憶體控制.器280和記憶體裝置290耦合在一起之 10控制、位址、和資料信號線所組成。其各種構成記憶體匯 流排281之各種可能實施例的信號線之精確量和特性，可配 置使與眾多可能之記憶體界面中的任何一個共同運作。在 某些實施例中，其記憶體匯流排281之各種信號線上面之活 動，可能係意在要與一時鐘信號協調。其記憶體裝置29〇， 15為一DRAM記憶體裝置，其係具有一由在配置上可與其記 憶體匯流排281共同運作之控制邏輯電路291和資料緩衝記 憶體296所組成的界面。在某些實施例中，此記憶體裝置29〇 ，係一單一積體電路，以及在其他之實施例中，此記憶體 裝置290,係由一可移除式記憶體模組之多重積體電路所組 20 成。此記憶體裝置290之記憶體單元，係被分組成多重之排 組’諸如排組298a-d，而使每一排組被分組成一具有列和 行之二維記憶體單元陣列。 在各種實施例中，其記憶體控制器280，係供有一透過 其邏輯位準電力線274之邏輯位準電力。此同一邏輯位準電 16 1296411 力，係在其記憶體控制器280之控制下，透過其邏輯電力控 制器276，選擇供應至部份之記憶體裝置29〇，亦即，一涵 蓋控制邏輯電路291、排組選擇邏輯電路292、行位址解碼 器294、I/O多工器295、和資料緩衝記憶體296之部分。上 5述之同一邏輯位準電力，亦在不受其邏輯電力控制器276之 干涉下，直接自其邏輯位準電力線274,供應至其他部份之 記憶體裝置290，亦即，一涵蓋列位址解石馬器⑼和更新控 制邏輯電路297之部分。其記憶體裝置29〇之此一其他部份 ’係透過其儲存位準電力線272，亦即，—涵蓋排組⑽以 10之部分，來接收一儲存位準電力’。誠如本技藝之專業人員 中將可認清的是，其控制邏輯電路電路291、排組選擇邏輯 電路292、列位址解碼器293、行位址解石馬器294、I/O多工 器295、負料緩衝§己憶體296、和更新控制邏輯電路Μ?，何 者要供以一或另一邏輯位準電力的正確選擇，加上有關此 15邏輯位準電力選擇是否要透過其邏輯電力控制器276供應 之選擇，可能會背離第2圖中所描述者，而不違離本發明所 主張之精神與界定範圍。 以兩不同之電源提供給其記憶體裝置29〇之三個不同 部分，而使其兩個電源中的-個，以一選擇方式供應給其 20三部分中的一個，將可在上述記憶體系統200之電子系統， 被置於-較低之電力狀態中’如同有關心圖之記憶體系統 100的情形時之情況中，提供一節省電力之機會。其提供給 吕己憶體裝置290之電力’使至恰能保留彼等儲存在排組 298a-d内之資料所需的程度，將可能是有制。此在某些 17 1296411 實施例中’可能係藉由容許其經由邏輯位準電力線2 供之邏輯位準電力，被其邏輯電力控制器276，對部份之纪 憶體裝置290選擇啟斷，而此同一邏輯位準電力，係繼續要 經由其邏輯電路電力線別，提供給其他部份之記憶體裝置 5 290，來加以完成。在此種實施例中，彼等排組聽小係 繼續供有儲存位準電力，使保留此等排組·以内之記憶 體單元的内容。此外，其列位址解碼器293和更新控制邏輯 電路297，係可能使用其經由儲存位準電力線π所供應之 儲存位準電力，而使其更新控制邏輯電路297，能夠繼續起 1〇始在一些經由其更新控制邏輯電路297内之計數器的時間 間隔下可能選定之排組298a-d内的列上面之更新周期，以 及其列位址解碼器293，係能夠繼續選擇其更新控制邏輯電 路297所指定要使經受一更新運作之列。 取決於排組298a-d之具現的特定細節，其對至少列位 15址解碼器293提供儲存位準電力，就其列位址解碼器293而 言’為能以充份之電壓位準，適當驅動其排組298a-d内之 子組線，可能是必需的。同理，其以儲存位準電力對記憶 體裝置290内直接耦合至排組298a-d類似I/O多工器295等其 他组件之提供，再次就支援其以充份電壓位準之傳訊而言 2〇 ’亦可能是必需的。 在一不同於第1圖之記憶體系統1〇〇的方式中，其對控 制邏輯電路2 91和資料緩衝記憶體296供應如同提供給記憶 體控制器280之邏輯位準電力，將可容許其控制邏輯電路 291和資料緩衝記憶體296，在一更有效率不會浪費電能之 18 1296411 電壓位準下運作。共享此同一較低之電壓，亦可提供在記 憶體控制器280與記憶體裝置290間橫跨記憶體匯流排281 傳訊中使用一較低之電壓位準的機會，以及其所成就利用 較低之電壓擺幅來傳達控制、位址、資料和/或其他信號 5的機會，將會提供進一步增加此種信號傳輸過記憶體匯流 排281之速率的機會，此復可提供進一步增加其記憶體匯流 排281之性能的機會。 第3圖係一採用某一記憶體裝置之實施例的方塊圖。在 各種可能之實施例中，其記憶體裝置39()，至少部份係由一 10起組裝為一基體（諸如電路板）上面之Ic或一多重晶粒封裝 内之晶粒的記憶體電路398a-i所組成。特言之，在某些實施 例中，其記憶體裝置39〇，係一無緩衝儲存式mMM(雙列直 插式纪憶體模組）。每一記憶體電路398心丨，至少部份係分 別由圮憶體單元陣列399a_i、較高電力邏輯電路397a_i、和 15杈低電力邏輯電路396a-i所組成。每一較低電力邏輯電路 396a-i，係使耦合至其記憶體匯流排381，以及係與彼等對 應之較南電力邏輯電路397a-i—起，使其記憶體裝置39〇内 之對應5己憶體陣列399a-i，耦合至一亦在記憶體裝置39〇 之外部耦合至記憶體匯流排381的記憶體控制器和/或其 20他裝置（未示出）。彼等較低電力邏輯電路396a-i，全係供以 來自其邏輯位準電力線377之邏輯位準電力，以及其較高電 力邏輯電路397a_i和記憶體陣列399a-i兩者，則全係供以來 自其儲存位準電力線372之儲存位準電力。 每一記憶體單元陣列399a^係由眾多被組織成至少一 19 1296411 單一之二維陣列的記憶體單元所組成。為確保可靠保留此 等記憶體單元内所儲存之資料，其供應給每一記憶體單元 陣列399a-i之儲存位準電力，係屬充份之電壓，其可如早先 詳細之討論，容許可靠地在一酷似電容器組態之記憶體單 5元内所儲存的電荷之〇與1位元值間作一區別。每一較低電 力邏輯電路396a-i，係與彼等對應之較高電力邏輯電路 397a-i—起，提供其界面邏輯電路，其可執行一些接收自記 憶體匯流排381之指令，藉以將資料儲存進一些對應之記憶 體單元陣列399a-i内，或自彼等取回資料，加上執行其他之 10各種功能。其較低電力和較高電力邏輯電路間之此一界面 邏輯電路的分離，在某些實施例中，可能容許每一較高電 力邏輯電路397W内之此_界面邏輯電路更貼近麵合至記 隱體單儿陣列399a]的部分，使用其經由儲存位準電力線 所t、應之餘存位準電力，而以一些可能更容易與記憶體 15單το陣列399a-i相容之傳訊電壓位準，與一對應之記憶體單 元陣列洲-1相互作用。_，此-界面邏輯電路之同-分

_在某些實施例中’可能容許每—較低電力邏輯電路 396a-i内之此一 R I面邏輯電路更貼近耦合至記憶體匯流排 3 81的部分，你用甘 用其經由邏輯位準電力線3 77所供應之邏輯 20 位準電力，而、 以一些可能更容易與其他耦合至記憶體匯流 排3 81之穿^置相a " 各的傳訊電壓位準，與其記憶體匯流排381 w * 在各種具現體中，其經由邏輯位準電力線377所 i、應之邏輯位準 ^ 电力的電壓位準，係低於其經由儲存位準 電力線372所供應之蚀十 儲存位準電力的電壓位準，因認清到使 20 1296411 用較低電壓而橫越記憶體匯流排381傳訊之可能優點，包括 較低之總耗電量和較短之信號上昇與下降時間，而導致增 加其橫越記憶體匯流排381之位址、指令和/或資料的傳^ 率之機會。 ~ 5 10 15 20 而且，在某些實施例中，其較低電力邏輯電路刊如“ 與較冋電力邏輯電路397a_i間之界面邏輯電路的分離，可能 容許供應至其界面賴電路至少更貼近麵合至記憶體匯流 排381之部分（亦即，較低電力邏輯電路396卜i内之部分）的 電力’能在某些或财構成記龍S賴381之信號線功率 下降的時彡】下’藉由啟斷其透過邏輯位準電力線377所供應 之邏輯位準電力，而使其功率下降。在其邏輯位準電力線 377功率下降之此種時刻下，其儲存位準電力線372，將會 保持啟通而繼續供應儲存位準電力，給其較高電力邏輯 電路和記憶體單元陣列399a_i兩者 。而且，在某些實 也例中纟透過邏輯電路位準電力線377所供應之邏輯位準 電力的啟斷，係盥甘1艰 、〃广破置於一較低電力狀態内之記憶體裝 相同諸如自我更新模態，其中至少有部份之較高電 邏輯電路397a”，將會使用其要經由儲存位準電力線^^ 七績供應之儲存位進 ^ 早電力，來針對彼等對應之記憶體單元 陣列399a-i的部分《况 1例如，記憶體單元之分頁或列），啟始及 /或執行更新運作。 4支 青、比 ^ 栗人員中將可認清，何者部份之界面邏輯 电路，要槿出 要構成每 母一較低電力邏輯電路396a-i，以及何者部分 車乂呵電力邏輯電路397a_i的正確決斷，可能會在 21 1296411 特疋之實施例間變化，而不違離本發明所主張之精神與界 疋郭圍。在某些實施例中，其界面邏輯電路構成每一較高 電力邏輯電路397a-；i之部分，可能係受限於其需要執行更新 運作而可月b包括一列位址解碼器之邏輯電路，以致此等受 5限4刀之界面邏輯電路，將會在其邏輯位準電力線仍於部 伤之e己It體裝置進人—較低電力狀態時被啟斷的時刻 下’ U、以來自其健存位準電力線π之電力。在其他之 實施例中，其每一記憶體單元陣列之設計，可能係使 其界面邏輯電路直接麵合至記憶體單元之任何部分，勢必 10是在彼等構成每-較高電力邏輯電路397a-i之部分中。 第4圖係另一採用某_記憶體裝置之實施例的方塊圖 ，此記憶體裝置49G，約略係_於第3圖之記憶體裝置39〇 。在各種可此之實施例中，其記憶體裝置梢，至少部份係 由-起組裝為-基體上面之Ic或一多重晶粒封裝内之晶粒 15的記憶體電路498a-i所組成。而且，在某些實施例中，其記 憶體裝置49G，係、-無緩衝儲存細丽。每—記憶體電路 498a-i，至少部份係分別由記憶體單元陣列料如-丨、無交換 式邏輯電路497a-i、和較低電力邏輯電路视以所組成。每 一較低電力邏輯電路496a-i，係使耦合至其記憶體匯流排 20 481，以及係與彼等對應之無交換式邏輯電路497a-i—起， 使其纪憶體裝置490内之一對應記憶體陣列499a-i，耦合至 一亦在記憶體裝置490之外部耦合至記憶體匯流排481的記 憶體控制器和/或其他裝置（未示出）。彼等較低電力邏輯電 路496a-i，全係供以來自其邏輯位準電力線477之邏輯位準 22 1296411 5 10 15 20 電力，彼等固疋電力邏輯電路497a-i，全係供以來自其無六 換式電力線474之無交換式電力，以及彼等記憶體陣^ 499a-i，全係供以來自其儲存電力線472之儲存位準電力。』 每-記憶體單元陣列499a_i，係由眾多被組織成至少二 單-之二維陣列的記憶體單元所組成。為確保可靠保= 等記憶體單元内所儲存之資料，其供應給每—記情體單-陣列499a-i之儲存位準電力，係屬充份之電壓，其可如 詳細之討論，容許可靠地在一酷似電容器級態之記憶體單 元内所儲存的電荷之0與1位元值間作一區別。每一幹低。 力邏輯電路496a-i，係與彼等對應之無交換式邏輯電路 497a-i—起，提供其界面邏輯電路，其可執行一些接收自記 憶體匯流排481之指令，藉以將資料儲存進一些對應之圮情 體單元陣列499a-i内，或自彼等取回資料，加上執行其他之 各種功能。其較低電力和無交換式邏輯電路間之此一界面 邏輯電路的分離，在某些實施例中，可能容許每一無交換 式邏輯電路497a-i内之此一界面邏輯電路更貼近轉人至二己 憶體單元陣列499a-i的部分，使用其經由無交換式電力線 474所供應之無交換式電力，其係具有高至足以用一些可能 更容易與記憶體單元陣列499a-i相容之傳訊電壓位準來與 彼等對應之記憶體單元陣列499a_i相互作用的電壓。同時， 此一界面邏輯電路之同一分離，在某些實施例中，可能容 許每一較低電力邏輯電路496a-i内之此一界面邏輯電路更 貼近耦合至記憶體匯流排481的部分，使用其經由邏輯位準 電力線477所供應之邏輯位準電力’而以一些可能更容易盘 23 1296411 其他麵合至記憶體匯流排481之裝置相容的傳訊電壓位準 ，與其記憶體匯流排4_互作用。在各種具現體中，心 由邏輯位準電力線477所供應之邏輯位準電力的電壓= ，係低於其經由儲存位準電力線472所供施+ M + 應之儲存位準電力 5的電壓位準，因認清到使用較低電壓而橫越記 481傳訊之可能優點，包括較低之總耗電量和較短之信號上 昇與下降時間，而導致增加其橫越記憶體匯流排481^址 、指令和/或資料的傳輸率之機會。 而且，在某些實施例中，其較低電力邏輯電路49如^ 10與無交換式邏輯電路497心丨間之界面邏輯電路的分離，可能 容許供應至其界面邏輯電路至少更貼近耦合至記憶體匯流 排481之部分（亦即’較低電力邏輯電路496a_i内之部分）的 電力，能在某些或所有構成記憶體匯流排481之信號線功率 下降的時刻下’藉由啟斷其透過邏輯位準電力線477所供應 15之邏輯位準電力，而使其功率下降。在其邏輯位準電力線 477功率下降之此種時刻下，其無交換式電力線474和儲存 位準電力線472兩者，將會保持啟通，而繼續分別供應無交 換式電力和儲存位準電力，給其無交換式邏輯電路497a-i 和記憶體單元陣列499a-i兩者。而且，在某些實施例中，其 2〇透過邏輯位準電力線477所供應之邏輯位準電力的啟斷，係 與其被置於一較低電力狀態内之記憶體裝置490相同，諸如 自我更新模態，其中至少有部份之無交換式邏輯電路 497a-i，將會使用其要經由無交換式電力線474繼續供應之 無交換式電力’來針對彼等對應之記憶體單元陣列499a-i 24 1296411 的部分（例如，記憶體單元之分頁或列），啟始及/或執行 更新運作。 在某些實施例中，其經由無交換式電力線474所供應之 無交換式電力的電壓，係類似其透過邏輯位準電力線477所 5供應之邏輯位準電力的電壓。在此種實施例中，雖然其較 低電力邏輯電路496a-i和無交換式電力邏輯電路497a-i，係 供以一些在類似之電壓位準下之電力，而使彼等邏輯電路 之較低電壓運作的效率得以實現(如上文詳細之說明），彼等 分離之無交換式電力和邏輯位準電力的供應，在完成上可 1〇能如上文之說明，係可容許切斷其邏輯位準電力，同時繼 績供應一類似電壓位準下之無交換式電力。在其他實施例 中，其經由無交換式電力線474所供應之無交換式電力的電 壓位準，係可能加以選擇，使在其邏輯位準電力與儲存位 準電力之電壓位準間的某處，藉以容許其無交換式電力邏 15輯497a-i，能以-些被選定更容易分別與其較低電力邏輯電 路編]和記憶體單元陣列柳a-i相容的傳訊電壓位準來運 作0 减如本技藝之專業人員可認清 小〜片月H有部份之界面邏輯 20 要構成每構r交:^ 會在特定之實=電力邏輯電路—的正確決斷，可能 與界定範15。在化’而不違離本發明所主張之精神 無交換式電力軸騎施财’其界面邏輯f路構成每-執行更新運作‘電路497ael之部分，可能係受限於其需要 可能包括-列位址解抑之邏輯電路，以 25 1296411 致此等受限部分之界面邏輯電路，將會在其邏輯位準電力 線477於部份之§己憶體裝置490進入一較低電力狀態時被啟 斷的時刻下，繼續供以來自其無交換式電力線474之電力。 第5圖係又一採用某一記憶體裝置之實施例的方塊圖 5 ，此記憶體裝置590，大體上係與第3圖之記憶體裝置390相 同，所不同的是加入了緩衝記憶體邏輯電路592，其可使記 憶體匯流排581之某些信號，與其記憶體裝置59〇之其他部 分相分離，而有效地建立兩條記憶體匯流排581和594，某 些信號在其中會被緩衝儲存及/或閂定在記憶體匯流排 10 581與594之間，而其他信號係使直接連接在此等記憶體匯 流排581與594之間。在某些實施例中，其記憶體裝置59〇， 係一暫存器式DIMM，彼等位址和/或指令信號，在其中會 透過緩衝記憶體邏輯電路592，而被緩衝儲存及/或閂定， 而彼等資料係使直接連接在該等記憶體匯流排581與594之 15間。如同第3圖之記憶體裝置390，在各種實施例中，其記 憶體裝置590,至少部份係由一起組裝為一基體上面之忙或 一多重晶粒封裝内之晶粒的記憶體電路598a_i和緩衝記憮 體邏輯電路592所組成。每一記憶體電路598心丨，至少部份 係分別由記憶體單元陣列59%“、較高電力邏輯電路 2〇 、和較低電力邏輯電路596^i所組成。其緩衝記憶體邏輯電 路592和較低電力邏輯電路596a-i兩者，全係供以來自其邏 輯位準電力線577之邏輯位準電力，以及其較高電力賴電 路597a-i和記憶體單元陣列摘者，全係供以來自其儲 存位準電力線572之儲存位準電力。 、 26 1296411 為確保可靠保留此等記憶體單元内所儲存之資料，其 供應給母一 έ己憶體單元陣列599a-i之儲存位準電力，係屬充 份之電壓，其可如早先詳細之討論，容許可靠地在一酷似 電谷器組悲之記憶體單元内所儲存的電荷之0與1位元值間 5作一區別。每一較低電力邏輯電路596a-i，係與彼等對應之 較咼電力邏輯電路597a-i—起，提供其界面邏輯電路，其可 執行一些透過其記憶體匯流排581和594所接收之指令，藉 以將資料儲存進一些對應之記憶體單元陣列599a_i内，或自 彼等取回負料’加上執行其他之各種功能。其較低電力和 H)較高電力邏輯電路間之此一界面邏輯電路的分離，在某些 實把例中’可也容許每一較高電力邏輯電路597以内之此一 界面邏輯電路更貼核合至記髓單元陣列州以的部分 ’使用其經由儲存位準電力線Μ所供應讀存位準電力， 而以一些可能更料與記Μ單元陣列599a-i相容之傳訊 15電壓位準，來與彼等對應之記憶體單元陣列599a-i相互作用 。同時，此-界面邏輯電路之同—分離，在某些實施例中 ，可能容許每—較低電力邏輯電路596a_i内之此-界面邏輯 電路更貼近麵合至其緩衝記憶體邏輯電路撕和/或記憶 體匯抓排581和/或594的部分，使用其經由邏輯位準電力 20線577所供應之邏輯位準電力，而以_些可能更容易與其緩 衝Z隱體達輯電路592和/或其他_合至記紐匯流排581 或594之裝置相病傳訊電壓位準，與其緩衝記憶體邏 輯電路592和/或記憶_流排581和/或例相互作用。在 各種具現體巾胁φ軸位準電力線π所供應之邏輯位 27 1296411 準電力的電壓位準，係低於其經 田儲存位準電力線572所供 =存位準電力的電壓位準，因認清到使用較罐 =緩衝記憶體邏輯電路592及/或橫越其記憶體匯 =和/或594傳訊之可能優點，包括較低之總耗電 =較短之信號上昇與下降時間，而導致增加其橫越記 憶體匯流排581"或594之位址、指令和/或資料的傳 輸率之機會。 而且’在某些實施例中，其較低電力邏輯電路596a-i 與較高電力邏輯電路597“間之界面邏輯電路的分離，可能 容許供應至其界面邏輯電路至少更貼近耗合至緩衝記憶體 邏輯電路说及/或橫越其記,_匯祕581和/或594之 部分(亦即’較低電力邏輯電路596以内之部分)的電力，能 在某些或所有構成記髓匯_581之錢線功率下降的 時刻下，藉由啟斷其透過邏輯位準電力線577所供應之邏輯 I5位準電力’而使其功率下降。在其邏輯位準電力線5?7功率 下降之此種時刻下，其儲存位準電力線572，將會保持啟通 ，而繼續供應儲存位準電力，給其較高電力邏輯電路597a_i 和記憶體單元陣列599a-i兩者。而且，在某些實施例中，其 透過邏輯位準電力線577所供應之邏輯位準電力的啟斷，係 20與其被置於一較低電力狀態内之記憶體裝置590相同，諸如 自我更新模態，其中至少有部份之較高電力邏輯電路59乃什 ，將會使用其要經由儲存位準電力線572繼續供應之儲存位 準電力，來針對彼專對應之§己憶體單元陣列599a-i的部分(例 如，A憶體單元之分頁或列），啟始及/或執行更新運作。 28 1296411 10 ,如同第3圖之記憶體裝置39〇的情況，誠如本技藝之專 業人員可認清，何者部份之界面邏輯電路，要構成每_較 低電力邏輯電路596a-i，以及何者部分要構成每一較高電力 邏輯電路597a-i的正確決斷，可能會在特定之實施例間變化 ，而不違離本發明所主張之精神與界定範圍。在某些實施 例中其界面邏輯電路構成每一較高電力邏輯電路分％ i 之部分，可能係受限於其需要執行更新運作而可能包括一 列位址解碼器之賴電路，峨此等受限部分之界面邏輯 電路將會在其邏輯位準電力線577於部份之記憶體農置 590進入一較低電力狀態時被啟斷的時刻下，繼續供以來自 其儲存位準電力線572之電力。在其他之實施例中，其每一 圮憶體單元陣列599a_i之設計，可能係使其界面邏輯電路直 接耦合至記憶體單元之任何部分，勢必是在彼等構成每一 較高電力邏輯電路597a-i之部分中。 15 第6圖係再一採用某一記憶體裝置之實施例的方塊圖 ’此記憶體裝置690，大體上係與第4圖之記憶體裝置490相 同’所不同的是加入了緩衝記憶體邏輯電路692，其可使記 憶體匯流排681之某些信號，與其記憶體裝置690之其他部 分相分離，而有效地建立兩條記憶體匯流排681和694，某 20些信號在其中會被緩衝儲存及/或閂定在記憶體匯流排 681與694之間，而其他信號係使直接連接在此等記憶體匯 流排681與694之間。在某些實施例中，其記憶體裝置690， 係一暫存器式DIMM，彼等位址和/或指令信號，在其中會 透過緩衝記憶體邏輯電路692，而被緩衝儲存及/或閃定， 29 1296411 同時彼等資料係使直接連接在該等記憶體m流排68i與剔 之間。如同第4圖之記憶體裝置49〇,在各種實施例中，其 記憶體裝置69G1少部份係由一起組㈣_基體上面之^ 或-多重晶粒封裝内之晶粒的記憶體電路和緩衝記 憶體邏輯電路692所組成。每一記憶體電路_“，至少部 份係分別*記憶體單元、無交換式電力邏輯電路 晰以、和較低電力邏輯電路_娜組成。其緩衝記憶體 邏輯電路692和較低電力簡電⑽6a々者，全係供以來 10 自其邏輯位準電力線677之邏輯位準電力，其固定電力邏輯 =路697a_i ’全係供以來自其無交換式電力線㈣之無交換 =力’以及其記憶體陣觸9以，全係供以來自其儲存位 準電力線672之儲存位準電力。 為確保可靠保留此等記㈣單元⑽儲存之資料，其 15 每—記憶體單元陣列之儲存位準電力，係屬充 雷六I、'’其可如早先詳細之討論，容許可靠地在一酷似 作二m叙記憶體單元㈣儲存的電狀G與1位元值間 益上品、母車乂低電力邏輯電路696a-i，係與彼等對應之 =換j電力邏輯電路697a—起，提供其界面·電路， 20 ，:執仃些透過其記憶體匯流排681和694所接收之指令 將貝料儲存進—些對應之記憶體單元陣形9^内， ^ 3取回㈣’力吐執行其他之各種魏。其較低電 «換式電力邏輯電路間之此—界面邏輯電路的分離 ’在·某赴*管/ * 697& · t 9中’可能容許每一無交換式電力邏輯電路 内之此界面邏輯電路更貼近耦合至記憶體單元陣 30 1296411 歹⑽知1的Μ，使用其經由無交換式電力線674所供應之 無交換式電力的形式，其係具有一高至足以用一些可能更 谷易與Z it體單元陣列699^丨相容之傳訊電遷位準來與彼 等對應之記憶體單元陣列699a-i相互作用的電壓。同時，此 5 一界面邏輯電路之同-分離，在某些實關中，可能容許 每-較低f力邏輯電路696a_i内之此—界面邏輯電路更貼 近麵合至其緩衝記憶體邏輯電路692和/或記憶體匯流排 681和/或694的部分，使用其經由邏輯位準電力線677所供 1〇應頓輯位準電力，而以一些可能更容易與其緩衝記憶體 7輯電路692和，或其他耦合至記憶體匯流排681和，或 的4之裝置相容的傳訊電壓位準，與其緩衝記憶體邏輯電路 92和/或圯憶體匯流排681和/或694相互作用。在各種具 現體中，其經由邏輯位準電力線677所供應之邏輯位準電力 的電壓位準，係低於其經由儲存位準電力線672所供應之儲 15存位準電力的電壓位準，因認清到使用較低電壓來橫越其 。己憶體匯流排681和/或694傳訊之可能優點，包括較低之 總耗電量和較短之信號上昇與下降時間，而導致增加其橫 越β己憶體匯流排681和/或694之位址、指令和/或資料的 傳輪率之機會。 2〇 而且，在某些實施例中，其較低電力邏輯電路仍如“ 與無父換式邏輯電路697a-i間之此一界面邏輯電路的分離 ，可能容許供應至其界面邏輯電路至少更貼近耦合至緩衝 記憶體邏輯電路692和/或記憶體匯流排681和/或694之 部分（亦即，較低電力邏輯電路696a-i内之部分）的電力，能 31 1296411 在某些或所有構成記憶體匯流排681之信號線功率下降的 時刻下，藉由啟斷其透過邏輯位準電力線677所供應之邏輯 位準電力，而使其功率下降。在其邏輯位準電力線677功率 下降之此種時刻下，其無交換式電力線674和儲存位準電力 5線672兩者，將會保持啟通，而繼續分別供應無交換式電力 和儲存位準電力，給其無交換式邏輯電路697a-i和記憶體單 元陣列699a-i兩者。而且，在某些實施例中，其透過邏輯位 準電力線677所供應之邏輯位準電力的啟斷，係與其被置於 一較低電力狀態内之記憶體裝置690相同，諸如自我更新模 10態’其中至少有部份之無交換式邏輯電路697a-i，將會使用 其要經由無交換式電力線674繼續供應之無交換式電力，來 針對彼等對應之記憶體單元陣列699a-i的部分(例如，記憶 體單元之分頁或列），啟始及/或執行更新運作。 在某些實施例中’其經由無交換式電力線674所供應之 15 無交換式電力的電壓，係類似其透過邏輯位準電力線677所 供應之邏輯位準電力的電壓。在此種實施例中，雖然其較 低電力邏輯電路696a-i和無交換式電力邏輯電路697^丨，係 供以一些在類似之電壓位準下的電力，而使彼等邏輯電路 之較低電壓運作的效率得以實現(如上文詳細之說明），彼等 20 分離之無交換式電力和邏輯位準電力的供應，在完成上可 能如上文之說明，係可容許切斷其邏輯伋準電力，同時繼 續供應一類似電壓位準下之無交換式電力。在其他實施例 中，其經由無交換式電力線674所供應之無交換式電力的電 壓位準，係可能加以選擇，使在其邏輯位準電力與儲存位 32 1296411 準電力之電壓位準間的某處，藉以容許其無六 輯697“，能以一些被選定更容易分別與其較:電=二邏 路696a-i和記憶體單元陣列的％“兩 、輯電 來運作。 谷的傳訊電壓位準 5 誠如本技藝之專業人員可認清，何者部份之界 電路’要構成每一較低電力邏輯電路696a_i，以及何者^輯 要構成每-無交換式電力邏輯電路衝以的正確決= 會在特定之實施例間變化，而不違離本發明所主張之= 與，定範圍。在某些實施例中，其界面邏輯電路構成^一 1〇無交換式電力邏輯電路697a-i之部分，可能係受限於其需要 執行更新運作而可能包括一列位址解碼器之邏輯電路，以 致此等受限部分之界面邏輯電路，將會在其邏輯位準電力 線677於部份之記憶體裝置69〇進入一較低電力狀態時被啟 斷的時刻下，繼續供以來自其無交換式電力線674之電力。 15 第7圖係又一採用某一記憶體裝置之實施例的方塊圖 ’此記憶體裝置790，大體上係與第5圖之記憶體裝置590相 同’所不同的是記憶體裝置590内之緩衝記憶體邏輯電路 592 ’係代以記憶體裝置79〇内具有一對點對點界面之緩衝 記憶體邏輯電路792。此緩衝記憶體邏輯電路792之點對點 20 界面，可使此記憶體裝置790之記憶體匯流排794，與彼等 記憶體匯流排781和782相耦合，而容許此記憶體裝置790， 能耦合至一個或兩個構成一記憶體系統之裝置，包括記憶 體控制器和/或其他之記憶體裝置。此種點對點界面，可 能係由數組單向信號線（或許為相反方向之匹配組)和/或 33 1296411

至少一組雙向性信號線所構成。在各種實施例中，其記憶 體裝置790,至少部份係由一起組裝為一基體上面之ic或一 多重晶粒封裝内之晶粒的記憶體電路798a-i所組成。在某些 實施例中，其記憶體裝置790，係一完全緩衝儲存式DIMM 5 。如同第5圖之記憶體裝置590，每一記憶體電路798a-i，至 少部份係分別由記憶體單元陣列799a-i、較高電力邏輯電路 797a-i、和較低電力邏輯電路796a-i所組成。每一較低電力 邏輯電路796a-i，係透過其緩衝記憶體邏輯電路792和記憶 體匯流排794，使耦合至其記憶體匯流排781和782，以便存 10取至少大多數構成記憶體匯流排781和782之信號線，不過 ，其中可能有較少數目構成每一可能供較低電力邏輯電路 /y〇a-i ——直接耦合之記憶體匯流排781和/或782的信號。 15 20 衝記憶體邏輯電路792和較低電力邏輯電路观以兩者，全 係供以來自其邏輯位準電力線777之邏輯位準電力，以及其 較高電力邏輯電路797a_i和記憶體單元799a_i兩者，全係供 以來自其儲存位準電力線772之儲存位準電力。 為確保可靠保留此等記憶體單元内所儲存之資料，其 供應給每-記憶體單元陣列799以之儲存位準電力，係屬^ 2電壓，其可如早糾細之討論，容許可靠地在一酷似 作=組態之記憶體單元内所儲存的電荷之_位元值間 區別。每_較低電力邏輯電路796a_i，係與彼等對應之 :電力邏輯電路797a_i—起’提供其界面邏輯電路，立可 些透過其記憶體匯流卿、782、和/或794所接收 …精以將資料儲存進一些對應之記憶體單元陣列 34 1296411 799a-i内’或自彼等取回資料，加上執行其他之各種功能。 其較低電力和較高電力邏輯電路間之此―界面邏輯電路的 刀離在某些實施>[列中，可月匕各許每_車交高電力邏輯電路 797a-i内之此一界面邏輯電路更貼近耦合至記憶體單元陣 5列799a_i的部分，使用其經由儲存位準電力線772所供應之 儲存位準電力，而以一些可能更容易與記憶體單元陣列 799a-i相容之傳訊電壓位準，來與彼等對應之記憶體單元陣 列799a-i相互作用。同時，此一界面邏輯電路之同一分離， 在某些實施例中，將可容許每一較低電力邏輯電路79如^ 10内之此一界面邏輯電路更貼近耦合至其緩衝記憶體邏輯電 路792和/或記憶體匯流排781、782、和/或794的部分， 使用其經由邏輯位準電力線777所供應之邏輯位準電力，而 以一些可能更容易與其緩衝記憶體邏輯電路792和/或其 他耦合至記憶體匯流排781、782、和/或794之裝置相容的 15傳訊電壓位準，與其緩衝記憶體邏輯電路792和/或記憶體 匯流排781、782、和/或794相互作用。在各種具現體中， 其經由邏輯位準電力線777所供應之邏輯位準電力的電壓 位準，係低於其經由儲存位準電力線772所供應之儲存位準 電力的電壓位準，因認清到使用較低電壓來與其緩衝記情、 2〇體邏輯電路792和/或記憶體匯流排781、782、和/或794 傳訊之可能優點’包括較低之總耗電量和較短之信號上昇 與下降時間，而導致增加其橫越記憶體匯流排781、782、 和/或794之位址、指令和/或資料的傳輸率之機會。 而篡，在某些實施例中，其較低電力邏輯電路 35 1296411 5 10 15 2〇 二* 1¾邏輯電路797a_i間之此一界面邏輯電路的分離，可能 、應至其界面邏輯電路至少更貼近耦合至緩衝記憶體 °電路792和/或§己憶體匯流排781、782、和/或794之 部分(亦即，較低電力邏輯電路796a_i内之部分)的電力，能 ^某—或所有構成記憶體匯流排781和/或Μ?之信號線功 率下降的時刻下，藉由啟斷其透過邏輯位準電力線777所供 :屺輯位準f力使其功率下降。在其邏輯位準電力 合77?功率下降之此種_下，其儲存位準電力線772，將 啟通，而繼續供應儲存位準電力，給其較高邏輯電 2和記憶體單元_腕兩者。而且，在某些實施 、、透過邏輯位準電力線777所供應之邏 :斷J與其被置於-較低電力狀態内之記罐置79: 堵如自我更新模態，其中至少有部份之較_ 錯^料制其魏_存_電力物2料俾^ 電力，來針對彼等對應之記憶體單元 刀(例如，記憶體單元之分頁或 Μ 新運作。 ㈣及/或執行更 如同第5圖之記憶體裝置的情況，誠 果人員可認清，何者部份之界面邏輯 夜藝之專 2力邏輯電路，，以及何者部分要構成 輯電路797a-i的正確決斷，可能會在特定 > 又巧電力 ’而不違離本發明所主張之精神與 ^實^例間變化 例中’其界面邏輯電路構成每_較^ °在某些實施 "能係受限於其需要執行更新運作而可::括^ 36 1296411 列位址解碼器之邏輯電路，以致此等受限部分之界面邏輯 電路，將會在其邏輯位準電力線777於部份之記憶體裝置 790進入一較低電力狀態時被啟斷的時刻下，繼續供以來自 其健存位準電力線772之電力。在其他之實施例中，每一記 5 憶體單元陣列799a-i之設計，可能係使其界面邏輯電路直接 耦合至記憶體單元之任何部分，勢必是在彼等構成每一較 高電力邏輯電路797a-i之部分中。 第8圖係再一採用某一記憶體裝置之實施例的方塊圖 ’此記憶體裝置890，大體上係與第6圖之記憶體裝置690相 1〇同’所不同的是記憶體裝置690内之緩衝記憶體邏輯電路 692，係代以記憶體裝置890内具有一對點對點界面之缓衝 §己憶體邏輯電路892。此缓衝記憶體邏輯電路892之點對點 界面’可使此記憶體裝置890之記憶體匯流排894，與彼等 記憶體匯流排881和882相耦合，而容許此記憶體裝置890， 15 能輕合至一個或兩個構成一記憶體系統之裝置，包括記憶 體控制器和/或其他之記憶體裝置。此種點對點界面，可 能係由數組單向信號線（或許為相反方向之匹配組)和/或 至少一組雙向性信號線所構成。在各種實施例中，其記憶 體裝置890,至少部份係由一起組裝為一基體上面之κ：或一 2〇 多重晶粒封裝内之晶粒的記憶體電路898a-i所組成。在某些 實施例中，其記憶體裝置890，係一完全緩衝儲存式DIMM 。如同第6圖之記憶體裝置690，每一記憶體電路898a-i，至 少部份係分別由記憶體單元陣列899a-i、無交換式電力邏輯 電路897a-i、和較低電力邏輯電路896a-i所組成。每一較低 37 1296411 電力邏輯電路896a_i，係透過其緩衝記憶體邏輯電路892和 記憶體匯流排894，使耦合至其記憶體匯流排881和882，以 便存取至少大多數構成記憶體匯流排881和882之信號線， 不過，其中可能有較少數目構成每一可能供較低電力邏輯 5電路896a_i直接耦合之記憶體匯流排881和/或882的信號 。其緩衝記憶體邏輯電路892和較低電力邏輯電路896a-i兩 者，全係供以來自其邏輯位準電力線877之邏輯位準電力， 其固定電力邏輯電路897a-i，全係供以來自其無交換式電力 線874之無交換式電力，以及其記憶體陣列卯如—丨，全係供 10以來自其儲存位準電力線872之儲存位準電力。 為確保可靠保留此等記憶體單元内所儲存之資料，其 供應給每一記憶體單元陣列899a_i之儲存位準電力，係屬充 份之電壓，丨可如早先詳細之討冑，容許可靠地在一酷似 電容器組態之記憶體單元内所儲存的電荷之〇與丨位元值間 15作一區別。每一較低電力邏輯電路896a-i，係與彼等對應之 無交換式電力邏輯電路897以一起，提供其界面邏輯電路， 其可執行一些透過其記憶體匯流排88卜882、和/或894所 接收之指令，藉以將資料儲存進一些對應之記憶體單元陣 列899a-i内，或自彼等取回資料，加上執行其他之各種功能 20 。其較低電力和無交換式電力邏輯電路間之此一界面邏輯 電路的分離，纟某些實施财，T能容許每-無交換式電 力邏輯電路897a-i内之此一界面邏輯電路更貼近耦合至記 憶體單元陣列899a-i的部分，使用其經由無交換式電力線 874所供應之無交換式電力的形式，其係具有—高至足以用 38 1296411 5 10 15 20 一些可能更容易與記憶體單元陣_9a-i相容之傳訊電壓 位準來與彼等對應之記憶體單元陣聊相互作用的電 壓。同時’此-界面邏輯電路之同—分離，在某些實施例 t’將可容許每一較低電力邏輯電物-内之此-界面邏 輯電路更貼近_合至其緩衝記憶體邏輯電路892和/或記 憶體匯流排881、882、和/或州的部分，❹其經由邏輯 位準電力線877所供應之邏輯位準電力，而以—些可能更容 易與其緩衝記㈣邏輯電路892和/或其絲合至記憶體 匯流排881和/或882之裝置相容的傳訊電壓位準，與其緩 衝記憶體邏輯電路892和/或記憶體匯流排88卜882、和/ 或894相互作用。在各種具現體中，其經由邏輯位準電力線 877所供應之邏輯位準電力的電壓位準，係低於其經由儲存 位準電力線872所供應之儲存位準電力的電壓位準，因認清 到使用較低電壓來橫跨其記憶體匯流排881、882、和/或 894傳訊之可能優點，包括較低之總耗電量和較短之信號上 昇與下降時間，而導致增加其橫越記憶體匯流排881、882 、和/或894之位址、指令和/或資料的傳輸率之機會。 而且，在某些實施例中，其較低電力邏輯電路896α4 與無交換式邏輯電路897a_i間之此一界面邏輯電路的分離 ，可能容許供應至其界面邏輯電路至少更貼近耦合至緩衝 記憶體邏輯電路892和/或記憶體匯流排881、882、和/或 894之部分（亦即，較低電力邏輯電路896a-i内之部分）的電 力，能在某些或所有構成記憶體匯流排881和/或882之信 號線功率下降的時刻下，藉由啟斷其透過邏輯位準電力線 39 1296411

877所供叙邏触衫力，岐其料下降 準電力線877功率T降之此種時刻下，I Μ和儲存位準電力線奶兩者，將會保持料，、 5 10 :供應無交換式電力和健存位準電力，給其無交：： 電路叫記憶體單元陣軸兩者。而J 施例中’錢闕触準電力⑽7所健之準= ::、與其被置於-較低電力狀態内之記憶體裝= 如自我更新模態，其中至少有部份之無交換式邏 °電路8973_1 ’將會使用其要經由無交換式電力線874繼續 供應之無交換式電力’來針對彼㈣應之記憶體單 元陣列 899a-:i的部分(例如，記憶體單元之分践列），啟始及/或 執行更新運作。 &某些實施例中’其經由無交換式電力線874所供應之 無又換式電力的電壓，係類似其透過邏輯位準電力線877所 15 t、應之邏輯位準電力的電壓。在此種實施例中，雖然其較 低電力邏輯電路896a—和無交換式電力邏輯電路897以，係 供以一些在類似之電壓位準下的電力，而使彼等邏輯電路 之較低電壓運作的效率得以實現(如上文詳細之說明），彼等 分離之無交換式電力和邏輯位準 電力的供應’在完成上可 2〇此如上文之說明，係可容許切斷其邏輯位準電力，同時繼 續供應一類似電壓位準下之無交換式電力。在其他實施例 中其經由無父換式電力線874所供應之無交換式電力的電 壓位準，係可能加以選擇，使在其邏輯位準電力與儲存位 準電力之電壓位準間的某處，藉以容許其無交換式電力邏 40 1296411 Ο 〇 · a-i’ &以一些被選定更容易分別與其較低電力邏輯電 路896a_i和無記憶體單元陣列妨如-丨兩者相容的傳訊電壓位 準來運作。 誠如本技藝之專業人員將可認清，何者部份之界面邏 5輯電路’要構成每一較低電力邏輯電路896a-i，以及何者部 刀要構成每一無交換式電力邏輯電路897a-i的正確決斷，可 能會在特定之實施例間變化，而不違離本發明所主張之精 神與界定範圍。在某些實施例中，其界面邏輯電路構成每 一無交換式電力邏輯電路897a-i之部分，可能係受限於其需 10要執行更新運作而可能包括一列位址解碼器之邏輯電路 ’以致此等受限部分之界面邏輯電路，將會在其邏輯位 準電力線877於部份之記憶體裝置890進入一較低電力狀 態時被啟斷的時刻下，繼續供以來自其無交換式電力線 874之電力。 15 理應注意的是，誠如此包括DRAM裝置等記憶體裝置 之設計的技藝中的專業人員可輕易理解，第3至8圖係提供 一些構成DRAM裝置之組件的相對簡單描述，以及一 DRAM裝置内之組件的精確安排和配置，可在不違離本發 明所主張之精神與界定範圍之下，相照於此等繪圖中所描 20 繪者，使降低、擴大、或其他變更。特言之，誠如本技藝 之專業人員可輕易認清，一些不同於第3至8圖所描述者之 記憶體電路，在不違離本發明所主張之精神與界定範圍之 下，係確屬可能。而且，特言之，雖然所描述及討論，為 明確採用兩條和三個電力配線/電源之實施例，本技藝之 1296411 專業人員將可瞭解，在不違離本發明所主張之精神與界定 範圍下，為提供電力給一記憶體裝置之各種附件，其係可 採用4個或以上之電力配線/電源。 第9圖係一採用某一電腦系統之實施例的方塊圖。此電 5 腦系統900，至少部份係由一處理器910、一系統邏輯電路 920、和一記憶體裝置990所構成。其系統邏輯電路920，係 使耦合至其處理器910,以及可執行各種支援此處理器910 之功能，包括提供其處理器910，使用此系統邏輯電路920 内之記憶體控制器980，來存取其亦耦合至此系統邏輯電路 10 920之記憶體裝置990。其處理器910、系統邏輯電路920、 和記憶體裝置990，係構成此記憶體裝置990有關之核心的 形式，其係可支援其處理器910對一些機器可讀取式指令之 執行，和資料與指令在此電腦系統900之儲存。或者，在其 他實施例中，其記憶體控制器980,可能部份地或完全使整 15合在其處理器910内，其可能之結果為使其處理器910直接 耦合至記憶體裝置990，以及具有對其之直接存取。 在各種實施例中，其處理器910，可屬任一多種類型之 處理器，包括一可執行至少部份普遍已知及使用之”X86，，指 令集的處理器，以及在其他各種之實施例中，其中可以有 20 一以上之處理器。在各種實施例中，其記憶體裝置990，可 能為任一多種類型之動態隨機存取記憶體RAM，包括快速 翻頁模態(FPM)、擴充資料輸出（ED0)、單一資料傳送率 (SDR)或雙資料傳送率（DDR)形式之同步動態隨機存取記 憶體（SDRAM)、各種採用RAMBUS™界面等技術之ram、 42 1296411 等等，以及其記憶體控制器980，可提供該類型之記憶體有 關的適當界面，給其邏輯電路920。其記憶體裝置990至少 有部份之記憶體單元，係被分割為若干排組999a-d。彼等 10 15 20 各係由一些被組織成二維記憶體陣列之列和行的記憶體單 元所構成。為存取部份在其記憶體裝置990内之記憶體單元 ’該部分勢必要由其記憶體控制器980以排組、列、和行位 址之組合來加以定址。誠如本技藝之專業人員將可認清， 此具有四個排組’亦即’排組999a-999d，之記憶體單元的 單一記憶體裝置990的描述，僅為一可能是部份之電腦系統 的δ己憶體糸統之一範例，以及其在不違離本發明所主張之 精神與界定範圍之下，係可使用較大數目之記憶體裝置， 和/或在彼等記憶體裝置内，使用不同數目之排組。 在某些實施例中，其系統邏輯電路92〇，係使耦合至其 處理器910，以及提供其對儲存裝置96〇之存取，藉以存取 其儲存媒體961所承載之資料和/或指令。其儲㈣體961 ，可此屬眾夕為本技藝之專業人貞所_之麵中的任何 -個，包括CD或DVD ROM、磁式或光學磁片、磁光碟片 、磁帶、半導體記憶體、紙張或其他材料上面之字元或打 孔、等等。在某些實施例中，其非揮發性儲存裝置謂，係 使麵合至其祕邏輯電路92G(或此電腦系統觸之其他部 以及可提供儲存體給-初始串狀指令，彼等係在電 腦系統_為執行此電腦系統9⑼準備正常使用（例如，舍電 腦系統9⑻被"啟通"或"加電"時)所需之任務，或被"重置田”或 被初始狀。在此種實施例之某些變更形式中，在此電腦 43 1296411 系統_被初騎以重置時，其處理㈣崎會存取 揮發性儲存裝置93〇，以便取回其記憶體控制器9備 咖_提供對記憶體裝置_之存取的正f使用勢必要= 订之指令。料取回之相同指令，可能會為其系統 路働準備提供賴存裝置_和任何形切供儲存襄置 960使用之儲存媒體961的存取之正常使用而被執行。 5 10 15 在某些實施例中，其電腦系統9〇〇，進一步係由一。' 過電力線974供應邏輯位準電力之電源97()、_電力控制器 976、和-至部份之記憶體裝置携的電力線977所^二 及可透過電力線972供應儲存位準電力給其他部份之記憶 體裝置990。在此種實關之某些變更形式巾，其電力控^ 器976，可能由-構成部份之記憶體控制器98〇的邏輯^路 來加以運作，以及在其他之變更形式中，其電力控制器咖 ，可能係由-構成電腦系統_或在此電腦系統_之他處 的記憶體祕内之另-部分，諸如專屬控制電力分配之功 能的邏輯電路，來加以運作。 在某些實施例中，其儲存媒體961，係載有一些機器可 存取式指令，彼等係可被處理器91〇執行，而使此處理器_ 實行其記憶體裝置990-或多之測試，藉以決定其記憶體裝 20置_可能為何種類型之DRAM裝置，及/或決定此記憶體 裝置990可能支援何種功能。此種測試可能包括一系列嘗試 存取部份之記憶體裝置_，並觀察其接收到之響應的性質 。或者’此侧試可純括㈣—可識觀㈣裝置之類 型或識別-或多特徵之存在的程式碼，或者此種測試可能 44 1296411 需要讀取其記憶體裝置99()内之部份非揮發性儲存器所健 存可識別記誠裝置之類型、各種參數、和/或各種特徵 之存在與否等㈣。若其記憶體裝置99·決定係可支援使 用-分段之電源，如上文詳細之說明，則其處理器91〇，便 可程式規劃或另外配置其記憶體控制器98〇和/或此電腦 系統9_之其他邏輯電路，藉以運作其電力控制器976, 以便利用此種能力。 10 15 20 在其他之實施例中，其電腦系統9〇〇之設計的特性，諸 如一可藉时記鍾裝置99_合至此電腦线_之其餘 部分的連接H之實體設計，可能預先排除制—些不支援 分段式電源之記顏裝置的使用。在此種實施例中。其則 可能係假定，任何類似記憶體裝置9轉可使連接至電腦系 統900之其餘部分的記憶體裝置，因而或將必然要支援一分 =式電力系統，以及其處理㈣Q，因而可能係使執行一些 指令，來準備使用其電力控制器976,使選擇供應電力給部 伤之讀體裝置990,而不f要實行—測試，來確認其記憶 體裝置99G衫支援_分段式電源。 很顯 、發明業已配合各種可能之實施例加以說明w ，、，有眾多之替代選擇、修飾體、變更形式、和用途，將 可為本技藝之專業人員’㈣於前文之說明而趨於明轉。 業人員將可瞭解的是，本發明可能被實行來支 1具有各種可能之記憶體裝置的電子裝置， 元’係反覆需要某種形式之„更新,,或其他規則 維持活動’藉以避免㈣之喪失。本㈣之專業人員亦 45 1296411 將瞭解，本發明可能被實行來支援除電腦系統外之電子裝 置，諸如聲音/視訊娛樂裝置、車輛内之控制器裝置、電 子電路所控制之電器、等等。 【圖式簡單說明】 5 第1圖係一採用某一記憶體系統之實施例的方塊圖’ 第2圖係另一採用某一記憶體系統之實施例的方塊圖； 第3圖係一採用某一記憶體裝置之實施例的方塊圖； 第4圖係另一採用某一記憶體裝置之實施例的方塊圖； 第5圖係又一採用某一記憶體裝置之實施例的方塊圖； 0 第6圖係再一採用某一記憶體裝置之實施例的方塊圖； 第7圖係一採用_具有一點對點界面之記憶體裝置的 實施例之方塊圖； 第8圖係另-採用_具有一點對點界面之記憶體裝置 的實施例之方塊圖；而 15 帛9圖則係另—採用某·電腦系統之實施例的方塊圖。 【主要元件符號說明】 100···記憶體系統 170…電源 172···健存位準電力線 174…邏輯位準電力線 176···邏輯電力控制器 180···記憶體控制器 181···記憶體匯流排 190···記憶體裝置 191…控制邏輯電路 192…排組選擇邏輯電路 193···列位址解碼器 194…行位址解碼器 195...I/0多工器 196…資料緩衝記憶體 197···更新控制邏輯電路 198a-d…排組 46 1296411 200…記憶體系統 270.. .電源 272…儲存位準電力線 274…邏輯位準電力線 276.. .邏輯電力控制器 280.. .記憶體控制器 281.. .記憶體匯流排 290.. .記憶體裝置 291.. .控制邏輯電路 292.. .排組選擇邏輯電路 293.. .列位址解碼器 294.. .行位址解碼器 295…I/O多工器 296.. .資料緩衝記憶體 297.. .更新控制邏輯電路 298a-d···排組 372···儲存位準電力線 377…邏輯位準電力線 381.. .記憶體匯流排 390…記憶體裝置 396a-i···較低電力邏輯電路 397a-i...較高電力邏輯電路 398a-i...記憶體電路 399a_i...記憶體單元陣列 472.. .儲存位準電力線 474.. .無交換式電力線 477…邏輯位準電力線 481.. .記憶體匯流排 490…記憶體裝置 496a-i...較低電力邏輯電路 497a-i…無交換式邏輯電路 498a_i...記憶體電路 499a-i…記憶體單元陣列 572…儲存位準電力線 577.. .邏輯位準電力線 581.. .記憶體匯流排 590.. .記憶體裝置 592.. .缓衝記憶體邏輯電路 594.. .記憶體匯流排 596a-i…較低電力邏輯電路 597a-i···較高電力邏輯電路 598a-i...記憶體電路 599a-i…記憶體單元陣列 672…儲存位準電力線 674.. .無交換式電力線 677…邏輯位準電力線 681…記憶體匯流排 690…記憶體裝置 47 1296411 692.. .緩衝記憶體邏輯電路 694.. .記憶體匯流排 696a-i···較低電力邏輯電路 697a-i…無交換式電力邏輯電路 698a-i...記憶體電路 699a-i…記憶體單元陣列 772…儲存位準電力線 777.. .邏輯位準電力線 781.. .記憶體匯流排 782.. .記憶體匯流排 790.. .記憶體裝置 792.. .緩衝記憶體邏輯電路 794.. .記憶體匯流排 796a-i...較低電力邏輯電路 797a-i…較高電力邏輯電路 798a-i...記憶體電路 799a-i…記憶體單元陣列 872…儲存位準電力線 874.. .無交換式電力線 877…邏輯位準電力線 881.. .記憶體匯流排 882.. .記憶體匯流排 890…記憶體裝置 892.. .緩衝記憶體邏輯電路 894.. .記憶體匯流排 896a_i.··較低電力邏輯電路 897a-i…無交換式電力邏輯電路 898a-i…記憶體電路 899a_i...記憶體單元陣列

900…電腦系統 910 …CPU 910.. .處理器 920.. .系統邏輯電路 930…非揮發性儲存裝置 960…儲存裝置 961.. .儲存媒體 970.. .電源 972·.·電力線 974…電力線 976···電力控制器 977…電力線 980.. .記憶體控制器 989.. .排組狀態緩衝記憶體 990…記憶體裝置 999a-d...排組 48

Claims (1)

1296411 十、申請專利範圍： 第93140022號申請案申請專利範圍修正本 96.09.27. 1. 一種動態隨機存取記憶體積體電路，其係包含有： 用以接收一第一電源供應電壓之一第一外部連接 5 體； * 用以接收電壓低於該第一電源供應電壓之一第二 電源供應電壓的一第二外部連接體； 組織成用以儲存資料之一組二維陣列的多個記憶 體胞元；其中該等記憶體胞元係由該第一電源供應電壓 10 來供應電力，可透過耦合至該等多個記憶體胞元之多條 位元線來接收及輸出資料，以及係透過耦合至該等多個 記憶體胞元之多條字組線來加以控制； 一第一邏輯電路，其係直接耦合至該等記憶體胞元 ，用以至少傳送信號給該等記憶體胞元，其中該第一邏 15 輯電路係由該第一電源供應電壓來供應電力；以及 一第二邏輯電路，其係耦合至該第一邏輯電路，用 以提供一外部介面，來接收供在該等多個記憶體胞元中 選擇要供存取之一些記憶體胞元的一些指令和位址，以 及同時用來接收欲儲存進該等選定記憶體胞元内之資 20 料、以及輸出自該等選定記憶體胞元取出之資料，其中 該第二邏輯電路係由該第二電源供應電壓來供應電力。 2. 如申請專利範圍第1項之積體電路，其中該第一邏輯電 路係耦合至該等多條位元線，以及同時可跨越該等多條 位元線傳送資料給該等多個記憶體胞元，以及可跨越該 49 1296411 等多條位元線接收來自該等記憶體胞元之資料。 3.如申請專利範圍第1項之積體電路，其中該第一邏輯電 路係耦合至該等多條之字組線，以及可跨越該等多條字 組線傳送一些列啟動信號給該等多個記憶體胞元。 5 4.如申請專利範圍第3項之積體電路，其中該第一邏輯電 路係由一更新邏輯電路所構成，其可於該動態隨機存取 記憶體積體電路被置於一低電力狀態，而其中該第二邏 輯電路因該第二電源供應電壓被移除而喪失電力時，使 該等多條字組線運作，而實行保存該等多個記憶體胞元 10 内所儲存之資料的更新運作。 5. —種動態隨機存取記憶體積體電路，其係包含有： 用以接收一第一電源供應電壓之一第一外部連接 體； 用以接收電壓低於該第一電源供應電壓之一第二 15 電源供應電壓的一個第二外部連接體； 用以接收電壓低於該第一電源供應電壓之一第三 電源供應電壓的一個第三外部連接體； 組織成用以儲存資料之一組二維陣列的多個記憶 體胞元，其中該等記憶體胞元係由該第一電源供應電壓 20 來供應電力，可透過耦合至該等多個記憶體胞元之多條 位元線來接收及輸出資料，以及係透過耦合至該等多個 記憶體胞元之多條字組線來加以控制； 一第一邏輯電路，其係直接耦合至該等記憶體胞元 ，用以至少傳送信號給該等記憶體胞元，其中該第一邏 50 1296411 輯電路係由該第一電源供應電壓來供應電力； 一第二邏輯電路，其係耦合至該第一邏輯電路，以 控制該第一邏輯電路之至少一部份，其中該第二邏輯電 路係由該第二電源供應電壓來供應電力；以及 5 一第三邏輯電路，其係耦合至該第一邏輯電路，用 以提供一外部介面，來接收供在該等多個記憶體胞元中 選擇要供存取之一些記憶體胞元的一些指令和位址，以 及同時用來接收欲儲存進該等選定記憶體胞元内之資 料、以及輸出自該等選定記憶體胞元取出之資料，其中 10 該第三邏輯電路係由該第三電源供應電壓來供應電力。 6.如申請專利範圍第5項之積體電路，其中該第一邏輯電 路係耦合至該等多條位元線，以及同時可跨越該等多條 位元線傳送資料給該等多個記憶體胞元，以及可跨越該 等多條位元線接收來自該等記憶體胞元之資料。 15 7.如申請專利範圍第5項之積體電路，其中該第一邏輯電 路係耦合至該等多條字組線，以及可跨越該等多條字組 線傳送一些列啟動信號給該等多個記憶體胞元。 8.如申請專利範圍第7項之積體電路，其中該第二邏輯電 路係由一更新邏輯電路所構成，其可控制該第一邏輯電 20 路之該至少一部份，於該動態隨機存取記憶體積體電路 被置於一低電力狀態，而其中該第三邏輯電路因該第三 電源供應電壓被移除而喪失電力時，使該等多條字組線 運作，而實行保存該等多個記憶體胞元内所儲存之資料 的更新運作。 51 1296411 9. 一種記憶體裝置，其係包含有： 一電路板； 被該電路板承載之多個電氣接點，用以將該電路板 耦合至一記憶體匯流排、和至少一第一電源供應電壓與 5 一第二電源供應電壓；和 至少一動態隨機存取記憶體積體電路，其係包含有： 組織成用以儲存資料之一組二維陣列的多個記憶 體胞元，其中該等記憶體胞元係由該第一電源供應電壓 來供應電力，可透過耦合至該等多個記憶體胞元之多條 10 位元線來接收及輸出資料，以及係透過耦合至該等多個 記憶體胞元之多條字組線來加以控制； 一第一邏輯電路，其係直接耦合至該等記憶體胞元 ，用以至少傳送信號給該等記憶體胞元，其中該第一邏 輯電路係由該第一電源供應電壓來供應電力；以及 15 一第二邏輯電路，其係耦合至該第一邏輯電路，用 以提供一外部介面，來接收供在該等多個記憶體胞元中 選擇要供存取之一些記憶體胞元的一些指令和位址，以 及同時用來接收欲儲存進該等選定記憶體胞元内之資 料、以及輸出自該等選定記憶體胞元取出之資料，其中 20 該第二邏輯電路係由該第二電源供應電壓來供應電力。 10. 如申請專利範圍第9項之記憶體裝置，其中該至少一動 態隨機存取記憶體積體電路的該外部介面，係直接耦合 至該電路板所承載之該等電氣接點中至少一子集的電 氣接點，藉以進一步用於將該至少一動態隨機存取記憶 52 1296411 體積體電路的該外部介面耦合至該記憶體匯流排。 11.如申請專利範圍第9項之記憶體裝置，其中該第一邏輯 電路係耦合至該等多條字組線，以及可跨越該等多條字 組線傳送一些列啟動信號給該等多個記憶體胞元。 5 12.如申請專利範圍第11項之記憶體裝置，其中該第一邏輯 電路係由一更新邏輯電路所構成，其可於該記憶體裝置 被置於一低電力狀態，而其中該第二邏輯電路因該第二 電源供應電壓被移除而喪失電力時，使該等多條字組線 運作，而實行保存該等多個記憶體胞元内所儲存之資料 10 的更新運作。 13. 如申請專利範圍第12項之記憶體裝置，其中進一步包含 有至少一間置式積體電路，其係耦合至該電路板所承載 之該等電氣接點中至少一子集的電氣接點、以及耦合至 該至少一動態隨機存取記憶體積體電路之該外部介面 15 ，以至少緩衝該至少一動態隨機存取記憶體積體電路與 該記憶體匯流排間傳訊之信號中至少一子集的信號，其 中該至少一間置式積體電路係由該第二電源供應電壓 來供應電力；以及該至少一動態隨機存取記憶體積體電 路可於該記憶體裝置被置於一低電力狀態，而其中該至 20 少一間置式積體電路因該第二電源供應電壓被移除而 喪失電力時，執行保存該等多個記憶體胞元内所儲存之 資料的一些更新運作。 14. 一種記憶體裝置，其係包含有： 一電路板； 53 1296411 被該電路板承載之多個電氣接點，用以將該電路板 搞合至一記憶體匯流排、和至少一第一電源供應電壓、 一第二電源供應電壓、與一第三電源供應電壓；和 至少一動態隨機存取記憶體積體電路，其係包含有： 5 組織成用以儲存資料之一組二維陣列的多個記憶 體胞元，其中該等記憶體胞元係由該第一電源供應電壓 來供應電力，可透過耦合至該等多個記憶體胞元之多條 位元線來接收及輸出資料，以及係透過耦合至該等多個 記憶體胞元之多條字組線來加以控制； 10 一第一邏輯電路，其係直接耦合至該等記憶體胞元 ，用以至少傳送信號給該等記憶體胞元，其中該第一邏 輯電路係由該第一電源供應電壓來供應電力； 一第二邏輯電路，其係耦合至該第一邏輯電路，以 控制該第一邏輯電路之至少一部份，其中該第二邏輯電 15 路係由該第二電源供應電壓來供應電力；以及 一第三邏輯電路，其係耦合至該第一邏輯電路，用 以提供一外部介面，來接收供在該等多個記憶體胞元中 選擇要供存取之一些記憶體胞元的一些指令和位址，以 及同時用來接收欲儲存進該等選定記憶體胞元内之資 20 料、以及輸出自該等選定記憶體胞元取出之資料，其中 該第三邏輯電路係由該第三電源供應電壓來供應電力。 15.如申請專利範圍第14項之記憶體裝置，其中該至少一動 態隨機存取記憶體積體電路的該外部介面，係直接耦合 至該電路板所承載之該等電氣接點中至少一子集的電 54 1296411 氣接點，藉以進一步用於將該至少一動態隨機存取記憶 體積體電路的該外部介面耦合至該記憶體匯流排。 16. 如申請專利範圍第14項之記憶體裝置，其中該第一邏輯 電路係耦合至該等多條字組線，以及可跨越該等多條字 5 組線傳送一些列啟動信號給該等多個記憶體胞元。 17. 如申請專利範圍第16項之記憶體裝置，其中該第二邏輯 電路係由一更新邏輯電路所構成，其可控制該第一邏輯 電路之該至少一部份，於該記憶體裝置被置於一低電力 狀態，而其中該第三邏輯電路因該第三電源供應電壓被 10 移除而喪失電力時，使該等多條字組線運作，而實行保 存該等多個記憶體胞元内所儲存之資料的一些更新運 作。 18. 如申請專利範圍第17項之記憶體裝置，其中進一步包含 有至少一間置式積體電路，其係耦合至該電路板所承載 15 之該等電氣接點中至少一子集的電氣接點、以及耦合至 該至少一動態隨機存取記憶體積體電路之該外部介面 ，以至少緩衝該至少一動態隨機存取記憶體積體電路與 該記憶體匯流排間傳訊之信號中至少一子集的信號，其 中該至少一間置式積體電路係由該第三電源供應電壓 20 來供應電力；以及該至少一動態隨機存取記憶體積體電 路可於該記憶體裝置被置於一低電力狀態，而其中該至 少一間置式積體電路因該第三電源供應電壓被移除而 喪失電力時，執行保存該等多個記憶體胞元内所儲存之 資料的一些更新運作。 55 1296411 19. 一種用於記憶體分段電源供應之裝置，其係包含有： 一處理器； 一核心邏輯電路，其提供耦合至該處理器之一記憶 體控制器，用以提供一記憶體匯流排； 5 提供一第一電源供應電壓之一第一電源； 一提供一第二電源供應電壓之一第二電源； 耦合至該核心邏輯電路之一電力控制電路，用以選 擇性致能該第二電源供應電壓之供應；和 至少一動態隨機存取記憶體積體電路，其係包含有： 10 組織成用以儲存資料之一組二維陣列的多個記憶 體胞元，其中該等記憶體胞元係由該第一電源供應電壓 來供應電力，可透過耦合至該等多個記憶體胞元之多條 位元線來接收及輸出資料，以及係透過耦合至該等多個 記憶體胞元之多條字組線來加以控制； 15 一第一邏輯電路，其係直接耦合至該等記憶體胞元 ，用以至少傳送信號給該等記憶體胞元，其中該第一邏 輯電路係由該第一電源供應電壓來供應電力；以及 一第二邏輯電路，其係耦合至該第一邏輯電路，用 以提供一外部介面，來接收供在該等多個記憶體胞元中 20 選擇要供存取之一些記憶體胞元的一些指令和位址，以 及同時用來接收欲儲存進該等選定記憶體胞元内之資 料、以及輸出自該等選定記憶體胞元取出之資料，其中 該第二邏輯電路係由該第二電源供應電壓來供應電力。 20. 如申請專利範圍第19項之裝置，其中該至少一動態隨機 56 1296411 存取記憶體積體電路之該外部介面，係直接耦合至該記 憶體匯流排。 21. 如申請專利範圍第19項之裝置，其中該第一邏輯電路係 耦合至該等多條字組線，以及可跨越該等多條字組線傳 5 送一些列啟動信號給該等多個記憶體胞元。 22. 如申請專利範圍第21項之裝置，其中該第一邏輯電路係 由一更新邏輯電路所構成，其可於該記憶體裝置被置於 一低電力狀態，而其中該第二邏輯電路因該第二電源供 應電壓被該電力控制電路移除而喪失電力時，使該等多 10 條字組線運作，而實行保存該等多個記憶體胞元内所儲 存之資料的一些更新運作。 23. 如申請專利範圍第22項之裝置，其中進一步包含有至少 一間置式積體電路，其係耦合至該記憶體匯流排之至少 一子集、以及耦合至該至少一動態隨機存取記憶體積體 15 電路之該外部介面，以至少緩衝該至少一動態隨機存取 記憶體積體電路與該記憶體匯流排間傳訊之信號中至 少一子集的信號，其中該至少一間置式積體電路係由該 第二電源供應電壓來供應電力；以及該至少一動態隨機 存取記憶體積體電路可於該記憶體裝置被置於一低電 20 力狀態，而其中該至少一間置式積體電路因該第二電源 供應電壓被該電力控制電路移除而喪失電力時，執行保 存該等多個記憶體胞元内所儲存之資料的一些更新運 作。 2个一種用於記憶體分段電源供應之裝置，其係包含有： 57 1296411 一處理器； 一核心邏輯電路，其提供耦合至該處理器之一記憶 體控制器，用以提供一記憶體匯流排； 提供一第一電源供應電壓之一第一電源； 5 提供一第二電源供應電壓之一第二電源； 提供一第三電源供應電壓之一第三電源； 耦合至該核心邏輯電路之一電力控制電路，用以選 擇性致能該第三電源供應電壓之供應；和 至少一動態隨機存取記憶體積體電路，其係包含有： 10 組織成用以儲存資料之一組二維陣列的多個記憶 體胞元，其中該等記憶體胞元係由該第一電源供應電壓 來供應電力，可透過耦合至該等多個記憶體胞元之多條 位元線來接收及輸出資料，以及係透過耦合至該等多個 記憶體胞元之多條字組線來加以控制； 15 一第一邏輯電路，其係直接耦合至該等記憶體胞元 ，用以至少傳送信號給該等記憶體胞元，其中該第一邏 輯電路係由該第一電源供應電壓來供應電力； 一第二邏輯電路，其係耦合至該第一邏輯電路，以 控制該第一邏輯電路之至少一部份，其中該第二邏輯電 20 路係由該第二電源供應電壓來供應電力；以及 一第三邏輯電路，其係耦合至該第一邏輯電路，用 以提供一外部介面，來接收供在該等多個記憶體胞元中 選擇要供存取之一些記憶體胞元的一些指令和位址，以 及同時用來接收欲儲存進該等選定記憶體胞元内之資 58 1296411 料、以及輸出自該等選定記憶體胞元取出之資料，其中 該第三邏輯電路係由該第三電源供應電壓來供應電力。 25. 如申請專利範圍第24項之裝置，其中該至少一動態隨機 存取記憶體積體電路的該外部介面，係直接耦合至該記 5 憶體匯流排。 26. 如申請專利範圍第24項之裝置，其中該第一邏輯電路係 耦合至該等多條字組線，以及可跨越該等多條字組線傳 送一些列啟動信號給該等多個記憶體胞元。 27. 如申請專利範圍第26項之裝置，其中該第二邏輯電路係 10 由一更新邏輯電路所構成，其可控制該第一邏輯電路之 該至少一部份，於該記憶體裝置被置於一低電力狀態， 而其中該第三邏輯電路因該第三電源供應電壓被該電 力控制電路移除而喪失電力時，使該等多條字組線運作 ，而實行保存該等多個記憶體胞元内所儲存之資料的一 15 些更新運作。 28. 如申請專利範圍第27項之裝置，其中進一步包含有至少 一間置式積體電路，其係耦合至該電路板所承載之該等 電氣接點中至少一子集的電氣接點，以及耦合至該至少 一動態隨機存取記憶體積體電路之該外部介面，以至少 20 緩衝該至少一動態隨機存取記憶體積體電路與該記憶 體匯流排間傳訊之信號中至少一子集的信號，其中該至 少一間置式積體電路係由該第三電源供應電壓來供應 電力；以及該至少之一動態隨機存取記憶體積體電路可 於該記憶體裝置被置於一低電力狀態，而其中該至少之 59 1296411 一間置式積體電路因該第三電源供應電壓被該電力控 制電路移除而喪失電力時，執行保存該等多個記憶體胞 元内所儲存之資料的一些更新運作。 29. —種用以供應記憶體分段電力之方法，其係包含有下列 5 步驟： 傳訊給一記憶體裝置使之進入一低電力狀態，其中 該記憶體裝置係包含有：組織成含有多列與多行之至少 一組二維陣列的多個記憶體胞元、用以至少傳輸信號給 該等記憶體胞元之一第一邏輯電路、和用以提供一外部 10 介面之一第二邏輯電路，其中該等記憶體胞元和該第一 邏輯電路係由第一電源供應電壓來供應電力，以及其中 該第二邏輯電路係由第二電源供應電壓來供應電力； 藉由移除該第二電源供應電壓，來使該第二邏輯電 路喪失電力； 15 實行至少一更新運作，其中，該第一邏輯電路透過 該等多個記憶體胞元中之一列記憶體胞元與該第一邏 輯電路所耦合的一條字組線，傳訊給該等多個記憶體胞 元之該列記憶體胞元； 藉由提供該第二電源供應電壓，來恢復給該第二邏 20 輯電路之該第二電源供應電壓；以及 傳訊給該記憶體裝置，使之離開該低電力狀態。 30. 如申請專利範圍第29項之方法，其進一步包含有下列步 驟： 大體上與自該第二邏輯電路移除電力同時，藉由移 60 1296411 除該第二電源供應電壓，使一間置式積體電路喪失電力 ;其中該間置式積體電路係耦合至該記憶體裝置之外部 記憶體介面，以及係由該第二電源供應電壓來供應電力 ;以及 5 藉由提供該第二電源供應電壓，來恢復給該間置式 積體電路之電力。 31. —種包含有程式碼之機器可存取媒體，該程式碼在由一 電子裝置内之一處理器執行時，可使該電子裝置進行下 列動作： 10 傳訊給一記憶體裝置，使之進入一低電力狀態，其 中該記憶體裝置係包含有：組織成含有多列與多行之至 少一組二維陣列的多個記憶體胞元、用以至少傳輸信號 給該等記憶體胞元之一第一邏輯電路、和用以提供一外 部介面之一第二邏輯電路，其中該等記憶體胞元和該第 15 一邏輯電路係由第一電源供應電壓來供應電力，以及其 中該第二邏輯電路係由第二電源供應電壓來供應電力； 藉由移除該第二電源供應電壓，來使該第二邏輯電 路喪失電力； 傳訊給該第一邏輯電路，使之實行至少一更新運作 20 ，其中，該第一邏輯電路透過該等多個記憶體胞元中之 一列記憶體胞元與該第一邏輯電路所耦合之一條字組 線，傳訊給該等多個記憶體胞元之該列記憶體胞元； 藉由提供該第二電源供應電壓，來恢復給該第二邏 輯電路之該第二電源供應電壓；以及 61 1296411 傳訊給該記憶體裝置，使之離開該低電力狀態。 32.如申請專利範圍第31項之機器可存取媒體，其中進一步 可使該處理器進行下列動作： 大體上與自該第二邏輯電路移除電力同時，藉由移 5 除該第二電源供應電壓，使一間置式積體電路喪失電力 ，其中該間置式積體電路係耦合至該記憶體裝置之外部 記憶體介面，以及係由該第二電源供應電壓來供應電力 ;以及 藉由提供該第二電源供應電壓，來恢復給該間置式 10 積體電路之電力。 62