TWI294638B - Integrated circuit die and substrate coupling - Google Patents

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TWI294638B TW094107723A TW94107723A TWI294638B TW I294638 B TWI294638 B TW I294638B TW 094107723 A TW094107723 A TW 094107723A TW 94107723 A TW94107723 A TW 94107723A TW I294638 B TWI294638 B TW I294638B
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Description

•1294638 φ (1) 九、發明說明 【發明所屬之技術領域】 本發明係有關積體電路晶粒與基底耦合。 ^ 【先前技術】 積體電路（1C)晶粒會包含與半導體基底整 元件。IC晶粒也會包含可使電性元件相互電性耦 Φ 使電性元件電性耦接至外部連接物之導電路徑。 含多層的導電路徑，而每層會藉由層間介電s layer dielectric，簡稱ILD)，而與相鄰層分離 包含介電常數（k )極低的材料，以使導電路徑 容耦合與串擾最小。 低k的ILD材料時常會出現熱膨脹 coefficient of thermal expansion，簡稱 CTE )明 耦接的其他元件（如會耦接至I c晶粒之I c晶粒 鲁 件及1 c基底的元件）不同。此外，低k的IL D 很易碎。在IC晶粒及/或IC封裝的製造期間， 性會使低k的ILD材料產生裂痕。 【發明內容】與【實施方式】 1係根據某些實施例之膠帶（tape ) 1的透視 1包含塡料部分1 0及塡料部分2 〇。塡料部分1 C 包含不會流動的塡料。不會流動的塡料可包含低 熱聚合的液態樹脂系統，其會包含或不包含流體 合之電性 接，以及 晶粒會包 f ( inter-〇 ILD 會 之間的電 係數（a 顯地與其 的其他元 材料時常 這二種特 圖。膠帶 及2 0會 黏性，可 添加物。 -4- (2) 1294638 非耗盡的例子包含充滿二氧化矽重達5 0%的塡料，以及 Cookson電子半導體產品的STAYCHIPtm DP-0U5。塡料 部分1 0及2 0可處於非固化、部分固化、及/或完全固化 的狀態中。 塡料部分1〇會界定開口 15。開口 15會配置成可使電 性互連通過塡料部分1 0。電性互連會依序使1C晶粒耦接 至1C基底。此種配置可使ILD機械故障降低，及/或產生 | 高的製造產量。 1C晶粒會置於開口 1 5的一側，並且會耦接至ic晶粒 的1C基底會置於開口 1 5的反側。參考圖1，1C晶粒會置 於部分10「之上」，而1C基底會置於部分10「之下」。 根據某些實施例之上述的例子之一例係敘述如下。 塡料部分2 〇會界定開口 2 5，其功用與塡料部分1 〇的 開口 1 5類似。因此，開口 2 5會使電性互連通過塡料部分 20，以使1C晶粒耦接至IC基底。ic晶粒及/或1C基底會 # 與經由開口 1 5而通過的電性互連所耦接之IC晶粒及/或 1C基底相同。底下所述且顯示於圖4及1 〇中的實施例包 含置於專用1C晶粒與IC基底的專用部分之間的塡料部分 1 0 〇 塡料部分1 0係經由耦合3 0而耦接至塡料部分2 〇。耦 合30會包含提供部分10與部分2〇有效分離之實際連接 ’或只會包含材料的實體區域。根據某些實施例，置於部 分1 0與部分2 0之間的材料係與構成部分1 〇與部分2 〇的 材料不同。 -5- (3) .1294638 在某些實施例中，膠帶1包括額外的塡料部分，其係 親接至塡料部分1 0及/或塡料部分2〇。例如，一部分的塡 料會以使部分2 0耦接至部分丨〇的方式，而耦接至部分2 〇 的末端2 7。因此，膠帶1會包含一串連接部分的塡料，其 可塗佈捲狀物，或其他適合的塗佈系統。 圖2係繪示根據某些實施例之I c晶粒4 〇。I c晶粒4 0 包含整合的電性元件，並且可使用任何適當的基底材料及 Φ 製造技術而製造出來。1C晶粒40會提供一種或多種功能 。在某些貫施例中’ 1C晶粒40包含具有砂基底的微處理 器晶片。 Ϊ c晶粒4 0的側面包含電性接點4 4。IC晶粒4 0會包 含覆晶配置，其中，電性元件係整合於1C晶粒40的基底 與電性接點4 4之間的位置中。在某些實施例中，基底係 位於電性元件與電性接點44之間。 電性接點44會包含製造於1C晶粒40上之銅或基於 φ 導線的接點。電性接點44會包含控制崩潰晶片接合（ Controlled Collapse Chip Connect，簡稱 C4)焊料凸塊。 就此點而言，導電接點44可位於1C晶粒40的第一側42 之下而凹進去、與1C晶粒40的第一側42齊平、或在1C 晶粒40的第一側42之上而延伸。電性接點44會電性耦 接至電性元件，其會整合至1C晶粒40。 圖3係根據某些實施例之1C基底50的側面之圖形。 基底5 0會包含任何陶瓷、有機、及/或其他適合的材料。 基底50可用來傳送1C晶粒40與外部電性組件之間的電 -6- (S) (4) 1294638 源及/或I/O訊號。基底50也可用來將訊號直接傳送到 據某些實施例之1C晶粒40，以及接收來自根據某些實 例之1C晶粒40之訊號。 - 基底50的第一側52包含電性接點54。電性接點 、會包含C4焊料凸塊或電鍍的銅接點。電性接點54可位 基底的第一側5 2之下而凹進去、與基底的第一側5 2齊 、或在基底的第一側52之上而延伸。雖然圖2及3的 φ 施例係顯示如分別實質上具有正方形或圓形的橫截面之 性接點44及5 4，但是在其他的實施例中，電性接點44 54中的一個或多個會具有不同及/或變化的形狀之橫截 〇 圖4係根據某些實施例的系統6 0之截掉的側面圖 系統60包含塡料部分10、1C晶粒40及1C基底50。系 60還包含電性互連70，其會通過部分10的開口 15，並 其會耦接電性接點44及電性接點54。塡料部分1 0可將 φ 性互連70封入內部，因此可保護電性互連70免於暴露 危害的環境。此外，在1C晶粒40附著於基底50的期 • ，當加熱系統60時，1C晶粒40的CTE會與基底50 、 CTE不同，以使1C晶粒40上，產生過度的壓力。塡料 可藉由吸收某些壓力及/或使壓力分散而遠離1C晶粒 來應付此不匹配。 圖5係根據某些實施例之製程80的圖形。製程80 藉由一個或多個製造裝置來進行，並且所有或一部分的 程8 0可以手動的方式來進行。在製造系統60之前，製 根 施 54 於 平 實 電 及 面 統 且 電 在 間 的 10 40 可 製 程 (5) 1294638 80可隨時進行。 最初，在82，不會流動的塡料會塗佈在載體上。不會 流動的塡料會根據任何目前，或之後已知的系統（包含線 性泵浦及旋轉式正排量泵浦）來塗佈。塗佈過之不會流動 的塡料可爲根據各種實施例之非固化、部分固化或完全固 化。部分或完全固化可以疊層、板及/或膠帶的形式來塗 佈。 p 圖6係根據某些實施例之具有塡料部分1 〇的載體9 0 之側面圖。載體9 0會包含不會流動的塡料會塗佈於其上 之任何表面。在某些實施例中，塡料部分1 0會塗佈爲氣 泡（bead )，或使用合適工具，而使其變平爲圖6中所顯 示的輪廓。在82之前，塡料部分10及/或載體90可使用 化學及/或基於電漿的技術而預先洗淨。 在8 4，會將塡料壓在樣板上，而在塡料中，產生開口 。圖7係靠近塡料10的樣板10 0之截掉的側面圖，以產 • 生根據某些實施例之開口。樣板100包含凸出物110，以 產生開口及嘴1 2 0，而在8 4的期間，產生塡料1 〇的範圍 。根據8 4的某些實施例，載體9 0會朝著樣板1 〇 〇移動， 及/或樣板100會朝著載體90移動。 凸出物110會爲中空，以聚集在84期間，「移出」 的部分塡料1 0。在8 4之前，塡料1 〇會部分固化，而能完 全將材料自開口會產生於其中之區域移除。根據某些實施 例，塡料1 0會剛好在8 4之前加熱，而產生希望程度的固 化。 -8- (6) 1294638 圖8係在84之後，塡料部分10與載體90之截掉的 側面圖。圖8係顯示藉由樣板10 0所產生的開口 1 5。在 84之後，開口 1 5可使用如電漿蝕刻的蝕刻技術而精製出 來。 在86，此部分的塡料會附著於1C基底。在86之前， 1C基底會預先洗淨。根據某些實施例，此部分的塡料會疊 層到1C基底。在86之後，此部分的塡料及1C基底會再 | 次地洗淨。 圖9係根據某些實施例，在8 6之後之塡料部分1 0與 1C基底50之截掉的側面圖。圖9係顯示電性互連70，其 會在86之前或之後，形成於基底50上。電性互連70會 通過開口 15之各自的一個，並且用來使1C基底50耦接 到1C晶粒。 在製程8 0之後，1C晶粒會附著於圖9的系統。根據 某些實施例，1C晶粒係使用拾取和放置機器的放置頭，而 • 放置於其上。在放置1C晶粒之前，此種機器可使1C晶粒 的電性接點與電性互連7 0中的各自一個對準。圖4係繪 示所導致的系統之一例。 然後，此種系統會進行加熱，以形成IC晶粒與I c基 底之間的整體電性互連，及/或塡料1 0的完全固化部分。 在固化之後，部分塡料1 〇會形成惰性保護聚合物。塡料 部分1 0也會包含流體添加物，以還原1C晶粒與電性互連 70的電性接點之金屬表面。在某些實施例中，在加熱之前 ，流體也可以或選擇地放置於金屬表面上。
-9- (7) 1294638 圖1 〇係根據某些實施例的系統2 Ο 0之側面圖。系統 200會包含桌上型計算平台的組件。系統200包含如上述 的系統60、記憶體220及主機板23 0。系統200中的系統 60會包含處理器。 系統60的1C基底50會包含多層的導電跡線（trace )，其係藉由數層的介電材料而分離，並且藉由形成於介 電材料內的貫孔（via )而電性耦接。此種跡線及貫孔可 | 使穿透孔接腳210電性耦接至電性接點54。因此，接腳 210可傳送訊號，如1C晶粒40與外部裝置之間的電源及 I/O訊號。接腳210可直接安裝於主機板23 0上，或裝入 插槽（未顯示），其會依序直接安裝於主機板230。主機 板23 0會包含記憶體匯流排（未顯示），其會電性耦接至 接腳210及記憶體220。因此，主機板23 0會使記憶體 220電性耦接至1C晶粒40。記憶體220可包含用於儲存 資料之任何類型的記憶體，如單一資料率隨機存取記憶體 φ 、雙倍資料率隨機存取記憶體、或可程式唯讀記憶體。 在此所述的許多實施例僅作爲說明之用。在此所述的 各種特性不需全部一起使用，並且那些特性中的任一個或 多個可倂入單一實施例中。某些實施例會包含在此所述之 任何目前或之後已知的形式之元件。因此’熟習此項技術 者將會從此說明中瞭解另外的實施例可以各種修改及變化 來實施。 【圖式簡單說明】 -10- (8) 1294638 圖1係根據某些實施例之二部分的塡料之透視圖； 圖2係根據某些實施例之1C晶粒的底視圖； 圖3係根據某些實施例之1C基底的上視圖； 圖4係根據某些實施例的系統之截掉的側面圖； 圖5係根據某些實施例之製程的圖形； 圖6係根據某些實施例之一部分的塡料與載體之側面 圖； | 圖7係根據某些實施例之一部分的塡料、載體、以及 樣板之側面圖； 圖8係根據某些實施例之一部分的塡料與載體之截掉 的側面圖； 圖9係根據某些實施例之一部分的塡料與IC基底之 截掉的側面圖；以及 圖1 〇係根據某些實施例之系統的圖形。 φ 【主要元件符號說明】
1 膠帶 10 塡料部分 15 開口 20 填料部分 25 開口 27 末端 30 晶粒 40 1C晶粒 -11 - (9) 1294638
42 第一側 44 電性接點 50 1C基底 52 第一側 54 電性接點 60 系統 70 電性互連 80 製程 90 載體 100 樣板 110 凸出物 120 嘴 200 系統 2 10 穿透孔接腳 220 記億體 230 主機板 -12

Claims (1)

  1. (1) 1294638 十、申請專利範圍 1·一種晶粒耦合裝置，包括： 預先形成的塡料的第一部分，其界定開口，該等開口 係用以使電性互連通過，以使積體電路晶粒耦合至一基底 的一部份。 2·如申請專利範圍第i項之裝置，更包括： 預先形成的塡料的第二部分，耦合至該塡料的第一部 • 份’該第二部分的塡料係界定第二開口，該等第二開口使 第一電性互連通過，以使第二積體電路晶粒耦合至基底的 第二部分。 3 ·如申請專利範圍第2項之裝置，更包括一預先形 成薄片的塡料，包含該第一部分及該第二部分。 4 ·如申請專利範圍第2項之裝置，更包括一預先形 成膠帶的塡料，包含該第一部分及該第二部分。 5 ·如申請專利範圍第1項之裝置，更包括： 9 該部分基底。 6 ·如申請專利範圍第5項之裝置，更包括： 該積體電路晶粒。 7 ·如申請專利範圍第1項之裝置，更包括： 該積體電路晶粒。 8 ·如申請專利範圍第1項之裝置，該塡料包括： 未流動的塡料。 9. 一種晶粒耦合方法，包括： 製造用以界定開口之一預先形成的部分塡料，該等開 •13- d (2) (2)1294638 口係使電性互連通過，以使積體電路晶粒耦合至部分基底 〇 1 〇 ·如申請專利範圍第9項之方法，其中製造該部分 包括： 將該塡料壓在開口的樣板上，以產生該等開口。 1 1 ·如申請專利範圍第1 0項之方法，其中製造該部 分更包括： 將該等開口進行電漿蝕刻，進一步產生該等開口。 1 2 ·如申請專利範圍第9項之方法，更包括： 將該塡料附著於該基底。 1 3 ·如申請專利範圍第1 2項之方法，更包括： 使用通過該等開口之電性互連，以將該基底耦合至該 積體電路晶粒。 1 4 · 一種電子系統，包括： 微處理器，包括： 積體電路晶粒； 基底；以及 預先形成的部分塡料’預先形成以界定開口，該等開 口用以使電性互連通過，以使該積體電路晶粒耦合至該基 底；以及 雙倍資料率記憶體，耦合至該微處理器。 1 5 ·如申請專利範圍第1 4項之系統，該塡料包括： 未流動的塡料。 1 6 ·如申請專利範圍第1 4項之系統， -14- (3) (3).1294638 該積體電路晶粒包括第一複數個電接點； 該基底包括第二複數個電接點；以及 該等電接點使該第一複數個電接點耦合至該第二複數 個電接點。
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