TWI294095B - Multi-bit adder, method and system for operating an adder, and machine-accessible medium - Google Patents

Description

(1) 1294095 -九、發明說明 _ 【發明所屬之技術領域】 本發明係關於一種多位元加法器，且更具體地，係關 於一種低電壓擺動（S w i 11 g )加法器。 【先前技術】 二進位加法器爲一基本電子電路，乃對於兩二進位運 φ 算元進行相加，以獲得二進位結果。可對於兩運算元與進 位輸入（carry-in )進行相加，以獲得一結果與進位輸出 (carry-out )之加法器，乃稱爲全加法器（fuH adder )。 全加法器可以串聯方式耦合，其中一全加法器之進位輸出 乃耦合至下一加法器之進位輸入，以成爲較大寬度之二進 位加法器。 第1圖乃繪示一已知之1 6位元跳躍進位加法器1 〇〇， 具有一進位輸入（"CI”）與一進位輸出（"C0”）。跳躍進 # 位加法器100包含傳遞-產生·刪除（，，PGK”）級（stages ) 1 〇5，跳躍進位單元1 1 0，以及和數單元1 1 5 (僅標示部分 元件，以避免使第1圖凌亂）。CIG表示傳遞-產生-刪除 級〇之進位輸入。若傳遞-產生-刪除級〇接收一 CI〇 (即，CI = ”1”），傳遞-產生-刪除級〇可傳遞CIG作爲進 位輸出120，並作爲傳遞-產生-刪除級1所接收之進位輸 ’ 入125，或可刪除CIG，使得傳遞·產生-刪除級1不接收進 位輸入125。若傳遞-產生-刪除級〇未接收CIG (即CI = π 0 ”），接著傳遞-產生-刪除級〇可產生進位輸出1 2 0，作

-4- 1294095 1 (2) " 爲傳遞-產生-刪除級1所接收之進位輸入125。每一傳遞- * 產生-刪除級125將根據對應其位元位置之兩運算元位元 數値，傳遞，產生或刪除進位輸入。 和數單元1 1 5用以總和進位輸入位元，以及具有相等 位元位置之兩運算元位元，以產生多位元結果之一結果位 元。然而，於每一和數單元]15可產生一結果位元前，需 決定對應之進入輸入。爲決定進位輸入，CIG需得以由傳 * 遞·產生-刪除級〇傳遞至傳遞-產生-刪除級15。就其本身 而言，進位輸入之傳遞爲一速度限制因素。 爲加速進位輸入通過跳躍進位加法器1 0 0之傳遞，傳 遞-產生-刪除級1 〇 5乃藉由跳躍進位單元1 1 〇耦合爲群 組。分析運算元之對應群組，以決定至傳遞-產生-刪除級 105 —群組之進位輸入，是否將傳遞通過傳遞-產生-刪除 級1 〇 5之整個群組。若此條件爲真，接著跳躍進位單元將 使進位輸入跳過群組，並將進位輸入提供至傳遞-產生-刪 Φ 除級1 〇 5之下一群組。相較於需等待進位輸入傳遞通過群 組之每一傳遞-產生-刪除級，經由跳躍進位單元1 1 0跳過 傳遞-產生-刪除級1 05之群組，將產生較少延遲。然而， 即使具有跳躍進位單元1 1 〇，進位輸入通過跳躍進位加法 器1 00之傳遞仍爲一速度限制因素。 * 【發明內容及實施方式】 此處乃說明用於高速多位元加法器之裝置，系統與方 法之實施例。於下列說明中，乃提出許多具體細節，以提 -5-

1294095 J (3) 供實施例之完整瞭解。然而，熟知此項技藝之人士將瞭 解，此處所述之技術可於未具有一或多個具p細節下實 施，或可與其他方法，兀件’材料等一同實施。於其他範 例，未詳細顯示或說明習知之結構，材料，或運算，以避 免與某些型態混淆。 本說明書中之「一實施例」表示連同實施例說明之特 疋特性’結構’或特徵’乃包含於本發明之至少一實施 鲁 例。因此，本說明書中不同處之「於一實施例」一詞，無 須表示相同實施例。此外，可於一或多個實施例中，以任 何適當方式，結合特定特定，結構，或特徵。 第2圖爲一方塊圖式，乃繪示根據本發明一實施例， 具有修改之跳躍進位網路之加法器2 0 〇，所繪示之加法器 200實施例，包含一進位鏈（carry chain) 205，和數單 元ο·15 210，跳躍進位網路215，進位和數單元η-】5 220， 以及感應放大器225。進位鏈205包含傳遞-產生-刪除 • ( "PGK”）級0-15 207，跳躍進位網路215包含跳躍進位單 兀〇.6，9 217。與每一傳遞-產生-刪除級207，和數單元 2 1 0，以及進位和數單元220相關之下標，乃標示位元位 置。雖然加法器200乃繪示爲1 6位元加法器，需瞭解此 處所述之技術可同樣地應用至較大或較小之加法器，例如 4位元加法器，3 2位元加法器，64位元加法器等。 ' 進位鏈2 0 5提供每一位元位置之進位輸入CI”）0 至15之傳遞，產生，或刪除機制。一傳遞-產生-刪除級 2 0 7之CI，乃與前一傳遞-產生-刪除級207之進位輸出 -6- (4) 1294095 Λ ( ”CO”）相同。例如，COG等於CI】。如上所述，每一傳 β 遞-產生-刪除級207可傳遞，產生或刪除一進位位元。一 特定傳遞-產生-刪除級207之c〇乃根據公式1決定。 CO Ν = Α Ν · β Ν +a Ν · CIn +B Ν · C1N (公式 1) 其中Α與Β表示多位元運算元，Ν表示位元位置，” •”表 φ 示兩位元邏輯AND函數’且” + "表示兩位元邏輯OR函 數。根據公式1，對於每一特定傳遞-產生-刪除級207，若 運算元AN與BN皆爲”〇π，’’刪除CI (即，CON = 0，無 論CIN之數値爲何），若運算元AN與BN皆爲”1”，”產生 ’，一 CO (即，C ON = 1，無論CIN之數値爲何），且若運算 元A n # B n，則傳遞一^ CI。下列之表格1乃總結公式1。 表格1

An B N CIN C 〇n 0 0 ? n〇”（刪除） 1 1 ? "i”（產生） 0 1 CIN ciN(傳遞） 1 0 CIN CIN(傳遞）

耦合於每一位元位置N之和數單元210，以接收此特 定位元位置之CIN，並總和CIn以及運算元AN與BN對應 之位元位置。因此，和數單元G 2 1 0乃耦合爲接收C1 〇， (5) 1294095 且和數單元15 2 1 0乃耦合爲接收Cl】5。於一實施例，和數 單元210將CIN，以及由和數邏輯212所接收之An與Bn 進行邏輯XOR後之結果，進行邏輯XOR。因此，每一和 數單元2 1 0根據公式2，產生多位元結果之一位元（即， SUMn )。 SUMn=An® Bn® CIn (公式 2) 其中㊉表示一邏輯XOR函數。然而，直到決定此位元位 置之CI前，和數單元2 1 0無法總和一特定位元位置。而 直到決定前一傳遞-產生-刪除級207 (即，)之C0 前，無法決定CIN。因此，等待.沿進位鏈205之所需決定 進位位元，將成爲加法器200運算之一關鍵速度限制因 素。 因此，跳躍進位網路215利用C0N= CIN之情況，使 # 一傳遞-產生-刪除級207之CO跳過多個傳遞-產生-刪除 級207，提供作爲下游傳遞-產生-刪除級207之CI。跳躍 進位（”CS”）單元將傳遞·產生-刪除級207群集成爲"群組 ”。例如，跳躍進位單元〇 217群集傳遞-產生-刪除級 207成爲群組-1，跳躍進位單元！ 217群集傳遞-產生-刪除 級】，2 2 07成爲群組-2，跳躍進位單元9 217群集傳遞-產 生-刪除級1 1 -15 2 0 7成爲群組-9等。就其本身而言，每一 跳躍進位單元217乃耦合至群組傳遞（”GP”）邏輯240， 以決定進入一特定群組之CI，何時將傳遞通過整個群組 (6) 1294095 ‘ （僅繪示部分群組傳遞邏輯240 ’以避免使第2圖擁 •擠）。於CI將傳遞通過一整個群組之情況，對應之跳躍 進位單元2 1 7將此群組之CI，藉由跳過此群組’轉送至下 一群組，而不等待CI沿進位鏈205傳遞通過此群組。例 如，群組傳遞邏輯240〇可決定CI〇將傳遞通過群組1 (即，傳遞-產生-刪除級〇，！，2 207 )。於此範例，群組傳 遞邏輯〇 240指示跳躍進位單元〇 217跳過CIG至位元位置 • 3，提供作爲至傳遞-產生-刪除級3 2 0 7之CI3。 於一實施例，跳躍進位網路2 1 5之每一跳躍進位單元 217爲負型場效電晶體（"NFET”）。於一實施例，乃耦合 負型場效電晶體之源極與汲極端點，以使傳遞-產生-删除 級2 07之群組旁路，而閘極端點乃耦合至對應之群組傳遞 邏輯240。於這些負型場效電晶體實施例中，跳躍進位單 元217用以作爲旁路開關，於群組傳遞邏輯240控制下， 選擇性地開啓與關閉，以使進位位元跳過傳遞-產生-刪除 • 級207之不同群組。需瞭解多於或少於第2圖所繪示之跳 躍進位單元217，可旁路傳遞-產生-刪除級207之各種其 他群組組態。 於一實施例，群組傳遞邏輯240產生群組傳遞信號， 以控制跳躍進位單元2 1 7。群組傳遞信號乃藉由對於對應 於每一位元位置N之傳遞變數？\進行邏輯AND而產生。 Pn由公式3產生。 Ρν^ΑνΘΒν (公式 3) -9- (7) 1294095 其中㊉表示一兩位元邏輯X 〇 R函數。控制一特定跳躍進 位單元2 1 7之群組傳遞信號，乃藉由對於由特定跳躍進位 單兀217旁路之每一位元位置之pN·，進行邏輯AND而產 生。例如，跳躍進位單元217由一 GPg信號控制，其由公 式4產生。 # GP〇 = P〇 · p! * p2 (公式 4 ) 相似地，跳躍進位單元9 2 1 7由GP9信號控制，其由 公式5產生。 〇Ρ9= Ριι · Pi2 · P,3 · P14 · P15 (公式 5 ) 如第2圖所繪示，加法器2〇〇劃分爲較低有效位元 (less significant bit，"LSB”）位置，較高有效位元 (more significant bit ^ nMSBM)，以及中間位元位置。 較低有效位元位置爲低於中間位元位置之位元位置，而較 高有效位元位置爲高於中間位元位置之位元位置。雖然第 2圖分配較低有效位元位置爲位元〇-1 〇，中間位元位置爲 位元U，以及較高有效位元位置爲位元〗丨_ i 5，其他實施 例可包含其他分配。 參照第1圖，跳躍進位加法器1 〇〇之運算時間之一可 能最壞情況爲，當總和之運算元使進位輸出1 2 0由傳遞- -10- (8) 1294095 產生-刪除級ο 105產生，進位輸出120經由跳躍進位單 ' 元1 10跳躍進位中間傳遞-產生-刪除級M4 105，且 最後於和數單元】5 11 5與運算元位元A ! 5與B ! 5總和。因 此，跳躍進位加法器1 〇〇之最長延遲路徑（且因此爲關鍵 路徑）爲六個方塊長。 返回第2圖，進位和數單元220皆耦合以接收來自進 位鏈205上中間位元位置之CIu。相較於跳躍進位加法器 # 1〇〇，每一進位和數單元220合倂跳躍進位單元與和數單 元之功能’以加速加法器2 0 0之運算。例如，於上述之加 法器200最壞運算情況，CO。由傳遞-產生·刪除級Q 207 產生，並經由跳躍進位單元217跳躍進位至中間節點 245。CO〇接著輸入至跳躍進位單元220成爲Cln，以計 算一或多個結果位元12-15。因此，加法器200之最長延 遲路徑（且因此爲關鍵路徑）僅爲五個方塊長度。因此， 加法器2 0 0有效地減少延遲數目，以處理最壞情形跳躍進 • 位至較高有效位元位置。由最低有效位元位置傳遞至最高 有效位元和數單元！5 2 1 0 (或進位和數單元】5 2 2 0 )之和 數輸出’乃減少一方塊，得以減少進位位元傳遞通過跳躍 進位網路2 1 5時所遭遇之阻抗與電容。此最長（且最慢） 跳躍進位傳遞路徑之傳遞延遲減少，將使加法器200整體 加速。 於一實施例，進位和數單元220執行一全域路徑 (global path)進位和數功能，而和數單元i2_15 21〇執行 一區域路徑（local path )和數功能。若CI於較高有效位 -11 - 1294095 * (9) 元位置之一內產生（例如Cl ! 2· ! 5 )，接著，乃使全域路徑 * 進位和數單元220失能，且區域路徑CI將由傳遞-產生·刪 除級1 2 · 15 2 0 7傳遞，產生或刪除，且和數單元I 2 -】5將計 算一或多個結果位元1 2 -1 5。然而，若CI並非於較高有效 位元位置內產生，接著CIh可直接由每一進位和數單元 220使用，以計算每一結果位元12-15 (即位元和數12-1 5 )。進位和數單元1 2_ 1 5合倂跳躍進位功能與和數功 • 能，從而消除第1圖所繪示之跳躍進位單元7,8 1 1 0。 於一實施例，進位和數單元220對於CIh執行 邏輯XOR函數，且來自對應之控制方塊2 5 0之控制信號 乃耦合至每一進位和數單元220 (僅繪示控制方塊5 25 0，以避免使第2圖凌亂）。於一實施例，每一控制信 號藉由對介於中間位元位置（例如位元位置1 1 )與進位和 數單元220之對應位元位置間，並包含中間位元位置之傳 遞變數Pn進行邏輯AND而產生。因此控制n信號由公式 _ 6產生。 CT RL 】】-（N-1) · Y n (公式 6) 例如，控制方塊12 2 5 0根據公式7產生控制12信 CTRL12-(Pn) · Pj2 (公式 7 )

-12- (10) 1294095 相似地，控制方塊！ 5 2 5 0根據公式8產生控制】5信 CTRL]5^(Pj1 . p]2 . P]3 · p14) · P15 (公式 8) 因加法器2 Ο 0之關鍵路徑未沿傳遞-產生·刪除級η -】5 207與和數單元12.15 210傳遞，用以形成傳遞-產生-刪除 • 級207與和數單元12_15 210之電晶體大小可顯著地 減少。減少這些裝置之大小不僅保留積體電路晶粒上有價 値之空間，亦可減少返回至全域路徑與跳躍進位網路2 1 5 之電容負載。減少由較高有效位元位置返回之電容負載， 將允許進位位元以較少時間通過加法器200。如上所述， 由於此處所述之技術，跳躍進位網路2 1 5之阻抗亦減少。 因此，沿所有關鍵跳躍進位傳遞路徑之減少阻抗-電容因 素（RC延遲），將使加法器200產生較快之和數計算。 # 感應放大器225耦合至和數單元210與進位和數單元 220之輸出。於一實施例，感應放大器225感應每一和數 單元210與進位和數單元220之電壓輸出，並登錄爲邏輯 ”1”或邏輯"〇”。於一實施例，加法器200爲一低電壓擺動 ("LVS”）加法器。於此低電壓擺動加法器實施例，每一 傳遞-產生-刪除級207，和數單元210，以及進位和數單元 2 2 0乃輸出差動互補信號。感應放大器2 2 5感應互補信號 間之差動電壓極性，以決定於每一結果位元位置所計算爲 邏輯” 1 ’’或邏輯” 〇 ”。 -13- 1294095 · (11) ~ 低電壓擺動加法器易受沿進位鏈（例如進位鏈205 ) ^ 以及跳躍進位網路（例如跳躍進位網路2 1 5 )之各種耦合 與裝置洩漏情況產生之差動雜訊所影響。這些差動雜訊來 源減少所傳遞之進位信號之差動強度。於最壞結果，差動 雜訊覆蓋差動進位信號，產生差動反轉以及低電壓擺動加 法器之故障。較典型地，減少之進位信號差動強度僅導致 低電壓擺勸加法器變慢。低電壓擺動加法器易受差動雜訊 # 影響之一原因爲雜訊排斥路徑（用以降低進入進位鏈之雜 訊電荷之路徑）具有高阻抗（例如，於降低/源極節點 前，最高具有六個延遲方塊之阻抗），且因此難以經由跳 躍進位網路降低雜訊電荷。 合倂進位和數單元220將允許跳躍進位加法器100上 關鍵路徑減少一延遲方塊，且此將使跳躍進位網路2 1 5之 阻抗減少。於加法器200之低電壓擺動加法器實施例，減 少阻抗之跳躍進位網路2 1 5，乃提供沿跳躍進位網路2 1 5 ® 增加之差動雜訊排斥。此阻抗之減少將產生較快且較耐用 之低電壓擺動加法器。 以下所解釋之程序乃藉由電腦軟體與硬體說明。本發 明之程序可於硬體內實施，例如一特殊應用積體電路 ("ASIC”）等。於每一程序出現之一些或所有程序方塊之 順序不應視爲限制性。熟知本發明優點之此項技藝人士將 瞭解，一些程序方塊可以各種未繪示之順序執行。 第3圖乃繪示根據本發明一實施例，操作加法器2 0 0 之程序3 0 0之流程圖式。於程序方塊3 0 5，進位位元（例 -14- 1294095 - (12) ' 如CIG.I5)於每一傳遞-產生-刪除級207，乃沿進位鏈205 ^ 選擇性地傳遞，產生，或刪除。 於程序方塊3 1 0，一些進位位元乃選擇性地跳過傳遞-產生-刪除級207之群組。例如，若群組傳遞邏輯2 240判 斷進入傳遞-產生-刪除級3 207之CI3將傳遞通過所有群 組-2 (即傳遞-產生-刪除級3,4,5;6 207 )，接著跳躍進位單 元2 217將使Cl3跳過群組-2，提供成爲至傳遞·產生-刪 # 除級7 207之Cl7。於一實施例，跳躍進位單元217藉由 提供進位位元傳遞通過之一傳導路徑，使進位位元跳過傳 遞-產生-刪除級207之群組。 於程序方塊3 1 5，和數單元η 2 1 0計算多位元結果 之較低有效位元位置與中間位元位置。於一實施例，每一 和數單元210藉由對於CIN位元，以及由每一對應和數邏 輯N 212計算所得之和數信號進行邏輯XOR，計算多位元 結果之一位元。每一和數邏輯n 212產生運算元人\與Bn ® 之一和數，其藉由和數單元n210與CIN總和。 於程序方塊3 20，控制邏輯n 25 0產生將提供至對應 之進位和數單元n 2 2 0之控制信號。控制信號乃根據運算 元A與B產生，如上所述。 _ 於一決定方塊325，若區域進位輸出（即C〇n.15)未 由其中一傳遞-產生-刪除級207所產生或刪除，接著 程序3 00繼續至程序方塊3 3 0。於程序方塊3 3 0，每一進 位和數單元220對於其對應之控制信號與CI! 1進行邏輯 XOR，以計算多位元結果之每一較高有效位元位置。於程 -15- (13) 1294095 ^ 序方塊3 3 5，和數單元Μ! 210與進位和數單元220所輸 ^ 出之電壓，乃藉由感應放大器22 5感應，以決定/登錄多 位兀結果。 返回決定區塊3 2 5，若產生或刪除區域進位輸出（即 COii-m)(即，若其中一傳遞-產生-刪除級n-15 207產生 或刪除一進位輸出），接著乃決定沿進位鏈205區域路徑 之此點前所有Cl’s。需瞭解當傳遞-產生·刪除級125l 3 2 0 7 # 傳遞Chi時，若傳遞-產生-刪除級14 207產生一進位輸 出，接著進位和數單元！ 2，i 3 2 2 0將計算和數，2與和 數！ 3，同時和數單元M, ! 5 2 1 0將計算和數！ 4與和數！ 5。 於程序方塊3 40，和數單元12-15 210計算多位元結果之較 高有效位元位置。於程序方塊3 3 5，感應放大器225感應 和數單元o-M 210與進位和數單元η.15 220所輸出之電 壓。 第4圖乃繪示根據本發明一實施例之傳遞·產生-刪除 • 級400之電路圖式。傳遞-產生-刪除級400爲傳遞-產生-刪除級207之一可能實施例。所繪示之傳遞-產生-刪除級 4 0 0實施例包含四個負型場效電晶體 4 0 5，4 1 0，4 1 5與 420，兩個正型場效電晶體（"PFETs”）425與43 0。傳遞-產生-刪除級 400接收互補輸入 CIN並計算互補輸出 CON。傳遞-產生-刪除級400可連同加法器200之低電壓 擺動加法器實施例一同使用。 於一實施例，負型場效電晶體與正型場效電晶體之閘 極乃耦合至傳遞-產生-刪除邏輯2 0 9，如第 2圖所繪示 -16- (14) 1294095 > (僅繪示一傳遞-產生-刪除邏輯單元以避免使第2圖凌 -亂）。傳遞-產生-刪除邏輯209產生控制變數PN，GPN， KN，KN_bar，與GPN_bar。控制變數PN與GPN與如上所述 之公式3，4與5相似。若傳遞-產生-刪除邏輯209根據運 算元AN與BN，判斷特定傳遞-產生-刪除級N 207需”刪除 ’’ CIN，控制變數KN爲高電位（asserted high )。 CIN和其互補CIN_bar分別於輸入4 3 5與440接收， φ 且CON與CON_bar分別於輸出44 5與45 0輸出。若傳遞， 產生-删除邏輯209判定PN爲高電位，電晶體405與410 傳遞CIN與CIN_bar。若GPN_bar爲低電位，電晶體425 產生CON。相似地，若KN爲高電位，電晶體420刪除 CIN 〇 第5圖乃繪示根據本發明實施例之一和數單元5 00電 路圖式。和數單元500爲和數單元210之一可能實施例。 所繪示之和數單元500實施例包含負型場效電晶體5 05, # 510，515與520。和數單元500接收一 XOR輸入525，以 控制貪型場效電晶體5 05與510之閘極，並接收XN OR輸 入5 3 0以控制負型場效電晶體515與520之閘極。和數單 元 5 00分別於輸入 5 3 5與 540接收 CIN與其互補 CIN_bar，並分別於其輸出 545與 550計算 SUMN_bar與 SUMN (見公式2 )。 ’ XOR輸入525與XN OR輸入530由和數邏輯212根據 運算元位元AN與BN產生。和數單元500計算XOR輸入 5 2 5，以及於輸入5 3 5所接收之CIN之邏輯XOR，並於輸 -17 - 1294095 · (15) 出550產生SUMN。相似地，和數單元500計算xn OR輸 入530 ’以及於輸入540所接收之 CIN_bar之邏輯 XNOR，以於輸出545產生SUMN_bar。 第6圖乃繪示根據本發明一實施例之進位和數單元 6 00電路圖式。進位和數單元600爲進位和數單元:22〇 之一可能實施例。除了耦合輸入以接收不同變數外，所繪 示之進位和數單元6 0 0實施例與和數單元5 〇 〇相似。雖然 0 進位和數單元5 0 0繪示爲與加法器2 0 0之位元位置1 3 — 同使用，進位和數單元500同樣地可應用至每一較高有效 位兀位置。根據特定較高有效位元位置，特定傳遞變數Ρν 一起進行邏輯AND亦有所不同，如上連同公式6，7與8 所述。 進位和數單元600爲進位和數單元200之一實施例， 與低電壓擺動加法器一同使用。因此，進位和數單元600 接收並產生差動信號。相似地，於此實施例，控制方塊 ® 250提供進位和數單元600 —對控制信號CTRL1N與 <：丁1〇^2>^，由公式9與10，11提供。 ! C T R LI n = G P " — (Ν ·】）· p N (公式 9) CTRL2 N = GP j j (N^j * pN (公式！〇) 其中A = (4㊉Ό (公式1 1 ) 第7圖爲根據本發明實施例之系統7 0 0圖式，可合倂 一或多個加法器2 0 0。所繪示之系統7 〇 〇實施例包含底架 -18- 1294095 - (16) 7 1 0，螢幕7 1 5，滑鼠7 2 0 (或其他指示裝置），以及鍵盤 - 7 2 5。所繪示之底架710實施例進一步包含軟式磁碟機 730，硬碟735，光碟（’’CD”）及/或數位影音光碟 ("DVD”）機73 7，電源（未顯示），以及主機板74〇， 具有適當積體電路，包含系統記憶體745，非揮發性 (’’NV”）記憶體75 0，以及一或多個處理器755。 處理器75 5經由主機板740上之一晶片組，耦合至系 φ 統記憶體745，非揮發性記憶體750，硬碟73 5，軟式磁碟 機730’以及光碟/數位影音光碟機737，以傳送與接收指 令或資料至其中。於一實施例，非揮發性記憶體7 5 0爲一 快閃記億體裝置。於另一實施例，非揮發性記憶體750包 含任一唯讀記憶體（"ROM”），可程式唯讀記憶體，可拭 除可程式唯讀記憶體，電子式可拭除可程式唯讀記憶體 (electrically erasable programmable ROM)等。於一實 施例，系統記憶體745包含隨機存取記憶體（"RAM”）， Φ 例如動態隨機存取記憶體（’’DRAM”），同步動態隨機存 取記憶體（"SDRAM”），雙倍資料率同步動態隨機存取記 憶體（"DDR SDRAM”），靜態隨機存取記憶體 ("SRAM”）等。硬碟73 5表示用於軟體資料，應用程 ^ 式，及/或作業系統之任何儲存裝置，但最典型地將爲一 非揮發性儲存裝置。硬碟7 3 5可選擇性地包含一或多個整 合驅動電子元件（"IDE”）硬碟，增強型整合驅動電子元 件（"EIDE”）硬碟，獨立磁碟備援陣歹IJ ( "RAID”），小型 電腦系統界面（” S C S I ”）硬碟等。 -19- (17) 1294095 " 於一實施例，一網路界面卡（’’NIC”）（未顯示）乃 — 耦合至主機板740之擴充槽（未顯示）。網路界面卡用於 連接系統 7 0 0至一網路7 6 0，例如一區域網路，廣域網 路，或網際網路。於一實施例，網路760進一步耦合至遠 端電腦7 6 5，使得系統7 0 0與遠端電腦7 6 5得以溝通。 於一實施例，處理器7 5 5可包含一或多個加法器 2 00，以提供全加法器功能。例如，處理器75 5可包含一 # 算術邏輯單元（”ALU”），以執行數學功能，具有一或多 個加法器200串聯以提供較高階和數功能。加法器200之 實施例可倂入算術邏輯單元以實施高速算術邏輯單元子元 件。 如上所述，加法器200可倂入處理器7 5 5，以及各種 其他積體電路。可產生與編譯加法器200之撤述，以倂入 處理器7 5 5或其他各種特定應用積體電路（"ASICs”）。 例如，可使用硬體描述語言，例如 VHDL或Verilog，產 ® 生描述加法器 200，或其部分之行爲位準程式碼 (behavioral level code)，並儲存至機器可存取媒體（例 如光碟唯讀記憶體，硬碟，軟碟等）。此外，行爲位準程 式碼可編譯爲暫存器轉移位準（"RTL”）程式碼，網路表 (netlist )，或甚至電路佈局，並儲存於機器可存取媒 體。行爲位準程式碼，暫存器轉移位準程式碼，網路表與 電路佈局，皆表示描述加法器200實施例之各種摘要位 準。 上述本發明實施例之說明，包含摘要中所述，並非意 -20- (18) 1294095 '圖詳盡說明或限制本發明於所揭示之精確形式。雖然爲說 “ 明目的，於此處描述本發明之特定實施例，熟知此項技藝 之人士將瞭解，本發明範疇內之各種均等修改爲可能的。 可按照上述詳細說明，修改本發明。下列申請專利範 圍所使用之名稱不應視爲限制本發明於說明書與申請專利 範圍中所揭示之特定實施例。本發明之範疇乃由下列申請 專利範圍完整地決定，其乃根據已建立之申請專利範圍詮 # 釋法則解釋。 【圖式簡單說明】 參照下列圖式’乃說明本發明之非限制與非詳盡實施 例。其中相同標號表示所有圖式之相同元件，除非特別指 出。 第1圖乃繪示習知跳躍進位加法器之方塊圖式。 第2圖乃繪示根據本發明一實施例，具有合倂跳躍進 位單元與和數單元之進位和數單元之一加法器方塊圖式。 第3圖乃繪示根據本發明一實施例之加法器運算程序 之流程圖式。 第4圖乃繪示根據本發明一實施例之傳遞，產生，刪 除（"PGK”）級之電路圖式。 第5圖乃繪示根據本發明一實施例之和數單元電路圖 式。 第6 Η乃繪示根據本發明一實施例之進位和數單元電 路圖式。 -21 - (19) 1294095 ‘第7圖乃繪示實施本發明實施例之一例示性系統圖 • 式。 【主要元件符號說明】 100 :跳躍進位加法器 105 :傳遞-產生-刪除級 1 1 〇 :跳躍進位單元 1 1 5 :和數單元 • 120 :進位輸出 1 2 5 :進位輸入 2 0 0 :加法器 205 :進位鏈 207 :傳遞-產生-刪除級〇_15 209 :傳遞-產生-刪除邏輯 210 :和數單元〇-15 2 1 2 :和數邏輯 • 2 1 5 :跳躍進位網路 217 :跳躍進位單元0-6, 9 220 :進位和數單元12-15 225 :感應放大器 240 :群組傳遞邏輯 245 :中間節點 2 5 0 :控制方塊 400 :傳遞-產生-刪除級 4 0 5,4 1 0，4 1 5 5 4 2 0 :負型場效電晶體 - 22- 1294095 · (20) ~ 42 5,43 0 :正型場效電晶體 ^ 43 5,440 :輸入 445,450 :輸出 5 0 0 :和數單元 5 05,5 1 0，5 1 5,5 2 0 :負型場效電晶體 5 25 ： XOR 輸入 5 3 0 : XNOR 輸入 _ 5 3 5,540 :輸入 54 5,5 5 0 :輸出 600 :進位和數單元 7 〇 〇 :系統 7 1 0 :底架 715 :螢幕 7 2 0 :滑鼠 725 :鍵盤 • 73 0 :軟式磁碟機 735 :硬碟 73 7 :光碟及/或數位影音光碟機737 7 4 0 :主機板 745 :系統記憶體 7 5 0 :非揮發性記憶體 7 5 5 :處理器 7 6 0 :網路 7 6 5 :遠端電腦 -23-

Claims (1)

1. (1) (1) m 1¾02 1294095 十、申請專利範圍 附件4.: 第94 1 243 84號專利申請案 中文申請專利範圍替換本 民國96年10月2曰修正 1· 一種多位元加法器，包含： 一進位鏈，係選擇性地傳遞，產生與刪除複數個進位 0 輸入位元； 一跳躍進位網路，係耦合至該進位鏈，以選擇性地使 該些進位輸入位元跳過該進位鏈之至少一部分； 複數個和數單元，係沿著該進位鏈鍋合，以總和該些 進位輸入位元與兩運算元之複數個對應位元，每一該和數 單元係產生一多位元結果之一位元；及 一進位和數單元，係耦合以接收提供至該進位鏈上之 一單一中間位元位置之該些進位輸入位元其中之一，並產 # 生該多位元結果之一位元，該多位元結果具有較該單一中 間位元位置高之一較高有效位元位置。 2·如申請專利範圍第1項之多位元加法器，其中該進 位和數單元係耦合爲對於至該單一中間位元位置之該些進 位輸入位元其中之一，以及一控制信號進行邏輯XOR，以 產生該多位兀結果之該一位兀。 3 ·如申請專利範圍第2項之多位元加法器，進一步包 含一控制方塊’係耦合至該進位和數單元，以產生該控制 信號’該控制方塊耦合爲決定複數個傳遞數値，該些傳遞 (2) 1294095 < 數値係對應於該中間位元位置與該進位和數單元之一位元 位置間，並包含該中間位元位置之該多位元結果之該每〜 位元位置，係藉由對於該兩運算元之複數個對應位元位置 進行邏輯XOR，該控制方塊係對於該些傳遞數値進行邏輯 AND以產生該控制信號。 4·如申請專利範圍第3項之多位元加法器，其中該 多位元結果之該一位元，以及該進位和數單元之該位元位 # 置’係包含該多位元結果與該兩運算元之一最高有效位元； 位置。 5 ·如申請專利範圍第3項之多位元加法器，進一步包 含複數個進位和數單元，每一該進位和數單元係耦合爲接 收至該單一中間位兀位置之該些進位輸入位元其中之一， 並產生一部分該多位元結果，該多位元結果具有介於該中 間位元位置與一最高有效位元（most significant bit ， M S B )位置間，並包含該最高有效位元位置之複數個位元 位置。 6 ·如申請專利範圍第5項之多位元加法器，其中若 該些進位輸入位元其中之一於該中間位元位置與該最高有 效位元位置間產生，一部分該些和數單元係耦合至具有複 數個對應位元位置之該些進位和數單元其中之一，以產生 該多位元結果之一部分，該多位元結果係具有介於該中間 位元位置與該最高有效位元位置間之複數個位元位置。 7 ·如申請專利範圍第1項之多位元加法器，其中： 該進位鏈係包含複數個串聯式傳遞-產生-刪除 -2- (3) 1294095 (propagate-generate-kill，"PGK”）級，以選擇性地傳 遞，產生與刪除該些進位輸入位元；及 該跳躍進位網路係包含複數個跳躍進位單元，係耦合 至，該進位鏈，以選擇性地使該些進位輸入位元跳過該些傳 遞-產生-刪除級之複數個群組。 8 .如申請專利範圍第7項之多位元加法器，其中該 每一跳躍進位單元包含： • 一電晶體，係具有一源極端點，一汲極端點，與一閘 極端點，該源極端點與該汲極端點係耦合爲旁路該些傳 遞-產生-刪除級之該些群組其中之一；及 一群組傳遞（group propagate，”GP”）邏輯，係f禹合 至該閘極端點，該群組傳遞邏輯係決定進入該些傳遞-產 生-刪除級之該旁路群組之一進位輸入位元，何時可跳過 該些傳遞-產生-刪除級之該旁路群組，成爲至該些傳遞-產 生-刪除級之下一群組之下一進位輸入位元。 ® 9 ·如申請專利範圍第7項之多位元加法器，係包含 1 6個傳遞-產生-刪除級，1 6個和數單元，以及4個進位和 數卓兀’且其中該多位兀加法器係包含一* 16位元全加法 器。 10·如申請專利範圍第1項之多位元加法器，其中該 多位元加法器包含一低電壓擺動加法器，且該些和數單元 稱合以產生該多位元結果作爲複數個電壓差動，並進一步 包含： 複數個感應放大器，係耦合以感應由該些和數單元輸 -3- (4) 1294095 出之該些電壓差動。 11. 一種加法器之操作方法，包含： 沿一進位鏈，選擇性地傳遞，產生，或刪除複數個進 位輸入位元； 總和一第一運算元，一第二運算元，以及該些進位輸 入位元之複數個相等位元位置，以獲得一多位元結果之一 第一部分，該第一部分包含一中間位元位置，以及較該中 Φ 間位元位置低之複數個較低有效位元位置； 根據該第一運算元與該第二運算元，產生複數個控制 信號；及 對於該些進位輸入位元之該中間位元位置與該些控制 信號進行邏輯XOR，以決定該多位元結果之一第二部分， 該第二部分包含較該中間位元位置高之複數個較高有效位 元位置。 12. 如申請專利範圍第1 1項之方法，進一步包含： 9 若該些部分判斷爲傳遞至少一些該些進位輸入位元， 選擇性地使至少一些該些進位輸入位元跳過該進位鏈之複 數個部分。 1 3 .如申請專利範圍第1 2項之方法，其中產生該些 控制信號包含： 對於每一該較高有效位元位置與該中間位元位置，藉 由對於該中間位元位置與該第一運算元以及該第二運算元 之該些較高有效位元位置進行邏輯XOR，產生一傳遞數 値；及 -4- (5) 1294095 對於介於該中間位元位置與該每一較高有效位元位置 間’並包含該中間位元位置及該每一較高有效位元位置之 該些傳遞數値，進行邏輯and。 1 4 ·如申請專利範圍第1 3項之方法，進一步包含： 若該中間位元位置產生一進位輸出，總和該第一運算 元’該第二運算元，以及該些進位輸入位元之複數個相等 位元位置，以獲得一多位元結果之該第二部分。 φ 1 5 .如申請專利範圍第丨1項之方法，進一步包含： 感應該多位元結果之每一該位元位置之複數個差動電 壓’以決定該多位元結果之複數個數位數値。 1 6· —種機器可存取媒體，係具有一積體電路之一敘 述，該積體電路包含： 一進位鏈，係選擇性地傳遞，產生，與刪除複數個進 位輸入位元； 一跳躍進位網路，係耦合至該進位鏈，以選擇性地使 S 該些進位輸入位元跳過該進位鏈之複數個部分； 複數個第一和數單元，係沿該進位鏈耦合，以總和一 第一運算元與一第二運算元，以及該些進位位元之複數個 相等位元位置，以產生一多位元結果之一第一部分，該第 一部分包含一中間位元位置，以及較該中間位元位置低之 複數個較低有效位元位置；及 複數個進位和數單元，該每一進位和數單元係耦合至 該進位鏈之該中間位元位置，以對於該些進位輸入位元之 該中間位元位置，與複數個控制信號進行邏輯XOR，以產 (6) 1294095 生該多位元結果之一第二部分，該第二部分包含較該中間 位元位置高之複數個較高有效位元位置。 17.如申請專利範圍第1 6項之機器可存取媒體，其 中該積體電路進一步包含複數個控制方塊，每一該控制方 塊係耦合至該些進位和數單元其中之一，以產生該些控制 信號，該控制方塊各包含： XOR邏輯，係耦合爲對於該中間位元位置，以及該第 # 一運算元與該第二運算元之至少一些該些較高有效位元位 置’進行邏輯XOR，以產生複數個傳遞數値；及 AND邏輯，係耦合爲對於介於該中間位元位置與該控 制方塊之一位元位置間，並包含該中間位元位置之該些傳 遞數値，進行邏輯AND。 1 8 ·如申請專利範圍第i 7項之機器可存取媒體，進 一步包含： 複數個第二和數單元，係沿該進位鏈耦合，若該中間 ® 位元位置產生一進位輸出，總和該第一運算元與該第二運 算元，以及該些進位位元之複數個相等位元位置，以產生 一多位元結果之該第二部分。 1 9 .如申請專利範圍第1 6項之機器可存取媒體，其 中係耦合該些第一和數單元與該些第二和數單元，以產生 該多位元結果作爲複數個電壓差動，且進一步包含： 複數個感應放大器，係耦合爲感應由該每一第一和數 單元與該每一第二和數單元所輸出之該些電壓差動。 20· —種操作一加法器之系統，包含： -6- (7) 1294095 同步動態隨機存取記憶體（"SDRAM”）；及 一處理器，係耦合爲存取該同步動態隨機存取記憶 體’該處理器包含一多位元加法器，該多位元加法器包 含·· 一進位鏈，以至少傳遞，產生，以及刪除複數個進位 輸入位元； 一跳躍進位網路，係耦合至該進位鏈，以選擇性地使 • 該些進位輸入位元跳過該進位鏈之至少一部分； 複數個和數單元，係沿該進位鏈耦合，以總和該些進 位輸入位元，以及兩運算元之複數個對應位元，每一該和 數單元係產生多位元結果之一位元；及 一進位和數單元，係耦合爲接收至該進位鏈上一單一 中間位元位置之該些進位輸入位元其中之一，並產生該多 位兀結果之一'位兀’該多位兀結果具有較該單一中間位元 位置高之一較高有效位元位置。 ® 2 1 ·如申請專利範圍第2 0項之系統，其中該進位和數 單元係耦合爲對於至該單一中間位元位置之該些進位輸入 位元其中之一，以及一控制信號進行邏輯X〇R，以產生該 多位元結果之該一位兀。 22·如申請專利範圍第21項之系統，其中該多位元加 法器進一步包含一控制方塊’係親合至該進位和數單元， 以產生該控制信號’該控制方塊係耦合爲決定複數個傳遞 數値，該些傳遞數値係對應於介於該中間位元位置與該進 位和數單元之一位元位置間’並包含該中間位元位置之該 -7- (8) 1294095 多位元結果之每一該位元位置，藉由對於該兩運算元之複 數個對應位元位置進行邏輯XOR，該控制方塊係對於該些 傳遞數値進行邏輯AND，以產生該控制信號。 23. 如申請專利範圍第22項之系統，其中該多位元加 法器進一步包含複數個進位和數單元，每一該進位和數單 元係耦合爲接收提供至該單一中間位元位置之該些進位輸 入位元其中之一，並產生該多位元結果之一部分，該多位 φ 元結果係具有介於該中間位元位置與一最高有效位元位置 之間的位元位置，並包含該最高有效位元位置。 24. 如申請專利範圍第23項之系統，其中若該些進 位輸入位元其中之一於該中間位元位置與該最高有效位元 位置間產生，部分該些和數單元係耦合至具有複數個對應 位元位置之該些進位和數單元其中之一，以產生該多位元 結果之該一些部分，該多位元結果係具有介於該中間位元 位置與該最高有效位置間之複數個位元位置。 ® 2 5 ·如申請專利範圍第2 4項之系統，其中該多位元加 法器包含一 1 6位元低電壓擺動（"lvs")加法器，係具有 一最高有效位元進位輸出，以及一最低有效位元進位輸 入。 2 6 ·如申請專利範圍第2 5項之系統，進一步包含至 少兩串聯之1 6位元低電壓擺動加法器，其中該些1 6位元 低電壓擺動加法器中之第一 16位元低電壓擺動加法器之 該最高有效位元進位輸出’係耦合至該些1 6位元低電壓 擺動加法器中之第二i 6位元低電壓擺動加法器之該最低 -8 - (9)1294095 有效位元進位輸入