TWI292291B - - Google Patents

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1292291 五、發明說明（1) 【發明所屬之技術領域】 本發明是有關於主機板之佈局方法及裝置，特別是有 關於一種支援雙規格記憶體主機板之佈局方法及裝置。 【先前技術】 根據使用者需求的取向，各類電子產品不斷的推陳出 央％且各類電子產品所要求的工作頻率亦越來越高。舉例 ^ ^個人電腦中主機板上所使用之記憶體從早期之隨機 體（RAM)、動態隨機存取記憶體（DRAM)、靜 7= 憶體⑽）、同步動態隨機存取記憶體 —am )以及目前所通用之雙倍資料速率記憶冑⑽r ) 寻，母一工作頻率都較其前者快了許多。 雙俾t m是因應主機板上所使用記憶體即將由第-代 記憶體（ddri)進入第二代雙倍資料速 手規格圮憶體（DDR2)所提出。 (d·第、一代▲雙倍資料速率規格記憶體為具有240隻針腳 腳，1k較第一代雙倍資料速率規格記憶體多了56隻針 =率= 工作頻率上都與第-代雙倍資料 體在外翻^e 〇 “ 第一代雙倍資料速率規格記憶 觀更長且工作頻率可支援到更高的栖i κ 800MHZ，甚至更高。 又拔巧灵同的頻率，如 因此，在未來，第二代镂位咨M 將取代第-代雙倍資料速= 記憶體勢必 勢必推出有同時支援第’市場上 代雙倍貝枓逮率規格記憶體與第

IM9 第5頁 1292291 五、發明說明（2) 一 f雙倍賣料速率規格記憶體規格之主機板，以應付在第 :代雙倍資料速率規格記憶體取代第一代雙倍資料速率規 格記憶體的過渡期。 一不過，同時支援第二代雙倍資料速率規格記憶體與第 一代雙倍資料速率規格記憶體規格之主機板首先要面對的 =難點，就是當北橋晶片相同訊號線經第二代雙倍資料速 ^規格記憶體插槽端走線至第一代雙倍資料速率規格記憶 插槽端時，會因為兩端上銲墊佈局的位置不同，而使得 j同訊號線於第二代雙倍資料速率規格記憶體插槽端與第 代雙倍資料速率規格記憶體插槽端的位置並不相同。 次睛參考圖一，圖一係為同時支援第二以及第一代雙倍 貝料速率規格記憶體規格之主機板佈局結構之示意圖。在 圖中，主機板1〇〇上北橋晶片端11〇同時走線至第二代雙 倍資料速率規格記憶體插槽端i 20以及第一代雙倍資料速 率規格記憶體插槽端130之佈局，其在兩端上之^置並不 對稱。以北橋晶片端11 〇上銲墊丨4 〇之金屬線〗5 〇來說，金 屬線150所傳遞的訊號將同時供第二代雙倍資料速率規格 圮憶體插槽端1 2 0以及第一代雙倍資料速率規格記憶體插 槽端130所使用，且當金屬線15〇由銲墊丨4〇經第二代雙倍 資料速率規格記憶體插槽端1 2 〇上銲墊1 6 〇走線至第一代雙 倍資料速率規格記憶體插槽端130上銲墊170時，金屬線 150於第二代雙倍資料速率規格記憶體插槽端12〇與第 '一代 雙倍資料速率規格記憶體插槽端130間之佈局明顯往右偏 移。而偏移的原因，即是之前所提，由於兩端上銲墊佈局

ms 第6頁 1292291 五、發明說明（3) 的位置不同’使得金屬線150於兩端上的位置並不相同。 且特別的是，第二代雙倍資料速率規格記憶體插槽端 120上位址線與控制線為分散分佈於資料線旁，第一代雙 倍資料速率規格記憶體插槽端130上位址線與控制線為集 中分佈於資料線旁。 故，同時支援第二代雙倍資料速率規格記憶體與第一 代雙倍資料速率規格記憶體規格之主機板上，#北橋晶片 =訊號線經第二代雙倍資料速率規格記憶體插槽端走線 代雙倍資料速率規格記憶體插槽端時，由北橋晶片 斤拉出之資料線、位址線以及控制線， ==規格，插槽端走線、第-：雙=料= 县眚:插槽端期間產生交錯，而使得主機板上並不容 ^ 4佈局，且眾多交錯之佈局亦會影響主機板的電氣 之佈d:装ί發明提出一種支援雙規格記憶體主機板 位址線以芬 ’可避免由北橋晶片端拉出之資料線、 端、第一抖二lj線經第二代雙倍資料速率規格記憶體插槽 生交錯，而Ϊ倍資料速率規格記憶體插槽端時，不容易產 曰 吏主機板能具有正常之電氣特性。 【發明内容】 板之佈主要目的是提供一種支援雙規格記憶體主機 第一類埝知也’包括：透過第一層電路板，將由晶片端經 5、體插槽端走線至第二規格記憶體插槽端之數

1292291 五、發明說明（4) 條訊號線中之一些，由晶片 線至第二規格記憶體插槽端 板，將其他訊號線號線由晶 走線至第二規格記憶體插槽 在本發明較佳實施例中 控制晶片端、以及分別使用 體插槽端、第一代雙倍資料 一規格記憶體插槽端、第二 因此，此方法更包括將 透過第一層電路板由北橋晶 袼記憶體插槽端走線至第一 槽端，其他組為透過第二層 雙倍資料速率規格記憶體插 率規袼記憶體插槽端。 其中，該些組訊號線可 址線以及一組控制線。而這 料傳輸線，且該些組資料線 組資料線，代表第16〜31位 〜47位元為第三組資料線， 料線。 也因此，第一、第四組 北橋控制晶片端經第二代雙 走線至第一代雙倍資料速率 三組資料線為透過第二層電 端經第一規格記憶體插槽端走 ;以及，透過一第二層電路 片端經第一規格記憶體插槽端 端。 ，為使用北橋控制晶片端作為 第二代雙倍資料速率規格記憶 速率規格記憶體插槽端作為第 規格記憶體插槽端。 上述訊號線分組，且一些組為 片端經第二代雙倍資料速率規 代雙倍資料速率規格記憶體插 電路板由北橋晶片端該第二代 槽端走線至第一代雙倍資料速 包括有複數組資料線、一組位 些組資料線共代表64位元之資 中’代表第0〜15位元為第一 元為第二組資料線，代表第3 2 代表第48〜63位元為第四組資 負料線為透過第一層電路板由 倍資料速率規格記憶體插槽端 規格記憶體插槽端。第二、第 路板由北橋控制晶片端經第二

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代雙倍資料速率規格記 速率規格記憶體插槽端 憶體插槽端走線至第 一代雙倍資料 抵至於位址線組以及控制 橋控制晶片端該第二代雙倍 線至第一代雙倍資料速率規 本發明另一主要目的為 機板之佈局結構，包括有基 憶體插槽端、第二規格記憶 中，基材，具有多層電路板 體插槽端以及第二規格記憶 金屬線可分為多組，不同組 不同之電路板由控制晶片端 至第二規格記憶體插槽端。 在本發明較佳實施例中 上述方法所布置。 綜合上述，本發明提出 之佈局方法及裝置，透過分 由北橋晶片端拉出之資料線 雙倍資料速率規格記憶體插 格記憶體插槽端時，不容易 正常之電氣特性。 線組則透過第一層電路板由北 資料速率規格記憶體插槽端< 格記憶體插槽端。 提供一種支援雙規格記憶體主 材、控制晶片端、第一規格記 體插槽端以及數條金屬線。其 。控制晶片端、第一規格記憶 體插槽端位於基材表面。數條 金屬線可分別透過基材之兩層 經第一規格記憶體插槽端走線 ’不同組金屬線之走線可如同 一種支援雙規格記憶體主機板 層電路板走線的方式，可避免 、位址線以及控制線經第二代 槽端、第一代雙倍資料速率規 產生交錯，而使主機板能具有 【實施方式】 為使貴審查委員能對本發明之特徵、目的及功能有

1292291 五、發明說明 更進冰^的邊知與瞭解’兹配合圖式詳細說明如後： 认 =_考圖二’圖二係為本發明較佳實施例之支援雙規 :記憶體主機板之佈局方法之流程圖。首先，冑主機板上 二f曰曰^端同時走線至第一規格記憶體插槽端以及第二規 ^記f體插槽端的訊號線分組，纟中，這些訊號線例如有 組資料線、—組位址線以及一組控制線，此為步驟 接著’透過本身即具有多層電路板之主機板其中一層 電路板，例如是頂層電路板，將數組資料線中之一些組， 由晶2端經第一規格記憶體插槽端走線至第二規格記憶體 插槽端，且位址線組以及控制線組亦同時透過此層電路板 由晶片端經第一規格記憶體插槽端走線至第二規格記憶體 插槽端，此為步驟2〇2。 〜 最後’透過主機板其中另一層電路板，例如是底層電 路板’將其他組資料線由晶片端經該第一記憶體插槽端走 線至第二記憶體插槽端，此為步驟2 〇 3。 如此一來，將數組資料線中容易與位址線組以及與控 制線組交錯的一些組透過不同層電路板的方式，由晶片端 經1J第一記憶體插槽端走線至第二記憶體插槽端，即可避 免資料線組與位址線組以及與控制線組交錯。 請參考圖三A以及圖三B，圖三a以及圖三B分別係為本 發明較佳實施例之支援雙規格記憶體主機板佈局結構^示 意圖。在圖三A中，此支援雙規格記憶體主機板之佈 士丁 構包括有主機板之基材305、基材3〇5上之控制晶片端°

1292291 五、發明說明（7) 31 0、第二代雙倍資料诘漆，& μ ^ ^ ^ Μ φ ^ ^ 連革規格記憶體插槽端320、第一代 雙倍貝科速率規格記憶體插槽端33()。 Q 9 η ,來上說第-一代雙倍資料速率規格記憶體插槽端 320、第-代雙倍資料速率規格記憶體插槽端33()共用有64 位兀之資料線，艮P資料線共有64條。其中，代表第〇〜15 位兀為第-組資料線（共16條），代表第16〜3“立元為第 二組資料線（共16條），代表第32〜47位元為第三組資料 線（共16條），代表第48〜63位元為第四組資料線（共16 條）。 由於圖三A、圖三B為示意圖，因此在接下來的說明 中，不論是第一〜第四組資料線或位址線組、控制線組， 每組皆以兩條信號線作表示。 在圖三A中，使用相同訊號之第一組資料線341、 342、位址線組343、344、控制線組345、346、第四組資 料線347、348將透過基材305之頂層電路板，分別由控制 晶片端310上銲墊351〜358經第二代雙倍資料速率規格記 憶體插槽端320上銲墊361〜368走線至第一代雙倍資料速 率規格記憶體插槽端330上銲墊381〜388。 在三B圖中，使用相同訊號之第二組資料線40 1、402 以及第三組資料線4 03、404，將透過基材305之底層電路 板’將分別由控制晶片端310上銲墊371〜374經第二代雙 倍資料速率規格記憶體插槽端320上銲墊391〜394走線至 第一代雙倍資料速率規格記憶體插槽端330上銲墊395〜 398 〇

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請同時比較圖三A以及圖三B，原本容易交錯之位址線 組343、344、控制線組345、346與第二組資料線4〇1、 402、第三組資料線4〇3、4〇4，由於其走線為不同層而 開不會交錯。 故’ s主機板上同時支援有兩種不同記憶體規格時， 若此兩種記憶體端使用相同訊號的銲墊位置並不對稱且導 致走線容易交錯，即可透過分層電路板走線的方式，將容 易交錯的走線避開。 而當解決了主機板上在 憶體端間之走線容易交錯的 時不容易有走線洗錯的情況 電氣特性也會得以正常發揮 控制晶片端與兩種不同規格記 問題後，此主機板不但在製成 發生’且此主機板在操作時的 夕述，本發明提出一種支援雙規格記憶體主機板 #用二η 裝置，將控制晶片端與不同規格記憶體端間 =相同㈣且走線容易交錯的資料線組與位址線組控 !=’透過主機板上不同層之電路板避開，以使控制晶 規：記憶體端間的走線佈局不會有交錯的情況 發生。此外，透過分層走線的方式，更可 唯以上所述者，僅 之限制本發明的範圍。 之均等變化及修飾，仍 離本發明之精神和範圍 =體=在製程時不容易有走線洗錯的情況發J規 且其在刼作時亦可擁有正常之電氣特性。 為本發明之較佳實施例，當不能以 即大凡依本發明申請專利範圍所做 將不失本發明之要義所在，亦不脫 ’故都應視為本發明的進一步實施 1292291

第13頁 1292291 圖式簡單說明 --- 【圖式簡單說明】 圖一係為同時支援第二以及第一代雙倍資料速率規格 吞己憶體規格之主機板佈局結構之示意圖· 圖一係為本發明較佳實施例之支援雙規格記憶體主機 板之佈局方法之流程圖，以及； 圖二A以及圖二B分別係為本發明較佳實施例之支援雙 規格記憶體主機板佈局結構之示意圖。 圖號說明： 100、300 :主機板 11 〇、31 0 :北橋晶片端 120、320 :第二代雙倍資料速率規格記憶體插槽端 130、330 :第一代雙倍資料速率規格記憶體插槽端 140 、 160 、 170 、 351 〜358 、 371 〜374 、 361 〜368 、 381 〜 388、391 〜398 :銲塾 1 5 0 :金屬線 201〜203 :步驟 305 :基材 341、342、347、348、401 〜404 :資料線 343、344 :位址線 345、346 :控制線

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Claims (1)

1292291 六、申料利範圍 " "" 1 · 一種支援雙規格記憶體主機板之佈局方法，包括： 透過一第一層電路板，將由一控制晶片端經一第一 規格記憶體插槽端走線至一第二規格記憶體插槽端之複 數個訊號線中之一些，由該晶片端經該第一規格 插槽端走線至該第二規格記憶體插槽端；以及 心 透過一第二層電路板，將該些訊號線中之其他由該 晶片端經該第一規格記憶體插槽端走線至該第二規格記 憶體插槽端。 一、 β 2·如申請專利範圍第丨項所述之支援雙規格記憶體主機板 之佈局方法，其中使用一北橋控制晶片端作為該控制晶 片端、以及分別使用一第二代雙倍資料速率（DDR2)規格 記憶體插槽端、一第一代雙倍資料速率（1)1^1)規格記憶 體插槽端作為該第一規格記憶體插槽端、該第二規格記 憶體插槽端。 一 ° 3·如申請專利範圍第2項所述之支援雙規格記憶體主機板 之佈局方法，更包括： 將該些訊號線分組，一些組透過該第一層電路板由 該北橋晶片端經該第二代雙倍資料速率規格記憶體插槽 端走線至該第一代雙倍資料速率規格記憶體插槽端，其 他組透過該第二層電路板由該北橋晶片端經該第二代^ 倍資料速率規格記憶體插槽端走線至該第一代雙倍資料 速率規格記憶體插槽端。 4·如申請專利範圍第3項所述之支援雙規格記憶體主機板 之佈局方法，其中該些組訊號線包括有複數組資料線、

1292291 六、申請專利範圍 一組位址線 •如申請專利 之佈局方法 輸線’且該 組資料線， 第3 2〜4 7位 一第四組資 丨·如申請專利 之佈局方法 層電路板由 規袼記憶體 憶體插槽端 路板由該北 記憶體插槽 插槽端。 以及一紐控制線。 範圍第4項所述之支 ’其中該些組資料線\雙=格記憶體主機板 些組資料線中，代代表64位元之資料傳 代表第1 6〜31位元A 〜1 5位兀為一第一 分么墙一 為一第二組資料線，代表 疋為一第三組資料線 料線。 %代表第48〜63位元為 範；f項所述之支援雙規格記憶體主機板 、該第一、第四組資料線為透過該第一 該北橋控制晶片端經該第二代雙倍資料速率 插槽端走線至該第一代雙倍資料速率規格記 ，該第二、第二組資料線為透過該第二層電 橋控制晶片端經該第二代雙倍資料速率規格 端走線至該第一代雙倍資料速率規格記憶體 7·如申請專利範圍第6項所述之支援雙規格記憶體主機板 之佈局方法，其中該組位址線以及該組控制線為透過該 第 層電路板由該北橋控制晶片端經該第二代雙倍資料 速率規格記憶體插槽端走線至該第一代雙倍資料速率規 格記憶體插槽端。 8· 一種支援雙規格記憶體主機板之佈局結構，包括： 一基材，具有多層電路板； 一控制晶片端，位於該基材表面； 一第一規格記憶體插槽端，位於該基材表面；

第16頁 1292291 六、申請專利範圍 一第二規格記憶體插槽端，位於該基材表面；以及 複數組金屬線，不同組金屬線可分別透過該基材之 兩層不同之電路板由該控制晶片端經該第一規格記憶體 插槽端走線至該第二規格記憶體插槽端。

9·如申請專利範圍第8項所述之支援雙規格記憶體主機板 之佈局結構，其中該控制晶片端為一北橋控制晶片端、 該第一規格記憶體插槽端為一第二代雙倍資料速率 (DDR2 )規格記憶體規格記憶體插槽端，以及該第二規 格記憶體插槽端為一第一代雙倍資料速率（DDR1 )規格 記憶體插槽端。 I 〇·如申請專利範圍第9項所述之支援雙規格記憶體主機板 之佈局結構，其中該些組金屬線包括有四組資料線、 一組位址線以及一組控制線。 II ·如申請專利範圍第1 〇項所述之支援雙規格記憶體主機

板之佈局結構，其中該四組資料線代表6 4位元之資料 傳輸線’且代表第〇〜1 5位元為一第一組資料線，代表 第16〜31位元為一第二組資料線，代表第32〜47位元 為一第三組資料線，代表第48〜63位元為一第四組資 料線。 12·如申請專利範圍第11項所述之支援雙規格記憶體主機 板之佈局結構，其中該第一、該第四組為透過該基材 中之第一層由該北橋控制晶片端經該第二代雙倍資料 速率規格記憶體插槽端走線至該第一代雙倍資料速率 規格記憶體插槽端；該第二、該第三組為透過該基材

第17頁 1292291 六、申請專利範圍 中之第二層由該控制晶片端經該第二代雙倍資料速率 規袼記憶體插槽端走線多該第一代雙倍資料速率規袼 記憶體插槽端。 1 3 ·如申請專利範圍第1 2項所述之支援雙規格記憶體主機 板之佈局結構，其中該組位址線以及該組控制線為透 ，該基材中之第一層由該控制晶片端經該第二代雙倍 =料速率規格記憶體插槽端走線至該第一代雙倍資^ 速率規格記憶體插槽端。