TW200527991A - Layout method and device for motherboard supporting memories with two specifications - Google Patents

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200527991 五、發明說明（1) 【發明所屬之技術領域】 本發明是有關於主機板之佈局方法及裝置，特別是有 關於一種支援雙規格記憶體主機板之佈局方法及裝置。 【先前技術】 根據使用者需求的取向，各類電子產品不斷的推陳出 新’且各類電子產品所要求的工作頻率亦越來越高。舉例 來說’個人電腦中主機板上所使用之記憶體從早期之隨機 存取記憶體（RAM)、動態隨機存取記憶體（DRAM)、靜 態隨機存取記憶體（SRAM )、同步動態隨機存取記憶體 (SDRAM )以及目前所通用之雙倍資料速率記憶體（^DR ) 等’每一工作頻率都較其前者快了許多。 本發明即是因應主機板上所使用記憶體即將由第一代 雙倍資料速率規格記憶體（DDR1 )進入第二代雙倍 率規格記憶體（DDR2 )所提出。 、 第二代雙倍資料速率規格記憶體為具有240隻針腳 8§ρΡ1Π^ ^第—代雙倍身料速率規格記憶體多了 56隻針 其在外觀尺寸與實際工作頻率上都與第一代雙倍 記憶體有所不同。第二代雙倍資料速率規二己憶 800ΜΗ ΐ更長且工作頻率可支援到更高的頻率，如 ⑽0MHz，甚至更高。 因此，在未來，第二代雙倍資料速率規格 :取代第-代雙倍資料速率規格記憶體。也 勢必推出有同時支援第二代雙倍資料速率規=憶

$ 5頁 200527991 五、發明說明（2) 一代雙倍資料速率規格記憶體規袼之 二代雙倍資料速率規格記憶體取代第 格記憶體的過渡期。 不過，同時支援第二代雙倍資料 一代雙倍資料速率規格記憶體規格之 困難點，就是當北橋晶片相同訊號線 率規格記憶體插槽端走線至第一代雙 體插槽端時，會因為兩端上銲墊佈局 相同訊號線於第二代雙倍資料速率規 一代雙倍資料速率規格記憶體插槽端 請參考圖一，圖一係為同時支援 主機板， 一代雙倍 以應付在第 資料速率規 速率規格 主機板首 倍資料速 的位置不 格記憶體 的位置並 第二以及 記憶體與第 先要面對的 經第二代雙倍資料速 率規格記憶 同，而使得 插槽端與第 不相同。 資料速率規格記憶體規格之主機板佈局结構=工意2雙2 圖中，主機板100上北橋晶片端11〇同時走線至第二 倍資料速率規格記憶體插槽端丨20以及第一代雙倍資料 率規格記憶體插槽端130之佈局，其在兩端上之^置並不 對稱。以北橋晶片端110上銲墊14〇之金屬線15〇來說金 屬線150所傳遞的訊號將同時供第二代雙倍資料速率規格 記憶體插槽端1 2 0以及第一代雙倍資料速率規格記憶體插 槽端130所使用，且當金屬線15〇由銲墊14〇經第二代雙倍 資料速率規格記憶體插槽端120上銲墊16〇走線至第一代°雙 倍資料速率規格記憶體插槽端130上銲墊17〇時金屬線 150於第二代雙倍資料速率規格記憶體插槽端12〇盥第代 雙倍資料速率規格記憶體插槽端13〇間之佈局明顯往右偏 移。而偏移的原因，即是之前所提，由於兩端上銲墊佈局

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的位置不同，使得金屬線150於兩端上的位置並不 。 且特別的是，第二代雙倍資料速率規格記憶體插槽端 〇上位址線與控制線為分散分佈於資料 :資：速率規格記憶體插槽糊上位址控：線= 中分佈於資料線旁。 ~朱 故，同時支援第二代雙倍資料速率規格記憶體盎第一 代雙倍資料速率規格記憶體規格之主機板上，當北橋晶片 相同訊號線經第二代雙倍資料速率規格記憶體插槽端走線 至第一代雙倍資料速率規格記憶體插槽端時， 所拉出之資料線、位址線以及控制線，會在經=二 倍資料速率規格記憶體插槽端走線、第一代雙倍資料速率 規袼記憶體插槽端期間產生交錯，而使得主機板上並不容 易實施此佈局，且眾多交錯之佈局亦會影響主機板的電氣 有鑑於此，本發明提出一種支援雙規格記憶體主機板 之佈局方法及裝置，可避免由北橋晶片端拉出之資料線、 =址線以及控制線經第二代雙倍資料速率規格記憶體插槽 端、第一代雙倍資料速率規格記憶體插槽端時，不容易產 生交錯，而使主機板能具有正常之電氣特性。 【發明内容】 本發明的主要目的是提供一種支援雙規格記憶體主機 板之佈局方法，包括：透過第一層電路板，將由晶片端經 第一規格記憶體插槽端走線至第二規格記憶體插槽端之數

200527991 五、發明說明（4) f A號線中之-些，由晶片端經第—規格記憶體插槽端走 線至第二規格記憶體插槽端；以及，透過一第二層電路 ^將其他矾號線號線由晶片端經第一規袼記憶體插槽端 走線至第二規格記憶體插槽端。 在本發明較佳實施例中，為使用北橋控制晶片端作為 ^制晶片端、以及分別使用第二代雙倍資料速率規格記憶 - t槽端、第一代雙倍資料速率規袼記憶體插槽端作為第 一規袼記憶體插槽端、第二規格記憶體插槽端。 、[μΞ此，此方法更包括將上述訊號線分組，1 -些組為 ^ 層電路板由北橋晶片端經第二代雙倍資料速率規 =憶，插槽端走線至第—代雙倍資料速率規格記憶體插 :二；？組為透過第二層電路板由北橋晶片端該第二代 :貝料速率規格記憶體插槽端走線至第一代雙倍 率規袼記憶體插槽端。 、+思 "其中’該些組訊號線可包括有複數組資料線、-組位 一組控制線。而這些組資料線共代表64位元之資 且該些組資料線中，代表第◦〜15位元為第一 =料線，代表第16〜31位元為第二組f料線，代表第第⑽ 47位元為第二組資料線，代表 — 料線。 代表第48〜63位π為第四組資 也因此，第一、第四組資料後 北橋控制晶片端經第二代雙；= = = 電路板由 走線至第-代雙倍資料】枓速率規格記憶體播槽端 一 示代雙借貝杆逮率規格記憶體插槽端。第_、笛 二組:貝料線為透過第二層電路板由北橋控制晶片端：第：

第8頁 200527991 五、發明說明（5) ，二倍資料速率規格記憶體插槽端走線 速率規格記憶體插槽端。 乐代雙t貝枓 至於位址線組以及控制線組則透 =晶片:該第二代雙倍資料速率規：記== 線至第代雙倍資料速率規格記憶體插槽端。 走 機被i=:主要目的為提供一種支援雙規格記憶體主 機板之佈局結構，包括有基材、控制主 憶體插槽端、第-娟格—洽狹访m ^ 第規格記 中，其奸目！：： 槽端以及數條金屬線。a 中基材，具有多層電路板。控制晶片端、第一規格;2 體插槽端以及第二規格記憶體插槽 盔憶 金屬線可分為多組，不同,且金屬==材表面。數條 尤门^ 个U、、且金屬線可分別透過基材之兩Μ 板：控制晶片端經第一規格記憶體插槽端走i 至第一規格§己憶體插槽端。 上、+、ίΐί:較佳實施例中，不同組金屬線之走線可如同 上述方法所布置。 j 之你ϊΐΐ述’本發明提出一種支援雙規格記憶體主機板 ^佈局方法及裝置，透過分層電路板走線的方&，可 拉出之資料線、位址線以及控制線經第二代 憶體插槽端、第-代雙倍資料速率規 時，不容易產生交錯，而使主機板能具有 【實施方式】

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更進一步的認知與瞭解 效配合圖式詳細說明如後 。月參考圖_ ’圖二係為本 格記憶體主機板之佈局方法之流二m支援雙規 控制晶片端同時走線至第 ：百先’將主機板上 格$愔驊奸μ 、 規格a憶體插槽端以及第二規 格5己隱體插槽端的訊號線分έ 币祝 數组資枓峻 、、其中’這些訊號線例如有 數組貝枓線、_組位址線以 =韦 2〇1。 、、且徑制線，此為步驟 接著’透過本身即具有 電路板，例如是頂層電路板 由晶片端經第一規格記憶體 插槽端，且位址線組以及控 由晶片端經第一規格記憶體 插槽端，此為步驟2〇2。 多層電路板之主機板其中一層 ，將數組資料線中之一些組， 插槽端走線至第二規袼記憶體 制線組亦同時透過此層電路板 插槽端走線至第二規格記憶體 ’例如是底層電 記憶體插槽端走 最後，透過主機板其中另一層電路板 路板，將其他組資料線由晶片端經該第一 線至第一 δ己憶體插槽端，此為步驟2 〇 3。 如此一來，將數組資料線中容易與位址線組以及盥 制線組交錯的一些組透過不同層電路板的方式，由晶片、^ 經該第一記憶體插槽端走線至第二記憶體插槽端，即可避 免資料線組與位址線組以及與控制線組交錯。 請參考圖三Α以及圖三Β，圖三Α以及圖三6分別係為本 發明較佳實施例之支援雙規格記憶體主機板佈局結構之示 意圖。在圖三Α中，此支援雙規格記憶體主機板之佈局結 構包括有主機板之基材305、基材3〇5上之控制晶片端

200527991 五、發明說明（7) --- 310、第一代雙倍資料速率規格記憶體插槽端32〇、第一代 雙倍資料速率規格記憶體插槽端33()。 一般來說，第二代雙倍資料速率規格記憶體插槽端 32(^、第一代雙倍資料速率規格記憶體插槽端33〇共用有64 位元之資料線，即資料線共有64條。其中，代表第〇〜i 5 位元為第一組資料線（共16條），代表第16〜31位元為第 二組資料線（共16條），代表第32〜47位元為第三組資料 線（共16條）’代表第48〜63位元為第四組資料線（共16 條）。 由於圖二A、圖三B為示意圖，因此在接下來的說明 =’不論是第 第四組資料線或位址線組、控制線組， 每組皆以兩條信號線作表示。 在圖三A中，使用相同訊號之第一組資料線34ι、 3 4 2、位址線組3 4 3、3 4 4、控制線組3 4 5、3 4 6、第四組資 料線347、348將透過基材305之頂層電路板，分別由控制 晶片端310上銲墊351〜358經第二代雙倍資料速率規格記 憶體插槽端320上銲墊361〜368走線至第一代雙倍資料速 率規格記憶體插槽端330上銲墊381〜388。 在三B圖中，使用相同訊號之第二組資料線4〇ι、4〇2 以及第三組資料線4 03、404，將透過基材305之底層電路 板’將分別由控制晶片端310上銲墊371〜374經第二代雙 倍資料速率規格記憶體插槽端320上銲墊391〜394走線至 第一代雙倍資料速率規格記憶體插槽端330上銲墊395〜 398 〇

Mil麵 200527991 五、發明說明（8) 請同時比較圖三A以及圖三B，原本容易交錯之位址線 組343、344、控制線組345、346與第二組資料線4〇1、 402、第三組資料線4〇3、4〇4，由於其走線為不同層而 開不會交錯。 ^故，當主機板上同時支援有兩種不同記憶體規格時， 若此兩種記憶體端使用相同訊號的銲墊位置並不對稱且導 致走線容易交錯，即可透過分層電路板走線的方式， 易交錯的走線避開。 情一^解：了主機板上在控制晶片端與兩種不同規格記 隐體知間之走線容易交錯的問題後，此主機板不但在 :走線洗錯的情況發生，且此主機板在操作時的 電乱特性也會得以正常發揮。 之佈2發明提出一種支援雙規格記憶體主機板 使用m ^ ί，將控制晶片端與不同規格記憶體端間 制線Ϊ Γ 線容易交錯的資料線組與位址線組、控

It不=機：上不同層之電路板避開，以使控制晶 =憶=機==線r式，更可使得此支“規 且其+ 時不合易有走線洗錯的情況發生， 且其在刼作時亦可擁有正常之電氣特性。 玍 之限圍僅”發明之較佳實施例，當不能以 之均等變仍申請專利範圍所做 精神#範圍，故都應視為本發明的進一步實施 第12頁 200527991 五、發明說明（9) 狀況。 ϋΗΙ 第13頁 200527991 圖式簡單說明 【圖式簡單說明】 圖一係為同時支援第二以及第一代雙倍資料速率規格 記憶體規格之主機板佈局結構之示意圖； 圖二係為本發明較佳實施例之支援雙規格記憶體主機 板之佈局方法之流程圖，以及； 圖二A以及圖三B分別係為本發明較佳實施例之支援雙 規格記憶體主機板佈局結構之示意圖。 圖號說明： 100、300 :主機板 11 〇、3 1 0 :北橋晶片端 12G、320 :第二代雙倍資料速率規格記憶體插槽端 130、3 30 :第一代雙倍資料速率規格記憶體插槽端 140 、 160 、 170 、 351 〜358 、 371 〜374 、 361 〜368 、 381 〜 388、391 〜398 :銲墊 1 5 0 :金屬線 201〜203 :步驟 305 :基材 341、342、347、348、401 〜404 :資料線 343、344 :位址線 345、346 :控制線

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Claims (1)

1. 200527991 六、申請專利範圍 1 · 一種支援雙規格記憶體主機板之佈局方法，包括： 透過 規格記憶 數個訊號 插槽端走 透過 晶片端經 憶體插槽 2 ·如申請專 之佈局方 片端、以 記憶體插 體插槽端 憶體插槽 3·如申請專 之佈局方 將該 該北橋晶 端走線至 他組透過 倍資料速 速率規格 4·如申請專 之佈局方 層電路板’將由一控制晶片端經一第 第 體插槽端走線至一第二規格記憶體插槽端之複 線中之一些，由該晶片端經該第一規格記憶體 線至該第二規格記憶體插槽端；以及 一第二層電路板，將該些訊號線中之其他由該 該第一規格記憶體插槽端走線至該第二規格記 端。 利範圍第1項所述之支援雙規格記憶體主機板 法，其中使用一北橋控制晶片端作為該控制晶 及分別使用一第二代雙倍資料速率（DDR2)規格 槽端、一第一代雙倍資料速率⑶⑽^規格記憶 作為該第一規格記憶體插槽端、該第二規格記 端。 利範圍第2項所述之支援雙規格記憶體主機板 法，更包括： 些訊號線分組，一些組透過該第一層電路板由 片端經該第二代雙倍資料速率規格記憶體插槽 該第一代雙倍資料速率規格記憶體插槽端，其 δ亥第一層電路板由該北橋晶片端經該第二代雙 率規格記憶體插槽端走線至該第一代雙倍資料 記憶體插槽端。 利範圍第3項所述之支援雙規格記憶體主機板 法’其中該些組訊號線包括有複數組資料線、

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   六、申請專利範圍 一組位址線以及一組控制線。 5·如中請專利範圍第4項所述之支援雙規袼記憶體主機才 之佈局方法，其中該些組資料線共代表64位元之資料^ 輸線，且該些組資料線中，代表第0〜1 5位元為—胃第一 組資料線，代表第1 6〜31位元為一第二組資料線， 第32〜47位元為一第三組資料線，代表第48〜63位-^ 一第四組資料線。 ％為 6·如申請專利範圍第5項所述之支援雙規袼記憶體主機板 之佈局方法，其中該第一、第四組資料線為透過該第_ 層電路板由該北橋控制晶片端經該第二代雙倍資料速率 規袼記憶體插槽端走線至該第一代雙倍資料速率規格記 憶體插槽端；該第二、第三組資料線為透過該第二層電 路板由該北橋控制晶片端經該第二代雙倍資料速率^袼 記憶體插槽端走線至該第一代雙倍資料速率規格記憶體 插槽端。 〜 7·如申請專利範圍第6項所述之支援雙規格記憶體主機板 之佈局方法，其中該組位址線以及該組控制線為透過該 第一層電路板由該北橋控制晶片端經該第二代雙倍資料 速率規格記憶體插槽端走線至該第一代雙倍資料速率規 格記憶體插槽端。 8· 一種支援雙規格記憶體主機板之佈局結構，包括·· 一基材，具有多層電路板； 一控制晶片端，位於該基材表面； 一第一規格記憶體插槽端，位於該基材表面；

   第16頁 200527991 六、申請專利範圍 ---- 一第一規袼記憶體插槽端，位於該基材表面；以及 複數組金屬線，不同組金屬線可分別透過該基材之 兩層不同之電路板由該控制晶片端經該第一規格記憶體 插槽端走線至該第二規格記憶體插槽端。 9 ·如申睛專利範圍第8項所述之支援雙規格記憶體主機板 之佈局結構，其中該控制晶片端為一北橋控制晶片端、 該第一規格記憶體插槽端為一第二代雙倍資料速率 (DDR2 )規格記憶體規格記憶體插槽端，以及該第二規 格記憶體插槽端為一第一代雙倍資料速率（DDR丨）規格 記憶體插槽端。 I 0·如申請專利範圍第9項所述之支援雙規格記憶體主機板 之佈局結構，其中該些組金屬線包括有四組資料線、 一組位址線以及一組控制線。 II ·如申請專利範圍第1 0項所述之支援雙規格記憶體主機 板之佈局結構，其中該四組資料線代表64位元之資料 傳輸線’且代表第0〜1 5位元為一第一組資料線，代表 第1 6〜31位元為一第二組資料線，代表第3 2〜4 7位元 為一第三組資料線，代表第48〜63位元為一第四組資 料線。 、 1 2·如申請專利範圍第丨丨項所述之支援雙規袼記憶體主機 板之佈局結構，其中該第一、該第四組為透過該基材 中之第一層由該北橋控制晶片端經該第二代雙倍資料 速率規格記憶體插槽端走線至該第一代雙倍資料速率 規格記憶體插槽端；該第二、該第三組為透過該基材

   第17頁 200527991 六、t請專利範圍 中之第二層由該控制晶片端經該第二代雙倍資料速率 規格記憶體插槽端走線至該第一代雙倍資料速率規格 記憶體插槽端。 1 3 ·如申請專利範圍第丨2項所述之支援雙規格記憶體主機 板之佈局結構，其中該組位址線以及該組控制線為透 過該基材中之第一層由該控制晶片端經該第二代雙倍 資料速率規格記憶體插槽端走線至該第一代雙倍資料 逮率規格記憶體插槽端。