TWI287271B - Method for fabricating semiconductor device with deep opening - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 73
- 239000004065 semiconductor Substances 0.000 title claims abstract description 14
- 238000005530 etching Methods 0.000 claims abstract description 39
- 125000006850 spacer group Chemical group 0.000 claims abstract description 22
- 239000000758 substrate Substances 0.000 claims abstract description 13
- 239000007789 gas Substances 0.000 claims description 69
- 239000003990 capacitor Substances 0.000 claims description 28
- 230000008569 process Effects 0.000 claims description 27
- 239000000203 mixture Substances 0.000 claims description 19
- 238000005452 bending Methods 0.000 claims description 18
- 239000000463 material Substances 0.000 claims description 13
- 238000004519 manufacturing process Methods 0.000 claims description 12
- 229910052770 Uranium Inorganic materials 0.000 claims description 11
- JFALSRSLKYAFGM-UHFFFAOYSA-N uranium(0) Chemical compound [U] JFALSRSLKYAFGM-UHFFFAOYSA-N 0.000 claims description 11
- 239000000126 substance Substances 0.000 claims description 9
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 claims description 6
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 claims description 6
- FLKPEMZONWLCSK-UHFFFAOYSA-N diethyl phthalate Chemical compound CCOC(=O)C1=CC=CC=C1C(=O)OCC FLKPEMZONWLCSK-UHFFFAOYSA-N 0.000 claims description 6
- 238000009616 inductively coupled plasma Methods 0.000 claims description 6
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 claims description 4
- 239000011521 glass Substances 0.000 claims description 4
- XPDWGBQVDMORPB-UHFFFAOYSA-N Fluoroform Chemical compound FC(F)F XPDWGBQVDMORPB-UHFFFAOYSA-N 0.000 claims description 3
- JKUMLNOQXADSAD-UHFFFAOYSA-N [Bi].[P] Chemical compound [Bi].[P] JKUMLNOQXADSAD-UHFFFAOYSA-N 0.000 claims description 3
- 229910052757 nitrogen Inorganic materials 0.000 claims description 3
- 238000001020 plasma etching Methods 0.000 claims description 3
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 claims description 3
- 229910052721 tungsten Inorganic materials 0.000 claims description 3
- 239000010937 tungsten Substances 0.000 claims description 3
- KJTLSVCANCCWHF-UHFFFAOYSA-N Ruthenium Chemical compound [Ru] KJTLSVCANCCWHF-UHFFFAOYSA-N 0.000 claims description 2
- RWRIWBAIICGTTQ-UHFFFAOYSA-N difluoromethane Chemical compound FCF RWRIWBAIICGTTQ-UHFFFAOYSA-N 0.000 claims description 2
- 229910052741 iridium Inorganic materials 0.000 claims description 2
- GKOZUEZYRPOHIO-UHFFFAOYSA-N iridium atom Chemical compound [Ir] GKOZUEZYRPOHIO-UHFFFAOYSA-N 0.000 claims description 2
- 229910052707 ruthenium Inorganic materials 0.000 claims description 2
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 claims 2
- 230000000903 blocking effect Effects 0.000 claims 2
- 125000001495 ethyl group Chemical group [H]C([H])([H])C([H])([H])* 0.000 claims 1
- 229910052758 niobium Inorganic materials 0.000 claims 1
- 239000010955 niobium Substances 0.000 claims 1
- GUCVJGMIXFAOAE-UHFFFAOYSA-N niobium atom Chemical compound [Nb] GUCVJGMIXFAOAE-UHFFFAOYSA-N 0.000 claims 1
- 238000009413 insulation Methods 0.000 abstract 3
- 238000003860 storage Methods 0.000 description 25
- 229920002120 photoresistant polymer Polymers 0.000 description 7
- 230000015572 biosynthetic process Effects 0.000 description 5
- 230000001965 increasing effect Effects 0.000 description 5
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 5
- 229920005591 polysilicon Polymers 0.000 description 5
- KZBUYRJDOAKODT-UHFFFAOYSA-N Chlorine Chemical compound ClCl KZBUYRJDOAKODT-UHFFFAOYSA-N 0.000 description 4
- 230000004888 barrier function Effects 0.000 description 4
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 3
- 238000007796 conventional method Methods 0.000 description 3
- 239000001307 helium Substances 0.000 description 3
- 229910052734 helium Inorganic materials 0.000 description 3
- SWQJXJOGLNCZEY-UHFFFAOYSA-N helium atom Chemical compound [He] SWQJXJOGLNCZEY-UHFFFAOYSA-N 0.000 description 3
- 229910000040 hydrogen fluoride Inorganic materials 0.000 description 3
- 150000004767 nitrides Chemical class 0.000 description 3
- 239000000460 chlorine Substances 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 229910052751 metal Inorganic materials 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 239000007787 solid Substances 0.000 description 2
- 238000001039 wet etching Methods 0.000 description 2
- ZAMOUSCENKQFHK-UHFFFAOYSA-N Chlorine atom Chemical compound [Cl] ZAMOUSCENKQFHK-UHFFFAOYSA-N 0.000 description 1
- OMPIYDSYGYKWSG-UHFFFAOYSA-N Citronensaeure-alpha-aethylester Natural products CCOC(=O)CC(O)(C(O)=O)CC(O)=O OMPIYDSYGYKWSG-UHFFFAOYSA-N 0.000 description 1
- CPELXLSAUQHCOX-UHFFFAOYSA-N Hydrogen bromide Chemical compound Br CPELXLSAUQHCOX-UHFFFAOYSA-N 0.000 description 1
- 229910004014 SiF4 Inorganic materials 0.000 description 1
- DOOTYTYQINUNNV-UHFFFAOYSA-N Triethyl citrate Chemical compound CCOC(=O)CC(O)(C(=O)OCC)CC(=O)OCC DOOTYTYQINUNNV-UHFFFAOYSA-N 0.000 description 1
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 229910052797 bismuth Inorganic materials 0.000 description 1
- JCXGWMGPZLAOME-UHFFFAOYSA-N bismuth atom Chemical compound [Bi] JCXGWMGPZLAOME-UHFFFAOYSA-N 0.000 description 1
- 229910052801 chlorine Inorganic materials 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 238000010292 electrical insulation Methods 0.000 description 1
- 239000007772 electrode material Substances 0.000 description 1
- 229940057975 ethyl citrate Drugs 0.000 description 1
- BHEPBYXIRTUNPN-UHFFFAOYSA-N hydridophosphorus(.) (triplet) Chemical compound [PH] BHEPBYXIRTUNPN-UHFFFAOYSA-N 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 230000001939 inductive effect Effects 0.000 description 1
- 230000007246 mechanism Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000005121 nitriding Methods 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- 239000004576 sand Substances 0.000 description 1
- ABTOQLMXBSRXSM-UHFFFAOYSA-N silicon tetrafluoride Chemical compound F[Si](F)(F)F ABTOQLMXBSRXSM-UHFFFAOYSA-N 0.000 description 1
- 238000009751 slip forming Methods 0.000 description 1
- MZLGASXMSKOWSE-UHFFFAOYSA-N tantalum nitride Chemical compound [Ta]#N MZLGASXMSKOWSE-UHFFFAOYSA-N 0.000 description 1
- 235000013769 triethyl citrate Nutrition 0.000 description 1
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
- H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76841—Barrier, adhesion or liner layers
- H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
- H01L21/76844—Bottomless liners
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- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
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- Semiconductor Memories (AREA)
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Description
J28.7271 ，九、發明說明： 本申請案係要求韓國專利申請案第KR 2005-58886和 KR 2005-5 8893號之利益，兩個係已在2005年6月30曰於 " 韓國專利局歸檔，其所有內容皆包含於其中以供參考。 【發明所屬之技術領域】 本發明係關於一種半導體裝置的製造方法，特別是具有 深接觸孔（deep contact hole)之半導體裝置的製造方法。 【先前技術】 ® 當動態隨機存取記憶體（DRAM)之設計規則已減少，被 用作爲形成接觸孔之光罩的一光阻圖案之厚度也已減少。因 此，若該光阻圖案僅被用於形成接觸孔，則造成該光阻圖案 之厚度容限（thickness margin)不足。所以，當形成該接觸孔 時現在則使用硬式光罩（hard mask)。然而，若在該接觸孔之 形成後殘留有該硬式光罩，則該硬式光罩的存在係時常因爲 相面對之層之間的不同應力位準而造成相面對之層被抬 升。因此，移除該硬式光罩就變得很重要。 ® 在最近DRAM的電容製程中，用以形成儲存節點接觸孔 之硬式光罩係由多晶矽或氮化物所形成。該儲存節點接觸孔 係具有立體結構之接觸孔，其形成有儲存節點並藉由儲存節 點接觸插塞（storage node contact plug)以連接該儲存節點。 第1A圖及第1B圖係表示製造半導體裝置之電容的傳統 方法之截面圖。 如第1 A圖所示，一第一絕緣層1 2係形成於一基板11 上’其內更形成有電晶體及位元線。儲存節點接觸孔係藉由 1287271 f % , 蝕刻該第一絕緣層12所形成，且該儲存節點接觸插塞材料 被塡入至該儲存節點接觸孔，藉此形成儲存節點接觸插塞 13。雖未圖示，但因爲在形成該第一絕緣層12之前，已製 ' 備了該位元線、該電晶體及該字元線，所以該第一絕緣層1 2 係形成爲多層結構。 進一步詳細說明該儲存節點接觸插塞13的成型，一多 晶矽層係形成爲覆蓋該第一絕緣層12及該儲存節點接觸孔 內部。然後，執行回蝕製程（etch-back)或化學機械硏磨（CMP) ® 製程以移除在第一絕緣層12上的該多晶矽層，藉此形成儲 存節點接觸插塞13。 一蝕刻阻止層14係形成於該儲存節點接觸插塞13和該 第一絕緣層12上。一第二絕緣層15和一第三絕緣層16係 連續地形成於該飩刻阻止層14上以形成電容結構。該蝕刻 阻止層14係由氮化矽所形成，並且在該第二絕緣層15和該 第3絕緣層16被蝕刻時作爲一蝕刻障蔽。該第二絕緣層15 和該第三絕緣層1 6係在形成儲存節點的地方提供立體結 ® 構。該第二絕緣層15係一矽磷玻璃（PSG)層，該第三絕緣層 16係一矽酸乙酯（TEOS)層。 硬式光罩17係形成在該第三絕緣層16上。在形成該硬 式光罩17的製程中，雖未圖示，但是一硬式光罩層係形成 在第三絕緣層16上，且一光阻層在其上形成。使用一光罩， 該光阻層係使用一光曝光及開發流程（photo-exposure and developing process)而被圖案化。然後使用該光阻圖案作爲 一鈾刻遮罩以飩刻該硬式光罩層，藉此獲得該硬式光罩17。 1287271
t I 、 使用該硬式光罩17作爲一蝕刻遮罩以蝕刻該第三絕緣 層16和該第二絕緣層15並使之具有高的高寬比（aspect ratio)。參考符號18係指藉由上述蝕刻製程所形成的接觸 ' 孔。一濕式蝕刻製程係用來使每個接觸孔1 8的區域最大化。 然後，除去該硬式光罩17，且鈾刻阻止層14被蝕刻而露出 儲存節點接觸插塞13。 如第1B圖所示，下部電極19係形成於該接觸孔18內， 且藉由濕式汲取製程（wet dip-out process)除去該第三絕緣 • 層1 6和該第二絕緣層1 5。 如上所示，當圖案尺寸（pattern size)已被縮減，具有高 的高寬比之圓柱型電容器（例如，金屬-絕緣體-金屬（MIM)型 電容）之接觸尺寸也已被縮減。因此，如圖所示。第1A圖和 第1B圖，該接觸孔18的區域和該電容器的高度被增加。 然而，增加該接觸孔18的區域常會造成因電容器之間 的尺寸不足而引起相鄰的電容器之間產生橋接（bridge)。在 弟2A圖中以X表不此橋接之產生。此外，增加電容器的高 ® 度係常導致該接觸孔之不適當開口。在第2B圖中以Y表示 該接觸孔之不適當開口。 再者，上述限制會引起一雙位元故障（failure)、一單位 元故障、或者一直流電（DC)故障，導致半導體裝置的良率降 低。 【發明內容】 依據本發明之一實施例，其提供一種具有深接觸孔之半 導體裝置的製造方法，其中，該方法能防止在電容及一接觸 J287271 , 孔之不適當開口之間產生橋接。 又依據本發明之一實施例，其提供一種製造半導體裝置 的方法，其包含：在一基板上形成一絕緣層；選擇性地鈾刻 % 該絕緣層以形成第一開口；擴大該第一開口的區域；在該已 擴大之第一開口的側壁上形成抗曲間隔物；以及蝕刻殘留在 該已擴大之第一開口下的絕緣層部份並形成第二開口。 進一步依據本發明之一實施例，其提供一種製造半導體 裝置的方法，其包含：在一基板上形成一絕緣層；選擇性地 ® 鈾刻該絕緣層以形成第一開口；擴大該第一開口的區域；在 該已擴大之第一開口的側壁上形成抗曲間隔物；蝕刻殘留在 該已擴大之第一開口下的絕緣層部份並形成第二開口；在開 口區域之底部部份及側壁形成下部電極，而每個開口區域包 含該已擴大之第一開口及該第二開口；以及接著在該下部電 極上形成一介電層及一上部電極。 【實施方式】 以下將參照附圖詳細說明依據本發明之一較佳實施例 ® 的一種具有深接觸孔之半導體裝置的製造方法。 第3A圖及第3F圖係表示依據本發明之特定實施例的半 導體裝置之電容的製造方法之截面圖。 如第3 A圖所示，一第一絕緣層2 2係形成於一基板2 1 上。該基板21係包括形成於其中的字元線、電晶體和位元 線。雖未圖示，但是該第一絕緣層22係被蝕刻以形成儲存 節點接觸孔。然後，一儲存節點接觸插塞材料係被形成在該 第一絕緣層22上方並塡入於該儲存節點接觸孔。該儲存節 J287271 點接觸插塞材料可以是多晶矽。一回蝕製程或者一化學機械 硏磨（CMP)製程係在該儲存節點觸點材料上所執行，且因此 形成儲存節點接觸插塞23。此外，雖未圖示，因爲在形成該 第一絕緣層22之前，已形成該位元線、該電晶體、該字元 線，所以該第一絕緣層22係形成爲多層結構。 一飩刻阻止層24係形成於該第一絕緣層22和該儲存節 點接觸插塞23上。供一電容器所使用的一第二絕緣層25係 形成於蝕刻阻止層24上。當該第二絕緣層25被蝕刻時，該 蝕刻阻止層24係作用爲一蝕刻障蔽且其包括氮化砂。該第 二絕緣層25係在儲存節點所形成之處具備立體結構。該第 二絕緣層25係形成於包括一第一層25A和第二層25B的一 堆疊結構內。該第一層25 A和該第二層25B係分別包括矽磷 玻璃（PSG)和矽酸乙酯（TEOS)。 然後，硬式光罩26係形成於該第二絕緣層25。在形成 該硬式光罩26的過程中，一光阻層係形成於一硬式光罩層 上並且藉由一光曝光及開發流程而被圖案化。然後使用該光 阻圖案作爲一蝕刻遮罩，並蝕刻該硬式光罩層以獲得該硬式 光罩26。該硬式光罩26被用來形成具有高的高寬比之深接 觸孔。該硬式光罩26可包括多晶矽。此外，用來形成該硬 式光罩26的蝕刻製程可以是反應性離子鈾刻（RiE)製程，其 在壓力約20mTorr且提供電源功率（source power)約450W和 偏功率（bias power)約50W的情況下進行。此外，此蝕刻製 程係利用一種氣體混合物，其係混合約3 5 0 s c c m的溴化氫 (HBr)、約lOsccm的氯（Cl2)和約3sccm的氧（02)所獲得。 1287271 • 剝離該光阻圖案，並使用該硬式光罩26作爲一蝕刻遮 罩以蝕刻第二絕緣層25的一部份，藉此形成具有垂直外形 的第一開口 27A。更特別是，執行此蝕刻製程（以下稱爲”第 # 一蝕刻製程”），所以該第二層25B被局部鈾刻且具有一預定 厚度的第二層25B之一部份係殘留在該第一層25A上。 在該第一鈾刻製程中，一種CxFy氣體和02氣體的氣體 混合物被供應至一磁場強化反應性離子蝕刻（MERIE)電漿源 內以形成一高密度電漿（HDP)，因此，可蝕刻該第一開口 27A ^ 的側壁而具有一垂直外形。CxFy氣體和〇2氣體之流動量的 比率是大約1比1。特別是，CxFy氣體的流動量比〇2氣體 高。該CxFy氣體包括從CF4、C4F8、C4F6、C5F8和一組合物 所構成之群組中所選出之一。例如，使用一種氣體混合物以 進行該第一蝕刻製程，該氣體混合物係藉由混合以下所獲 得：約34sccm的C4F6氣體、約35sccm的02氣體、約14sccm 的CF4氣體、及約550sccm的Ar氣體，並且是在約15mT〇rr 的壓力下和供應有約1300W的電源功率和約1800W的偏功 ®率的情況下進行。 如第3B圖所示，藉由一濕式蝕刻設備來進行一等方性 飩刻製程，而該濕式蝕刻設備係使用從氧化物蝕刻緩衝液 (BOE)或者氟化氫（HF)中選出來的濕式化學物。因此’該第 一開口 27A的區域已擴大。以下將以”第二開口 27B”來表示 已擴大的該第一開口 27A。該第一開口 27A已擴大到不會在 電容器之間引起橋接的尺寸’W’。特別是，該尺寸’W’可以等 於或大於約l〇nm，其係容許電氣絕緣的尺寸。 -10- 1287271
* I 表1係顯示根據本發明之各種較佳的擴大該第一開口 27A之等方性蝕刻條件。 表1 化學物 PE-TEOS E/R 10nm TG 20nm TG 30nm TG 40nm TG 50nm TG 60nm TG 以大約20 : 1的比率 而稀釋的BOE 20 A/s 10秒 20秒 30秒 40秒 50秒 60秒 以大約300 : 1的比 率而稀釋的BOE 1.25 A/s 160秒 320秒 480秒 640秒 800秒 960秒 以大約100 : 1的比 率而稀釋的HF 4.5 A/s 44秒 89秒 133秒 178秒 222秒 267秒 其中，’TG’及’PE-TEOS E/R，係分別代表一目標和一電 漿強化矽酸乙酯層之蝕刻率。
例如’該等方性蝕刻製程可在以下條件進行：大約1 70 秒，使用以稀釋液約爲100且HF約爲1之比率所稀釋的HF Φ 溶液。根據此等方性蝕刻的條件，該第一開口之區域可被增 加至約40nm。 如第3C圖所示，在該硬式光罩26和該第二開口 27B 上形成一抗曲層28。該抗曲層28係防止彎曲的發生並且以 從約100 A到約200 A的範圍內之厚度所形成。抗曲層28 係包含一種與下部電極材料相同的材料，因此，該抗曲層28 可以被用作爲下部電極。例如，該抗曲層28係包括一種從 氮化欽（TiN)、鎢（W)、釕（Ru)、以及銥（Ir)所組成的群組中 所選出來的材料。在本實施例中，假設該抗曲層28包括TiN。 J287271 . 如第3D圖所示，該抗曲層28被蝕刻並在該第二開口 27B的側壁上形成抗曲間隔物28A。該抗曲層28的鈾刻係藉 由使用一高密度電漿而進行，而該高密度電漿係藉由把一種 • Cl2氣體和Ar氣體的混合物注入一變壓耦合式電漿（TCP)/感 應親合式電發（ICP)電紫源所獲得。Cl2氣體和Ar氣體的混 合比率係在約1 ·· 10到約1 : 20之間的範圍內。此外，該抗 曲層28係在約lOmTorr的壓力、約300W的電源功率和約 100W的偏功率下，並藉由一種包括約I90sccm的Ar氣體和 ® 約lOsccm的Cl2氣體的氣體混合物而被蝕刻。Ar氣體的比 率比Cl2氣體還要高的原因係因爲要增加該高密度電漿的指 向性，所以被配置在該第二開口 27B之底部及外側的該抗曲 層28 (即，TiN層）部份，係以比被配置在該第二開口 27B之 側壁的該抗曲層28部份還要高的比率來進行蝕刻。因此， 該抗曲間隔物28A係形成在第二開口 27B的側壁上。 如第3E圖所示，使用該抗曲間隔物28A和該硬式光罩 26作爲一蝕刻遮罩並再次鈾刻該第二絕緣層25。第二絕緣 ® 層25的蝕刻（以下稱爲”第二蝕刻製程”）係停止於該蝕刻阻 止層24。位於該第二開口 27B下方的該鈾刻阻止層24係被 蝕刻，並形成露出儲存節點接觸插塞23的第三開口 27C。 該第3開口 27C係在形成下部電極處提供該最終的立體結 該第二蝕刻製程係使用一高密度電漿而進行，該高密度 電漿係藉由將一種CxFy氣體和02氣體之氣體混合物注入一 MERIE電漿源所獲得。此時，因爲相對於該第二抗曲間隔物 1287271 έ i 28Α，該第二絕緣層 25具有高鈾刻選擇性（high etch s e 1 e c t i v i t y)，所以抗曲間隔物2 8 A係作用爲一抗曲層。例 如，蝕刻選擇性可大於約200 : 1。因此，可獲得具有最大開 口容限（maximal opening margin)的該第3開口 27C之垂直蝕 刻外形，其能防止不適當地形成開口。
CxFy 氣體可包括從由 CF4、C4F8、C5F8、CHF3、和 CH2F2 所組成的群組中所選出之一者，並引起許多CHX基（CHX radical)的產生，所以相對於該第二抗曲間隔物28A，該CxFy 氣體對該第二絕緣層25提供一高鈾刻選擇性以及用於第二 絕緣層25之更快的蝕刻率。 使用該CxFy氣體的該第二絕緣層25之蝕刻係利用下列 化學機制：
CF : Si02 + 4CF^SiF4 + 2C〇t + 2C CF2 ： Si〇2 + 2CF2->SiF4 + 2C〇T
CF3 ： 3Si02 + 4CF3->3SiF4 + 4〇2 + 4C〇T 例如，在約15mTorr下並藉由約1700W的電源功率和 約2300W的偏功率，使用一種氣體混合物來蝕刻該第二絕 緣層25的殘留部份。該氣體混合物係藉由混合以下所獲得： 約34sccm的C4F6氣體、約31sccm 的〇2氣體、約16sccm 的CF4氣體、以及約400sccm的Ar氣體。 如第3F圖所示，前述的下部電極29係形成於第二和第 三開口 27B和27C的底部和側壁。雖未圖示，亦形成了一介 電層和一上部電極。 因爲在下部電極29的側壁上所形成的抗曲間隔物 ,1287271 28A，所以使用一已擴大之氮化物半間隔物方式（nitride half spacer scheme)以獲得本實施例之電容器。下面的表2顯示 了本實施例所製造之電容器的特性與傳統電容器的特性之 比較結果。 表2
傳統方法 本實施例 最小的電容器間之距離 50nm 25nm (上視圖） 最小的電容器間之距離 20nm 18nm (截面圖） 彎曲程度 13nm/side lnm/side 電容量的改進程度 A fF (A+10)fF
其中，’A’係表示電容量的一定準位。 如表2所示，針對本實施例所製造的電容器之上視圖， 電容器之間的最小距離可從5〇nm降低到約25nm。針對電容 器的截面圖，電容器之間的最小距離可從20nm降低到約 18nm。此外，如同與本實施例，彎曲程度可從I3nm降低到 約lnm且電容量可改進約l〇fF。 根據本發明的另一實施例，抗曲層28能包括一種氮系 材料，且在該第二開口 27B和該硬式光罩26上厚度可形成 爲約100 A到約200人。 當抗曲層28包含氮系材料時，使用高密度電漿來進行 抗曲層28的蝕刻，而該高密度電漿係藉由將CxFy氣體、 -14- ,1287271 . CHxFy氣體和〇2氣體的氣體混合物注入到一 MERIE電漿源 所獲得的。例如，抗曲層28的蝕刻係可在約50mTorr的壓 力及功率約500W的電源功率下，並且使用一種藉由混合約 • l〇〇sccm的Ar氣體、約20sccm的CHF3氣體和約8sccm的 〇2氣體所獲得的氣體混合物來進行。由於此蝕刻製程，抗曲 間隔物28A係形成於第二開口 27B的側壁上，且在第二開口 27B的底部部份形成開口。 如同本發明之實施例，當深接觸孔形成爲用於電容器接 ® 觸點時則形成抗曲間隔物。除了該電容器接觸點之外，本發 明之方法亦適用於形成一具有大於約30000 A之尺寸的接觸 孔。例如，在一金屬線製程之情況下，開口就是接觸孔。 基於本發明之最佳實施例，在接觸孔或開口的一完整開 口之前，係使用一個濕式蝕刻製程來擴大接觸孔或開口。因 爲在接觸孔或開口的側壁上形成抗曲間隔物，可實現以最大 限度打開之開口的外形。 當以該最佳實施例描述本發明時，其係熟習該項領域者 ^ 所能了解，且在不悖離如同申請專利範圍中所定義之本發明 的精神和範圍下可進行各種變化及修改。 【圖式簡單說明】 第1A圖及第1B圖係表示製造半導體裝置之電容的傳統 方法之截面圖。 第2A圖係電容器之間產生橋接的表示圖。 第2B圖係接觸孔之不適當開口的表示圖。 第3A圖及第3F圖係表示依據本發明之特定實施例的半 J287271 .導體裝置之電容的製造方法之截面圖。 【主要元件符號說明】 21 基 板 22 第 一 絕 緣 層 23 儲 存 節 點 接觸插塞 24 蝕 刻 阻 止 層 25 第 二 絕 緣 層 25 A 第 一 層 25B 第 一 層 27B 第 二 開 □ 27C 第 三 開 □ 28A 抗 曲 間 隔 物 29 下 部 電 極
Claims (1)
- !287271 十、申請專利範圍： i·一種製造半導體裝置的方法，其至少包含： 在一基板上形成一絕緣層； 選擇性地蝕刻該絕緣層以形成第一開口； 擴大該第一開口的區域； 在該已擴大之第一開口的側壁上形成抗曲間隔物；及 鈾刻殘留在該已擴大之第一開口下的絕緣層部份並形 成第二開口。 2·如申請專利範圍第1項之方法，其中，形成該絕緣層係包 含： 在該基板上形成一第一絕緣層； 在該第一絕緣層上形成一蝕刻阻止層；及 在該飩刻阻止層上形成一用於一電容器的第二絕緣 靥，而該第二絕緣層包括一第三絕緣層和一第四絕緣層。 3 ·如申請專利範圍第2項之方法，其中，形成該第一開口係 包含： 在該第四絕緣層上形成硬式光罩；以及 使用該硬式光罩作爲一蝕刻遮罩而選擇性地鈾刻該第 四絕緣層，因此在該第一開口的底部保留具有一預定厚度 之該第四絕緣層的一部份。 4·如申請專利範圍第3項之方法，其中，形成該第一絕緣層 係包含形成具有一多層結構的該第一絕緣層。 5 ·如申請專利範圍第3項之方法，其中，形成該第三絕緣層 係包含形成一矽磷玻璃（PSG)層，而且形成第四絕緣層係 J287271 •包含形成一矽酸乙酯（TEOS)層。 6·如申請專利範圍第1項之方法，其中，形成該第一開口係 包含把一 CxFy/02的氣體混合物注入一磁場強化反應性離 子蝕刻（MERIE)電漿源。 7·如申請專利範圍第6項之方法，其中，該CxFy氣體和該 〇2氣體的的流動量比率範圍在約40 ·· 1到約1〇〇 : 1之間。 8 ·如申請專利範圍第7項之方法，其中，該C x F y氣體係從由 CF4，C4F8，C4F6和C5F8所組成的群組中所選出。 B 9·如申請專利範圍第i項之方法，其中，擴大該第一開口的 區域係包含運用一使用濕式化學物的等方性蝕刻製程。 I 〇 ·如申請專利範圍第9項之方法，其中，該濕式化學物係氧 化物蝕刻緩衝液（B0E)和氟化氫（HF)中之一。 II ·如申請專利範圍第9項之方法，其中，擴大該第一開口的 區域係包含擴大該區域直到相鄰的第一開口之間的一寬 度爲至少l〇nm。 1 2 ·如申請專利範圍第1項之方法，其中，形成該抗曲間隔物 ’係包含： 在該已擴大的第一開口和該硬式光罩上形成一抗曲 層；以及 選擇性地蝕刻位在該硬式光罩與該已擴大的第一開口 之底部部份上的抗曲層部份，藉以在該已擴大的第一開口 之側壁上形成該抗曲間隔物。 1 3 ·如申請專利範圍第1 2項之方法，其中，形成該抗曲層係 包含形成一包含用以形成下部電極之相同材料的層，所以 1287271 •該抗曲層可防止彎曲的發生並具有該下部電極的功能。 1 4 .如申請專利範圍第1 3項之方法，其中，該抗曲層係包含 由氮化鈦（TiN)，鎢（W)，釕（Ru)以及銥（Ir)所組成之群組中 所選出的一個。 1 5 ·如申請專利範圍第14項之方法，其中，該抗曲層的選擇 性蝕刻係包含使用一高密度電漿，而該高密度電漿係藉由 以一預定之比率，把一 Ch/Ar的氣體混合物注入到一變壓 耦合式電漿（TCP)/感應耦合式電漿（ICP)電漿源所獲得。 B 1 6 ·如申請專利範圍第1 5項之方法，其中，該c 12氣體對該 Ar氣體的該預定之混合比率範圍在約χ ·· 1〇到約1 ·· 2〇的 範圍之間。 17·如申請專利範圍第12項之方法，其中，該抗曲層係包括 一氮系材料。 18·如申請專利範圍第17項之方法，其中，蝕刻該抗曲層包 含使用一高密度電漿，而該高密度電漿係藉由把一 CxFy / CHxFy /〇2氣體的氣體混合物注入一 MERIE電漿源所獲 •得。 19·如申請專利範圍第12項之方法，其中，形成該抗曲層係 包含形成該抗曲層至一厚度在約ΙΟΟΑ到約200人的範圍 內。 20·如申請專利範圍第3項之方法，其中，該第二開口的形成 係包含： 使用該抗曲間隔物和該硬式光罩作爲一蝕刻遮罩來鈾 刻該殘留的第二絕緣層以形成第三開口；以及 -19- •1287271 .飩刻位於該第三開口下方的該蝕刻阻止層以形成露出 該基板之預定部份的第四開口。 ' 21.如申請專利範圍第20項之方法，其中，形成該第二開口 _ 係包含使用一 CxFy/02氣體的氣體混合物種和一 MERIE電 漿源。 22. 如申請專利範圍第21項之方法，其中，該CxFy氣體係從 CF4，C4F8，C5F8，CHF3和CH2F2所組成的群組中所選出。 23. —種製造半導體裝置的方法，其包含： B 在一基板上形成一絕緣層； 選擇性地蝕刻該絕緣層以形成第一開口； 擴大該第一開口的區域； 在該已擴大之第一開口的側壁上形成抗曲間隔物； 鈾刻殘留在該已擴大之第一開口下的絕緣層部份並形 成第二開口； 在開口區域之底部部份及側壁形成下部電極，而每個開 口區域包含該已擴大之第一開口及該第二開口；以及 B 接著在該下部電極上形成一介電層及一上部電極。 24. 如申請專利範圍第23項之方法，其中，形成該絕緣層係 包含： 在該基板上形成一第一絕緣層； 在該第一絕緣層上形成一蝕刻阻止層；以及 在該鈾刻阻止層上形成一用於一電容器的第二絕緣 層，而該第二絕緣層更包括一第二絕緣層和一第四絕緣 層0 -20 - 1287271 . 25·如申請專利範圍第24項之方法，其中，形成該第〜開口 係包含ζ 在該第四絕緣層上形成硬式光罩；以及 ' 使用該硬式光罩作爲一蝕刻遮罩而選擇性地蝕刻該第 四絕緣層，因此在該第一開口的底部保留具有一預定厚度 之該第四絕緣層的一部份。 26.如申請專利範圍第25項之方法，其中，形成該第〜絕緣 層係包含形成一多層結構。 • 27·如申請專利範圍第25項之方法，其中，該第三絕緣層係 包括一矽磷玻璃（PSG)層，而且第四絕緣層係包括一砂酸 乙酯（TEOS)層。 28·如申請專利範圍第23項之方法，其中，形成該第一開口 係包含把一 CxFy/02的氣體混合物注入一磁場強化反應性 離子蝕刻（MERIE)電漿源。 29·如申請專利範圍第28項之方法，其中，該CxFy氣體和該 〇2氣體的的流動量比率範圍在約40 : 1到約100 : 1之間。 ® 30·如申請專利範圍第29項之方法，其中，該CxFy氣體係從 由CF4，C4F8，C4F6和C5F8所組成的群組中所選出。 3 1·如申請專利範圍第23項之方法，其中，擴大該第一開口 的區域係包含運用一使用濕式化學物的等方性蝕刻製程。 3 2.如申請專利範圍第31項之方法，其中，該濕式化學物係 氧化物蝕刻緩衝液（BOE)和氟化氫（HF)中之一。 33·如申請專利範圍第31項之方法，其中，擴大該第一開口 的區域係包含擴大該區域直到相鄰的第一開口之間的一 -21 - 1287271 -寬度爲至少l〇nm。 34·如申請專利範圍第24項之方法，其中，形成該抗曲間隔 物係包含： 在該已擴大的第一開口和該硬式光罩上形成一抗曲 層；以及 選擇性地蝕刻位在該硬式光罩與該已擴大的第一開口 之底部部份上的抗曲層部份，藉以在該已擴大的第一開口 之側壁上形成該抗曲間隔物。 ® 3 5 ·如申請專利範圔第34項之方法，其中，形成該抗曲層係 包Q形成一^包含用以形成下部電極之相同材料的層，所以 該抗曲層可防止彎曲的發生並具有該下部電極的功能。 36·如申請專利範圍第35項之方法，其中，形成該抗曲層係 包含由一材料所組成的一層，而該材料係由氮化鈦（T i N)， 鎢（W)，釕（RU)以及銥（Ir)所組成之群組中所選出的一個。 37·如申請專利範圍第36項之方法，其中，該抗曲層的選擇 _ 性蝕刻係包含使用一高密度電漿，而該高密度電漿係藉由 以一預定之比率，把一 Cl2/Ar的氣體混合物注入到一變壓 親合式電漿（TCP)/感應耦合式電漿（ICP)電漿源所獲得。 38·如申請專利範圍第37項之方法，其中，該Cl2氣體對該 Ar氣體的該預定之混合比率範圍在約i : 到約1 : 2〇的 範圍之間。 3 9 ·如申專利範圍第3 4項之方法，其中，該抗曲層係包括 ~^氣系材料。 40·如申請專利範圍第39項之方法，其中，該抗曲層的選擇 -22- J287271 , 性蝕刻係包含使用一高密度電漿’而該高密度電漿係藉由 把一 CxFy / CHxFy / 〇2氣體的氣體混合物注入一 MERIE * 電漿源所獲得。 -4 1 ·如申請專利範圍第3 4項之方法’其中’形成該抗曲層係 包含形成一個層至一厚度在約100人到約200人的範圍內。 42. 如申請專利範圍第25項之方法，其中’形成該第二開口 係包含： 使用該抗曲間隔物和該硬式光罩作爲一蝕刻遮罩來蝕 •刻該殘留的第二絕緣層以形成第三開口；以及 蝕刻位於該第三開口下方的該蝕刻阻止層以形成露出 該基板之預定部份的第四開1111 ° 43. 如申請專利範圍第42項之方法’其中’形成該第二開口 係藉由在一 MERIE電漿源使用一 cxFy/〇2氣體的氣體混合 物種而執行。 44·如申請專利範圍第43項之方法，其中，該CxFy氣體係從 由CF4，C4F8，C5F8，CHF3和ch2f2所組成的群組中所選 •出。 -23-
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020050058893A KR100677772B1 (ko) | 2005-06-30 | 2005-06-30 | 깊은 콘택홀을 갖는 반도체소자의 제조 방법 |
| KR1020050058886A KR100668508B1 (ko) | 2005-06-30 | 2005-06-30 | 깊은 콘택홀을 갖는 반도체소자의 제조 방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| TW200701404A TW200701404A (en) | 2007-01-01 |
| TWI287271B true TWI287271B (en) | 2007-09-21 |
Family
ID=37590162
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| TW094147248A TWI287271B (en) | 2005-06-30 | 2005-12-29 | Method for fabricating semiconductor device with deep opening |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US20070004194A1 (zh) |
| JP (1) | JP2007013081A (zh) |
| TW (1) | TWI287271B (zh) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100760632B1 (ko) * | 2006-03-03 | 2007-09-20 | 삼성전자주식회사 | 커패시터 형성 방법 |
| KR20120028509A (ko) * | 2010-09-15 | 2012-03-23 | 삼성전자주식회사 | 커패시터 형성 방법 및 이를 이용한 반도체 장치 제조 방법 |
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-
2005
- 2005-12-27 JP JP2005374765A patent/JP2007013081A/ja not_active Withdrawn
- 2005-12-29 TW TW094147248A patent/TWI287271B/zh not_active IP Right Cessation
- 2005-12-30 US US11/321,593 patent/US20070004194A1/en not_active Abandoned
Also Published As
| Publication number | Publication date |
|---|---|
| TW200701404A (en) | 2007-01-01 |
| US20070004194A1 (en) | 2007-01-04 |
| JP2007013081A (ja) | 2007-01-18 |
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