TWI285922B - Dual-tank etch method for oxide thickness control - Google Patents

Dual-tank etch method for oxide thickness control Download PDF

Info

Publication number
TWI285922B
TWI285922B TW094130922A TW94130922A TWI285922B TW I285922 B TWI285922 B TW I285922B TW 094130922 A TW094130922 A TW 094130922A TW 94130922 A TW94130922 A TW 94130922A TW I285922 B TWI285922 B TW I285922B
Authority
TW
Taiwan
Prior art keywords
thickness
substrate
oxide layer
oxide
layer
Prior art date
Application number
TW094130922A
Other languages
English (en)
Other versions
TW200616065A (en
Inventor
Yang-Kai Fan
Yong-Rong Chang
Yi-Song Chiu
Ping-Yin Shin
Original Assignee
Taiwan Semiconductor Mfg
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Taiwan Semiconductor Mfg filed Critical Taiwan Semiconductor Mfg
Publication of TW200616065A publication Critical patent/TW200616065A/zh
Application granted granted Critical
Publication of TWI285922B publication Critical patent/TWI285922B/zh

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105After-treatment
    • H01L21/311Etching the insulating layers by chemical or physical means
    • H01L21/31105Etching inorganic layers
    • H01L21/31111Etching inorganic layers by chemical means
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232Field-effect technology
    • H01L21/8234MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238Complementary field-effect transistors, e.g. CMOS
    • H01L21/823857Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate insulating layers, e.g. different gate insulating layer thicknesses, particular gate insulator materials or particular gate insulator implants
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232Field-effect technology
    • H01L21/8234MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238Complementary field-effect transistors, e.g. CMOS
    • H01L21/823878Complementary field-effect transistors, e.g. CMOS isolation region manufacturing related aspects, e.g. to avoid interaction of isolation region with adjacent structure

Description

1285922 九、發明說明 【發明所屬之技術領域】 本發明係有關於_種用來蝕刻半導體晶圓基材上之氮 化夕層及氧化矽層之濕蝕刻製程,特別是有關於一種雙槽式 蝕刻法,其係於分開之槽體内蝕刻氮化矽層及氧化矽層,以 便於將塾氧化層精確㈣至狹窄之目標厚度範圍内。 【先前技術】 ^各種固態元件之製造需要使用平面基板或半導體晶 □ 乂於其上製造積體電路。在積體電路製程結束時,晶圓 ^ =功能性之積體電路的最終數量或良率(Yield)對半導體 f造業者而言是極為重要的,而且半導體製造的主要目標就 疋支日加日日圓上電路之良率。在封裝後,即測試晶圓上之電 =,不具功能性之晶粒係利用點墨製程(Inking卜⑽以。加以 ,而曰曰圓上具功此性之晶粒就分別出來並出售。積體電 路製造者藉由開發量產以增加晶圓晶粒的良率。在直徑6 寸至12寸之單一晶圓上可形成超過1 〇〇〇個晶粒。 此在半導體晶圓上製造積體電路會用到各種處理步驟。這 :步驟包括在矽晶圓基材上依序沉積導體層及絕緣層;利用 帖準黃光或微影技術,以預設金屬内連線圖案之形式,形成 例如氧化鈦或氧化矽之光阻或其他光罩;對晶圓基材進行乾 蝕刻製程,以自一或多個導體層之光罩未覆蓋的區域去除材 π藉以於基材上钱刻出具有光罩圖案形式之一或多個導體 層;-般利用反應性電漿及氯氣,自基材去除或剝離光罩 1285922 層’藉此暴露出導體内連、 加水及氮氣以冷卻並乾燥晶i基材基材施 化多理步驟係於晶圓上累積形成並圖案 山 9 、緣層以形成電路。其他技術,例如雙重金 屬鑲嵌製程,也用於形成溪辦入* 、 隔之導線或各層之間的電性接:曰:二:立電路中垂直分 M3 Ί的電性接觸。完成的半導體產品包括微 !子:件,:此些微電子元件包括電晶體、電容器及電阻 益、、係於早一晶圓之每個晶粒上形成積體電路。 在半導體產業中’互補式金氧半導體(c〇mpieme吻
MetaHlde Semic〇nduct〇r ; CM〇s)技術已廣泛用於製造積 體電路7L件。CMOS技術一般涉及使用多個半導體材料 層’其中底層為介電層而上層為經摻雜之石夕材料層,且經推 雜之矽材料層作為低電阻接觸閘極。閘極亦稱為堆疊閘 (Gate Stack) ’ 一般位於介電層上。 在半導體製造業中,經常利帛氧化石夕(Si〇2)之絕緣性質 而作為閘氧北物或閘介電質。隨著基材上元件電路的尺寸愈 來愈小,場效電晶體之閘介電質的厚度必須成比例縮減至約 3奈米(Nanometer ; nm)至3.5nm。因此,元件效能及可信度 會受到下列因素而有不利的影響,例如閘介電質中的界面缺 P曰(Interfacial Defects)、缺陷前驅物及摻質擴散,同時閘氧 化層之厚度於中間及周邊區域會有非預期的變化。 在半導體技術中通常製造兩種類型的CMOS元件結 構’包括金氧半導體電容器(Metal 〇xide semiconduetof Capacitor ; MOSCAP)結構及金氧半導體場效電晶體(Metal 1285922
Oxide Semiconductor Field Effect Transistor ; MOSFET)結 構。這兩種結構包括於基材上沉積具有高介電常數(k)之介 電層,例如墊氧化層。含矽閘極或堆疊閘則沉積於介電層上 並連接一對溝渠氧化層(以MOSCAP結構為例),或者連接 • 源極及汲極區(以MOSFET結構為例)。 _ 第1圖係以複晶矽閘20為例,此複晶矽閘20係形成於 半導體晶圓基材1 0上的元件3 0之源極1 6與沒極1 8之間。 淺溝渠隔離(Shallow Trench Isolation ; STI)結構32包括填 滿溝渠氧化物14之淺溝渠12,且此淺溝渠隔離結構32將 晶圓基材1 〇之元件彼此分開。一般由鎳或鈷所組成之複晶 矽金屬矽化物(Polysilicon Silicide)或複晶矽金屬 (Polycide)22,係沉澱於複晶矽閘2〇上,而絕緣層28則沉 積於複晶矽金屬22上。源極金屬矽化物24係沉積於源極 16上,而汲極金屬矽化物26則沉積於汲極1 8上。 如第2圖所示,之製造淺溝渠隔離結構32之製造係先 /儿積墊氧化層4 2於石夕基材4 0上,接著沉積氮化石夕層4 4於 墊氧化層42上。一或多個溝渠38係蝕刻穿過氮化矽層44 及墊氧化層42並達基材40中。然後,襯氧化層46係沉積 於一或多個溝渠38之側壁52及底部54。在襯氧化層緻密 化步驟後,每個溝渠38係以溝渠氧化物48填滿,隨後進行 化學機械平坦化(Chemical Mechanic^ PUnwiMtion ; CMP) 溝渠氧化物48上方之氧化I 5〇。在化學機械平坦化步驟 時,氮化矽層44作為研磨終止材料以防止過度研磨淺溝汽 隔離結構3 6。 , 1285922 在後續氮化㈣刻步驟中,接著自下方之墊氧化層42 姓刻或剝離氮切層44。-般係藉由將晶圓基材4g浸泡於 =工作台式(Wet Beneh)槽體中達成,其中濕工作台式槽體 3有熱磷酸(η3Ρ〇4)。在後續塾氧化層㈣步驟中,塾氧化 層42係蝕刻至預設目標厚度。 氮化石夕钱刻步驟及墊氧化層餘刻步驟一般於含有熱填 酸^同—濕工作台式槽體内進行。在氮化耗刻#驟時會產 ^乳切,氧切為反應副產物4會累積於濕卫作台式槽 -内目此’當-批連續晶圓進行處理時,槽體内累積之氧 化石夕的量會隨著此批次之處理數目(RunNumber)而增加。槽 體内之氧切的程度最後會達到飽和點(i2〇ppm)。 〃與白知在同-濕工作台式钱刻槽内絲刻氮化石夕層及塾 ::層之方法相關的問題之就是墊氧化層之钱刻速率與 =體内氧切沉澱物的量或濃度並不直接成正比例。由於槽 :内氧化石夕的量係隨著製程處理數目的增加而增加,在較高 =理數目範圍之晶圓墊氧化層不能㈣至預設目標厚度。因 二二須正常限制處理序列之處理數目,以達到精確控制墊 乳化層之厚度。 然而,由於在處理序列中晶圓之墊氧化層之厚度變化可 二40埃(一般係介於約7〇埃至約ιι〇埃),因此在處理序 】中^處理數目設下限制會有極限。再者,槽體内快速 之乳化石夕沉殿物容易附著於晶圓表面。這會使晶圓上已製进 ^件表面引起缺陷。因此,例如在半導體 、,》構^亟吊如i、一種自墊氧化層蝕刻氫化 1285922 刻墊氧化層至預設目標厚度 上減少由氧化物蝕刻介質中 沉澱物。 之新穎方法,以同時排除或實 之氧化矽沉澱物形成之氧化 質 石夕 【發明内容】 口此,本發明的目的之一就是一 ^ ^ ^ ^ ^ ^ ^ ^ 設目標厚度之新穎方法。 種料乳化層至預 本發明的另-目的則是提供—種自墊氧化層上 化矽層並蝕刻墊氧化層至預設目標厚度之新穎方法。 "本發明的又一目的則是提供-種在分開的處理槽内自
墊乳:匕層上剝離氮化矽層並蝕刻墊氧化層至預設目標厚度 之新賴方法。 X 本發明的再-目的則是提供一種能達成塾氧化層厚度 至約5埃之目標厚度以内的新穎方法。 本發明的又另一目的則是提供一種避免或實質上減少 處理槽内累積氧化矽沉澱物之新穎方法,其中此處理槽内係 進行蝕刻墊氧化層至一預設目標厚度。 "’、 本發明的又再一目的則是提供一種新穎之雙槽式蝕刻 法,其係適用於必須自墊氧化層上剝離氮化矽層並蝕刻墊氧 化層至預設目標厚度之任何製程,且此製程包括但不限於製 造淺溝渠隔離結構。 本發明的更另一目的則是提供一種之新穎方法新穎之 雙槽式敍刻法,其係排除或實質上減少由蝕刻劑介質中之氧 化矽沉澱物引起晶圓缺陷之形成。 1285922 根據上述及其他目的及優點,本發明大體上係針對一種 新穎之雙槽式㈣法,其係適用於自基材上之塾氧化層上剝 離氮切層,並㈣墊氧化層至預設目標厚度。此方法包括 提供第4理槽’其中第_處理槽含有剝離氮化矽的化學 …將上述基材置於第_處理槽内’以自塾氧化層上剝離氮 化矽層’提供第二處理槽,其中第二處理槽含有蝕刻氧化物 的化于。口,以及將上述基材置於第二處理槽内,以蝕刻墊氧 化層至上述預設目標厚度。藉由在分開的處理槽内進行塾氧 化物餘刻步驟及氮化石夕剝離步驟,可避免於第二處理 積氧化矽沉澱物。 ’、 • i"由開始决疋氧化層之蝕刻速率,例如利用測試用晶 、e ( lot Wafer)或多個晶圓,然後按此調整同一批次之每一 間Γ曰曰圓之蝕刻時間’可決定氧化物蝕刻步驟所需之製程時 另種方式,經由建立氧化物餘刻速率與晶圓之批次麥 、目關曲線,亦可決定製程時間。 〜 【實施方式】 介届本發明可有效地將氮化⑦層由墊氧化層之上剝離,墊氧 化:層的下方,並梅 的淺、、冓、二:刀開丰導體晶圓基材上相鄰之積體電路元件 結;::離結構之製程。儘管此處可參照上述淺溝渠隔離 中,杏^可以理解的是,本發明同時可應用於半導體製程 墊氧化層位於氮切層的下方,且必須將氮化石夕層由 θ之上剝離並蝕刻此墊氧化層至預設目標厚度之任 1285922 之厚度,或多個測試用晶圓之每一者,以分 層钱刻特定量的氧化物所需之一姓刻時間或二墊氧化 =及,將從塾氧化層㈣氧化物之厚度除以二時 =二層之敍刻速率。然後’從堅氧化層去 物二 大尽度除以計算所得之_速率,即決^處 勿之最 產晶圓批次中,# n士叫从Λ J 在一生 人千處理蚪間係用於此些連續晶圓之每__ 續將=化層從-餘刻前厚度触刻至一目標厚度者上後 少量氧化石夕沉殿物會隨著時間緩慢累積 之液態蝕刻劑中。迻此^ 、、弟一處理槽 刻速率。每個:圓:: 殿物微粒容易抑制氧化物餘 =母個9日0 “化層經㈣之厚度的分析_ 曰餘刻速率係隨著批次中每個連續處理數目而、 麼為了使上述晶圓之塾氧化層之了 ’那 …晶圓批次中每個剩餘晶圓上更為:近::此 時間。 4 f軋化層之處理 另-種方式,可藉由先建立氧化物敍刻速 之處理數目相關的相關曲線,決 。,、日日®批二人 所需之處理時間。將去卜& 、 x 日日圓的墊氧化層 τ]將去除虱化物之最大厚度 :氧化層厚度與目標厚度之間的差距 :數 應…速率’即計算出每個處理數目之處理時間之:對 母個汁异出之處理時間係用以蝕 ^ 數目相對應之氧化層。 夕個連,曰日0之處理 請參閱第3圖,J:将翻- 淺溝竿隔離-構5/ 方法即將準備進行製造 也溝』離,、、。構58。此淺溝渠隔 之基材60上提供-或多個之溝渠…其中基材=: 12 1285922 背面氮化矽層6卜基材60上依序提供墊氧化層64,例如二 乳化石夕(si〇2),以及氮化石夕層66。概氧化層68係沿著每個 溝^ 62之側邊及底部之表φ 63。溝^氧化物74填滿每個 溝木62。溝渠形成步驟可利用習知微影及蝕刻技術進行。 =者,根據此技術領域中任何具有通常知識者之知識,溝渠 冰度、角度及轉角方位可依特定應用而加以調整。 可利用低壓化學氣相沉積(Low七essure ehemical
DeP〇siti()n ; LpcVD)法以擴散方式,或利用化學氣相 儿積系統以溥膜方式,沉積溝渠氧化物74於溝渠Μ内。在 選擇性回火後步驟之後,進行化學機械平坦化步驟。正如此 标貝域中任何具有通常知識者皆知的,在化學機械平坦化 時溝*氧化物74係進行化學機械平坦化以去除多餘之 ,物並平坦化溝渠氧化4勿74。在化學機械平坦化過程中, 氮化矽層66作為研磨終止層以防止位於下 60上之元件特徵受到傷害。 於基材 、,,明參閱第4圖及第5A圖至第5C圖,其係繪 在溝渠氧化物74之化學機械平坦化後,本發明方法^ 二:驟之餘刻製程。如第5Α圖所示,在化學機械平二: 之後’淺溝渠隔離結構58包括基材6〇± 及墊氧化® ^ L64 S 64上之氮化矽層66。背面氮化矽層61 — 留在基材60背面。 叙 在本發明 墊氧化層64。 在本發明之第 之第一步驟中,將氮化矽層66剝離其下方之 同時,背面氮化矽層61自基材6〇背面剝離。 二步驟中,將墊氧化層64由蝕刻前厚度6八第 13 1285922 5C圖),而目標厚度65與 5埃為較佳。 5B圖)向下姓刻至目標厚 -刻前厚…差距以不超 化物的化學品80供庫源之………j離氮 二:化…剝離其下方之塾氧化層“,: Γ〇切層Η自晶圓基材60背面剝離。剝離氮化物的化學品 80以磷酸(Η3Ρ〇4)為較佳。磷酸在第-處理槽78之濃Γ 般為約86%。在氮化石夕剝離步驟時,剝 ς 口 8〇 一般係維持於約16(^之溫度。 效的化予口口 隹罘一羼理槽 , /…/娜岍萬之慝理時間 係基於剝離氮化矽層66之厚产以及氣外坊 ^ θ 子度以及虱化矽之蝕刻速率。也 就疋剝離氮化秒層6 6夕& 層6之厗度(早位為埃)除以氮化矽之蝕刻 雜:(早位為埃’分鐘)。$個數值換算成秒即獲得氮化矽剝 /驟之處理時間(單位為秒)。處理時間以包括观之過链 /(Over-Etch)為較佳’藉此確保完全將氮化石夕層μ自位於 其下方之墊氧化層64之上剝離。 舉例而言’假設在彻中將氮切層66之氮化石夕自位 於其下方之墊氧㈣64之上剝離的蝕刻速率為60埃/分 f ’就相當於1埃/秒之㈣速率。假設剝離氮化碎層Μ之 厚度為1 6GG埃’則要去除氮化#層66所需之處理時間為 1600秒。處理時間若再包括·之過㈣,最後所得之處 理時間應為2400秒(即1600秒叫5=24〇〇秒)。 在完成氮化矽剝離步驟後,將基材6〇移離第一處理槽 78。剝離氮化物的化學品8〇在氮化矽剝離步驟時最終以二 14 1285922 ,化石夕(Si〇2)飽和。在第:步驟中,基材6G係置於濕工作 台式之第二處理槽82内,其中墊氧化層64由第5B圖所示 之蝕刻刖厚度67蝕刻至第5C圖所示之目標厚度。第二 處理槽82含有氧化物液態蝕刻劑84之供應源。氧化物液態 j刻劑84以鱗酸(Hew)為較佳。磷酸在第二處理槽82之 漢度-般為約86%。在氧化物㈣步驟中,氧化物液態姓 刻劑84 一般係維持於約160°C之溫度。 "氧化物蝕刻步驟之處理時間係基於從墊氧化層64蝕刻 之氧化物的最大厚度以及氧化物蝕刻速率。也就是從墊氧化 層64剝。離之氧化物的最大厚度(單位為埃)除以氧化物之蝕 刻速率(早位為埃/分鐘)。這個數值換算成秒即獲得以化物 蝕刻步驟之處理時間(單位為秒)。 κ舉例而言,假設在磷酸中從墊氧化層64蝕刻氧化物之 氧化^蝕刻速率為2埃/分鐘。墊氧化層M之蝕刻前厚度 67,設為例如100埃。倘若從墊氧化層64蝕刻氧化物之最 大厚度為5埃’而目標厚度65不超過%埃,那麼從墊氧化 層64去除氧化物所需之處理時間勢必不超過2.5分鐘(即5 、、 $)這個數值經轉換後為1 5 〇秒(2 · 5 X 6 0秒=1 5 〇秒)。 正如第4圖所示,在氧化物蝕刻步驟之後,於晶圓生產 批次之多個連續晶圓中,可測量每片晶圓上的墊氧化層64 最〜尽度(第5C圖)並與墊氧化層64之目標厚度65(第5C 圖)比較。倘若上述比較顯示墊氧化層64之蝕刻速率隨著隨 著批次中每個連續處理數目而減少(此乃因第二處理槽Μ 内累積氧化矽沉澱物),那麼為了使上述晶圓之墊氧化層64 15 1285922 之目標厚度65更為接近,可按此 餘晶圓上之蝕刻墊氧化; 日日0批次中每個剩 J 1乳化層64之處理時間。 如上述所強調,一私制Ω . L , r 試用曰mm , ]用-批収用晶圓,其中此批測 :曰固具有與多個測試用晶圓相對應之編號,可建立氧化 述半”日日51批次之每一處理數目相關的相關 未繪示)。將從生產曰圓μ々勒" 和旧相關曲線(圖 仗生產日日圓上之墊氧化層去除氧化 度除以與處理數目相對應之蝕刻速率,即可-曾屮—子 數目之處理時間。之後,每個计曾:」了5十异出母個處理 便母個汁异出之處理時間係田,、;Μ亡丨 與多個連續晶圓之處理數目相對應之氧化層。’、 Χ, =圖係顯示根據本發明方法之典型製程步驟序列。在 厂巾,將晶圓置於第一處理槽内’其中第一處理 剝離氮切的化學品’例如磷酸。在步驟2中,氮切j 剝離自其下方之晶圓的墊氧化層。同時,背面氮化自 晶圓基材背面剝離。在步驟3中’將晶圓移離第一處^ 在:驟4中,將晶圓置於第二處理槽内,其中第二處理槽曰含 有氧化物液態蝕刻劑,例如磷酸。在步驟5中,墊氧化層〜 蝕刻前厚度蝕刻至一預設目標厚度。在步驟6中,將晶== 離第二處理槽。在步驟7中,測量墊氧化層之蝕刻後:度工 與目標厚度比較。在步驟8中’根據蝕刻後厚度與目度 之差距,調整生產晶圓批次中每個連續晶圓之處理時間:二 必要可補償增加之氧化物姓刻速率。 雖然本發明已以數個較佳實施例揭露如上,然其並非 以限定本發明,惟此技術領域中任何具有通常知識者,在用 脫離本發明之精神和範圍内,當可對本發明作各種 不 <更動與 16 1285922 潤飾,因此本發 定者為準。 明之保護範圍 當視後附之申^ τ %專利範圍所界 L圆环簡單說明】 第1圖為基材上已製造半、曾一 疋件(圖未繪示)之間係以淺溝:::件之剖面圖,其中相鄰 第2圖為習知淺C離結構分開,· 久/再木隔離結槿 弟3圖為實施本發明方法準備進二=圖,· 離結構之剖面圖; τ ^造部分淺溝渠隔 第4圖為實施本發明方法之第 的示意圖; 免理槽及第二處理槽 第/A圖至第5C圖為第3圖之淺溝渠隔離結構之剖面 圖其係繪不根據本發明方法依序自墊氧化層剝離氮化矽層 並蝕刻墊氧化層至預設目標厚度;以及 第6圖為根據本發明方法簡述連續製程步驟之流程圖。 【主要元件符號說明】 1 :將晶圓置於第一處理槽内之步驟 2 :剝離氮化矽層之步驟 3 ·將晶圓移離第一處理槽之步驟 4 :將晶圓置於第二處理槽内之步驟 5 :蝕刻墊氧化層之步驟 6 :將晶圓移離第二處理槽之步驟 7 :測量墊氧化層之蝕刻後厚度之步驟 1285922 8 :調整墊氧化層蝕刻步驟之處理時間之步驟
80 ··剝離氮化物的化學品 82 : 10 :基材 14 ··溝渠氧化物 1 8 :汲極 22 _複晶砍金屬 26 ··汲極金屬矽化物 30 :元件 36 :淺溝渠隔離結構 40 :基材 44 :氮化矽層 48 :溝渠氧化物 52 :側壁 58 :淺溝渠隔離結構 6 1 :背面氮化矽層 63 :表面 65 :目標厚度 67 :蝕刻前厚度 7 4 :溝渠氧化物 84 ··氧化物液態姓刻劑 12 :淺溝渠 1 6 :源極 20 :複晶矽閘 24 :源極金屬矽化物 28 :絕緣層 32 :淺溝渠隔離結構 38 :溝渠 42 :墊氧化層 46 :襯氧化層 50 :氧化層 54 :底部 60 :基材 62 :溝渠 64 :氧化層 6 6 :氮化石夕層 68 :襯氧化層 78 ··第一處理槽 第二處理槽 18

Claims (1)

1285922 十、申請專利範圍 1. 一種控制氧化層厚度之方法,至少包含: 提供-基材,其中該基材具有_氧化層以及位於該氧化 層上之一氮化層; 提供一第一确^酸,直中續裳 r/么 /- 八Τ Θ弟~磷酸係以氧化物飽和; 提供一第二填酸;
藉由將該基材浸於該第一磷酸中,以將該氮化層自該氧 化層之上剝離; 將該基材移離該第一磷酸;以及 ▲藉由將肖基材浸於該第二磷酸中i 一處s時間,以蝕刻 該氧化層至一目標厚度。 X 、申請專利範圍帛1心斤述之控制氧化層厚度之方 法,更至少包含·· 測量該氧化層之一餘刻後厚度; 比較該蝕刻後厚度以及該目標厚度;以及 當該姓刻後厚度大於肖目標厚度時,延長該處理時間。 3· —種控制氧化層厚度之方法,至少包含: 提供-基材批次之複數個基材,其中每一該#基材具有 一氧化層以及一氮化層; 提供一氮化物剝離化學品,其中該氮化物剝離化學品係 以氧化物飽和; 19 1285922 提供一氧化物蝕刻劑,其中該氧化物蝕刻劑係與該氮化 物剝離化學品分開; 藉由將該些基材浸於該氮化物剝離化學品中,以將該氮 化層自該氧化層之上剝離; 將該些基材移離該氮化物剝離化學品; 藉由將該些基材浸於該氧化物蝕刻劑中至一處理時 間,以蝕刻該氧化層至一目標厚度; 測量每一該些基材上該氧化層之一蝕刻後厚度; 比較該蝕刻後厚度以及該目標厚度;以及 ▲當該蝕刻後厚度大於該目標厚度時,延長該基材批次之 該些基材剩餘之連續各者之該處理時間。 4·如申請專利範圍第3項所述之控制氧化層厚度之方 去,其中該氮化物剝離化學品至少包含鱗酸。 5·如申請專利範圍第3項所述之控制氧化層厚度之方 法’其中該氧化物蝕刻劑至少包含磷酸。 、6·如申請專利範圍第5項所述之控制氧化層厚度之方 法’其中該氮化物剝離化學品至少包含磷酸。 、7·如申請專利範圍第3項所述之控制氧化層厚度之方 法,更至少包含: & 些連續各者之複數 提供一相關曲線,其中該些基材之該 20 1285922 個蝕刻速率係分別相關於該基材批次之該些基材之該些連 續各者之複數個批次號;以及 分別根據該些蝕刻速率,分別調整該些基材之該些連續 各者之該處理時間,以使該些基材之該些連續各者之該蝕刻 後厚度分別達成該目標厚度。 、8· Η請專利範圍帛7項所述之控制氧化層厚度之方 法’其中該氮化物剝離化學品至少包含磷酸。 9·如申請專利範圍第7項所述之控制氧化層厚度之方 去’其中該氧化物钱刻劑至少包含碟酸。 10·如申請專利範圍第9項所述之控制氧化層厚度之方 法’其中該氮化物剝離化學品至少包含磷酸。 11 · 一種避免氧化矽沉澱物引起處理槽内之基材表面 缺陷之方法,至少包含: 提供一基材,其中該基材具有一氧化層以及位於該氧化 層上之一氮化層; 於一第一處理槽内提供一氮化物剝離化學品,其中t亥氣 化物剝離化學品係以氧化物飽和; 於一第二處理槽内提供一氧化物蝕刻劑; 藉由將該基材浸於該氮化物剝離化學品中,以將該氮化 層自該氧化層之上剝離; 21 1285922 將該基材移離該第一處理槽;以及 藉由將該些基材浸於該氧化物蝕刻劑中至_處理時 間,以蝕刻該氧化層至一目標厚度。 12.如申請專利範圍第丨丨項所述之避免氧化石夕沉殿物 引起處理槽内之基材表面缺陷之方法’其中該氮化物剝離化
學品至少包含填酸。 13 ·如申請專利範圍第 引起處理槽内之基材表面缺 至少包含填酸。 11項所述之避免氧化石夕沉殿物 陷之方法’其中該氧化物蝕刻劑 14.如申請專利範圍第13項所述之避 引起處理槽内之基材表面缺陷之方 b石夕沉殿物 乃忒更至少包合· 測量該氧化層之一蝕刻後厚度; · 比較該蝕刻後厚度以及該目標厚度;以及 當該蝕刻後厚度大於該目標厚度時,延 焚該處理時間。 22
TW094130922A 2004-11-05 2005-09-08 Dual-tank etch method for oxide thickness control TWI285922B (en)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
US10/981,838 US7405165B2 (en) 2004-11-05 2004-11-05 Dual-tank etch method for oxide thickness control

Publications (2)

Publication Number Publication Date
TW200616065A TW200616065A (en) 2006-05-16
TWI285922B true TWI285922B (en) 2007-08-21

Family

ID=36316897

Family Applications (1)

Application Number Title Priority Date Filing Date
TW094130922A TWI285922B (en) 2004-11-05 2005-09-08 Dual-tank etch method for oxide thickness control

Country Status (2)

Country Link
US (1) US7405165B2 (zh)
TW (1) TWI285922B (zh)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8236623B2 (en) * 2007-12-31 2012-08-07 Sandisk 3D Llc Memory cell that employs a selectively fabricated carbon nano-tube reversible resistance-switching element and methods of forming the same
US7905963B2 (en) * 2008-11-28 2011-03-15 Mitsubishi Materials Corporation Apparatus and method for washing polycrystalline silicon
TWI427698B (zh) * 2011-01-11 2014-02-21 Gallant Prec Machining Co 連續式之半導體蝕刻設備及蝕刻方法
KR20140127112A (ko) * 2013-04-24 2014-11-03 삼성디스플레이 주식회사 액정 표시 장치 모니터링 장치 및 액정 표시 장치의 제조 방법
JP2019508899A (ja) * 2016-03-11 2019-03-28 アイメック・ヴェーゼットウェーImec Vzw 垂直ナノ構造を取り囲むターゲット層を配設する方法

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0870144A (ja) * 1994-08-26 1996-03-12 Sumitomo Electric Ind Ltd 超電導部品の作製方法
US5960297A (en) * 1997-07-02 1999-09-28 Kabushiki Kaisha Toshiba Shallow trench isolation structure and method of forming the same
US6326313B1 (en) * 1999-04-21 2001-12-04 Advanced Micro Devices Method and apparatus for partial drain during a nitride strip process step
US6245681B1 (en) * 2000-01-25 2001-06-12 Advanced Micro Devices, Inc. Dual temperature nitride strip process
IL145649A0 (en) * 2001-09-25 2002-06-30 Nira Sciences Ltd Method and apparatus for real-time dynamic chemical analysis

Also Published As

Publication number Publication date
US20060099818A1 (en) 2006-05-11
TW200616065A (en) 2006-05-16
US7405165B2 (en) 2008-07-29

Similar Documents

Publication Publication Date Title
US6667246B2 (en) Wet-etching method and method for manufacturing semiconductor device
US7723235B2 (en) Method for smoothing a resist pattern prior to etching a layer using the resist pattern
TWI252529B (en) Ozone vapor clean method
TWI285956B (en) A method for making a semiconductor device having a high-k gate dielectric layer and a metal gate electrode
US6607950B2 (en) MIS transistors with a metal gate and high-k dielectric and method of forming
US7361572B2 (en) STI liner modification method
KR20000034928A (ko) 이중(dual) 두께 코발트 실리사이드 층을 갖는 집적 회로 구조 및 그 제조 방법
TWI285922B (en) Dual-tank etch method for oxide thickness control
JP3703964B2 (ja) 半導体装置のコンタクトホール洗浄方法
JP3727299B2 (ja) 半導体装置の製造方法
US20030098489A1 (en) High temperature processing compatible metal gate electrode for pFETS and methods for fabrication
JP3539491B2 (ja) 半導体装置の製造方法
US6465345B1 (en) Prevention of inter-channel current leakage in semiconductors
US6812140B2 (en) Method for contact profile improvement
KR100682643B1 (ko) 게이트 전극 스택, 이를 포함하는 회로 디바이스 및 그 제조 방법
TW544696B (en) Process for fabricating an electronic component incorporating an inductive microcomponent
US20100112732A1 (en) Novel process for controlling shallow trench isolation step height
US5930650A (en) Method of etching silicon materials
JP2006093242A (ja) 半導体装置の製造方法
US6893910B1 (en) One step deposition method for high-k dielectric and metal gate electrode
JPH09260647A (ja) 半導体装置およびその製造方法
JP2005079215A (ja) 半導体装置の製造方法
KR100479816B1 (ko) 반도체소자의제조방법
US6887767B2 (en) Method for manufacturing semiconductor device
JPH0586653B2 (zh)

Legal Events

Date Code Title Description
MM4A Annulment or lapse of patent due to non-payment of fees