TWI282498B - Method of interfacing integrated circuits and computer system - Google Patents

Description

1282498 九、發明說明： 【韻^明戶斤屬之^支彻貝域^】 發明領域 本發明係關於積體電路；特別本發明係關於介接積體 5電路。 貝一 C先前技術3 發明背景 10 路 積體電路(1C)常藉介面而連結在一起成為_個系統用 2資料之傳輸與㈣。此f介面包括匯流排及點對點鍵 …典型地有非與該鏈路直接相關之額外信號實作來協調 該等1C之動作。此等信號包括錯誤信號及除錯_號: 型別之信m。 m 當此等信號以實體導線傳輸時，各分開導線有其本身 之接腳、時序規格、電壓規格等，結果造成發送信號忙與 15接收信號1c之複雜化。本系統於現有連結1C之匯流排或鏈 • 路二作未指定之協定點，來於各1C間通訊相同資訊，否則 該等資訊必須由分開不同導線傳輸，如此經 線而可簡化IC間之實體介面。 额外¥ 此種機構稱作為同頻帶發訊，原因在於額外資訊雖然 20 #與協定相關，但被承載作為協定發訊之一部分，如此係 與該協疋同頻帶。例如一個協定點指示「除錯信號A經宣 σ」另個協定點指示「除錯信號Α經解除宣告」。當第一 而要通汛除錯信號A已經對第二1C宣告時，「除錯信號A 、、、一 口」之汛息係於由第_IC至第二1(：;之進行中之協定流 1282498 傳輸㈤除錯信號A被解除宣告時，第一^發送「除錯信號 A經解除宣告」之訊息給第二圯。 〜，然此種於1C間傳輪信號之機構並未增加額外導線， y可提ί、夕項效果’但也有顯著缺點，例如當有大量信號 係乂此種方式於1(：間傳輪時有顯著缺點。 【明内】 本發明揭露-種系統，該系統包含：一第一積體電路 (IC) ’耦接至該第-1C之-介面；以絲接至該介面之一第 一 1C ’其中每次檢測得非與該介面相關聯之多個信號中之 1〇 :信號之狀態有變化時，該第_頻帶地透過該介面同 日守發送該等多個信號各別之狀態給該第二Ic。 圖式簡單說明 由後文詳細說明及由本發明之各具體例之附圖 解本發明。但各圖式絕非視為限制本發明於特 文瞭 15反而係僅供解說及瞭解本發明之用。 "、體例， 第1圖顯示電腦系統之一具體例； 第2圖顯示發送IC之一具體例； 第3圖顯示接收ic之一具體例； 第4圖顯示發送1C之另一具體例； 第5圖為時程圖，顯示信號時序之一具體例·、 第6圖為時程圖，顯示信號時序之另一具體例 【實施方式3 較佳實施例之詳細說明 說明一種轉發信號跨越一無關鏈路之機構。 。後文說明 6 1282498 陳述大量細節。但對熟諳技藝人士顯然易知，可無需此等 特疋細卽而貫施本發明。其他情況下’以方塊圖形式顯示 眾所周知之結構及裝置’而非顯示其細節以免混淆本發明。 於說明書中述及「一個具體例」或「一具體例」表示 5 就該具體例說明之特定特色、結構、或特性係含括於至少 一個本發明具體例。於說明書中各不同位置出現Γ於一具 體例中」一詞並非必要全部表示同一個具體例。 弟1圖為電腦糸統1 〇〇之一具體例之方塊圖。電腦系矣充 100包括一耦接至匯流排105之中央處理單元(CPU) 1〇2。一 10 具體例中，CPU 102為屬於奔騰(Pentium)家族處理器之一處 理器，奔騰家族處理器包括奔騰II處理器家族、奔騰m處理 裔及奔騰IV處理(付自央代爾公司，加州聖塔卡拉）。另外 也可使用其他CPU。 晶片組107也编接至匯流排105。晶片組107包括一記憶 15體控制集線器（MCH) no。一具體例中，MCH 110係透過集 線裔介面而耦接至輸入/輸出控制集線器（ICH) 140。ICH 140提供對電腦系統1〇〇内部之輸入/輸出（1/〇)裝置之介 面。舉例言之ICH 140可耦接至附著於有PCI特殊興趣群(俄 勒岡州波特蘭）發展出之規格版本21匯流排之周邊元件互 20 連匯流排。 MCH 110包括一記憶體控制器112，其係

一具體例中，MCH ] 轉接至主彡、统記憶體115 1282498 記憶體115包括動態隨機存取記憶體(dram);但主系統記 憶體115可使用其他記憶體型別實作。 根據一具體例，MCH 110及ICH 140係於透過集線器介 面而耦接之分開1C實作。但可能有可與集線器介面相關之 5額外信號(例如錯誤信號、除錯信號等）需要協調]^(：：11 11〇 及ICH 140。此等信號通常有下列特性：丨)於任何時脈週期 可能發生變遷；2)當一信號被宣告時以及當該信號有另一 1C觀察時之二時間之間允許有限延遲；3)由穩態之第一變 遷時序相當重要，發訊通知某種情況的起點，而返回穩態 10之變遷時序較不重要；4)各信號之改變不頻繁，但複數個 信號可於附近時脈週期改變，保有信號彼此變化之相對時 序相當重要。 ，、一…汽曰j遇汛頁訊之 15 現行機構。當多個錢於同時或減同時(與龄傳輸信號 之速度有關)使用_帶發訊傳輸改變狀態時，使用同頻帶 發訊發生缺點。此種情況下，持續協定串列化信號資訊， 傳輸-信號之新狀態，然錢來傳輸次—錢之新狀態， 直到全部信號之改變皆被通訊為止。 —娜於大輯近时歸得_作結躲其他ic 於檐序時間可見。舉例言之，假設第—

^藉鏈路與-種通訊蚊連結。假設兩個信號㈣A 之值對α皆感興趣。存在於…之信號將跨鍵路 獨二臟C2，_信號非與鏈路之操作有關。當於忙 旦。輪，發訊給1C 2有關「A經宣告」之訊息，IC2 20 1282498 將於出現A之1鏈路延遲以内瞭解a被宣告。同等情况也氙 生於單獨信號B被宣告時，Ic 2係於發生B宣告之—鏈路X 遲以内瞭解B被宣告。但當A&B同時宣告時，無法同栌、 訊，原因在於「A經宣告」及rB經宣告」為分開之協定點 而無法同時通訊。 ” 結果某個機構必然讓其中一個信號之優先順位高於另 一信號，且以串列方式傳輸其狀態變化。未被傳輪:由= k號所招致之狀悲變化必須被儲存且於合偯 " 10 15 20 此IC1已知_同時被宣告之資訊暫時被失真=被: 號。此種1C 2之時間失真舉例說明於第5圖。 若信號A及B同時被宣告及解除宣告，以及俨號a 化之優先順位係優於信號B之變化。則此種情況舉㈣2 第6圖。「A被宣告」被選用來先發送。於扣ι之次 ^

期，當送出「A被宣告時」，A及B解除宣告。現在選擇Z 「A解除宣告」。如此「b被宣告」延遲二鏈路訊息時間。 此外，於緩衝器要求有二分錄，其記憶發送「B經言告」 接著為「B解除宣告」。緩衝器變滿而變溢流，必須處理相 =之錯誤情況。欲處理緩_之例外情況，情況複雜且容 易產生設計錯誤。因此於一串列線 Αμ 交遷於緩衝器遺失後，可 此變«純綠態，故結树有—❹個信號 之錯誤狀恶。 目前於協定對每個錢指定兩點，—利於官告而一 點用於解除宣告。如此目前對_頻帶信號實作Μ協定 9 1282498 點。根據一具體例，同頻帶信號發送之協定點改變。於此 具體例，每次於任何同頻帶信號觀察得任何變化時，發送 全部同頻帶信號狀態。結果對N同頻帶信號實作2n協定點 (例如對同頻帶發送之N信號線之各種可能情況皆有一個協 5 定點 又一具體例中，當任何信號改變時，全部發送之同頻 帶信號狀態經取樣。隨後，全部信號狀態一次於單一協定 點跨介面發送。又另一具體例中，每次同頻帶協定點跨介 面接收時，1C接收信號，1C以其接收之新值驅動全部信號。 10 第2圖顯示發送1C 200之一具體例。一具體例中，發送 1C 200為MCH 110。但熟諳技藝人士瞭解發送1C 200可為透 過任何型別之匯流排或介面而耦合至另一1C之任何其他型 別1C。參照第2圖，1C 200包括信號邏輯電路210及協定邏 輯電路230。 15 一具體例中，1C 200對各個欲發送給接收1C之信號包

括信號邏輯電路210。如此，信號邏輯電路21〇(l)-210(n)被 含括來與信號A-N相對應，此處N表示第N信號，而n表示相 對應之信號邏輯電路21〇。信號邏輯電路21〇包括讓各個分 開^號可同頻帶跨介面轉發至邏輯電路。協定邏輯電路230 20為接收欲同頻帶轉發之信號、以及選擇適當協定點、以及 整合該協定點成為一跨該介面發送之協定之邏輯電路。 根據一具體例，全部信號邏輯電路21〇及協定邏輯電路 230内部所示信號及正反器皆以一共同時脈操作。後文說明 的注意力將集中於信號A及相對應之信號邏輯電路21〇,而 1282498 其他信號係以類似方式操作。於初始化後，於信號邏輯带 路210之正反器2 (FF2)被清除，FF2驅動一進送信號。如此 允許信號A經由多工器（mux)傳送至FF1之D輸入端。一個時 脈週期後，signal-A—held信號具有信號a之相同值。此乃電 5 路之穩態條件。

於信號A被解除宣告長時間後，當信號八宣告時發生穩 態改變。當信號A宣告時，XOR閘瞭解其輸入信號之不同 值，其輸出信號(L)經宣告。如此宣告經由〇RT^2FF2 〇輪 入信號，其產生一進送信號。於下一時脈週期，進送信號 10及signal—A—held經宣告。因信號A及signal—AJidd二者現在° 有相等值，故XOR閘之輸出信號L現在被解除宣告。 同時’進送信號變高；且因進送信號已經成為穩態低， 故AND閑宣告其輸出信號給〇R閑，⑽閑維持其輸出信 號’宣告D輸入信號給FF7。如此形成由奴呢之d之回授 Μ迴路，尸、要進送信號為低，則維持其輸出信號怪定被宣告。 變遷欲跨介面轉發時出現之該等信號變遷。此項目的無需 緩衝信號變化即可達成’錢當介面頻寬不允許發送缓衝 内容時’如同先前技藝般’拋棄緩衝器内容。 進送信號之宣告也切換多工器，故形成由Q輸出信號至 FF1 D輪人信號之回授迴路。只要進送信號經宣心則信號 A被忽略，錢signal_A_h峨&轉於魏㈣經宣告時 之值。容後詳述，進送信號維持於此狀態，直到信號A之新 20值已經跨介面轉發為止。如此多工器係用於忽略接近前一 用於協定邏輯電路230， 連續觀察全部signal X held信 1282498 旒值。協定邏輯電路230也觀察由各個信號邏輯電路2i〇組 成分之該進送信號之〇R。當全部進送信號宣告時，於協定 邏輯電路230之進送輪人錢宣告。當來自㈣邏輯電路 $ 210之與信號八相對應之進送信號宣告於協定邏輯電路別 5之進送信號時，於下一個可利用之機會，協定邏輯電路230 使用代表全部其中間值之協定點，將全部signal—χ—hdd信 旒值置於單一同頻帶發訊協定訊框。然後進送信號被宣告 經歷單一時脈週期。 當進送信號到達信號A之信號邏輯電路210時，由Q至 1〇 FF2之D之回授迴路打斷，D輸入信號被解除宣告。於次一 時脈週期，進送信號被解除宣告，其切換多工器，故信號A 現在傳播至FF1之D輸入信號，以及傳播至X〇R閘之輸入信 號。

假設信號A仍然處於剛轉發之相同狀態（或再度返回該 15狀態），XOR觀察得於二輸入信號有相同值，以及電路返回 穩態。但信號A現在有不同值，XOR閘檢測得此點，前述處 理重複而將此新值跨介面發送。 如此可知，當N信號跨介面而同頻帶轉發時，信號可於 相對於彼此之任何其他時脈週期改變。某些時脈週期將無 2〇 變化，但其他時脈週期可能有一項或數項變化。此外，直 到該轉發介面可轉發變化之延遲時間，依據介面設計而定 可為短或長，可為恆定或變化。總而言之，第一變化造成 介面準備轉發信號。 於介面轉發信號所需之時間期間，其他信號可能改變 12 1282498 狀恶’ 一旦準備完成，其他信號的新狀態也可能被轉發。 當介面準備妥時，一次跨該介面發送全部信號狀態，包括 至當時已經改變之各個信號之新狀態。然後信號重新經過 評估比較跨該介面剛轉發之變化。當檢測得新變化時，重 5 複處理過程。 第3圖顯示接收IC 3〇〇之一具體例。忙3〇〇包括協定邏 輯電路330及串列邏輯電路35〇。串列邏輯電路35〇對各個所 接收之經轉發信號專用之FF。當協定邏輯電路33〇檢測得輸 入之同頻*ητ發訊協定訊框時，協定邏輯電路33〇提取出全部 Π)所接收之信號之狀態，且將該信號狀態呈現給於串列邏輯 電路350之FF之D輸入信號，且同時以一致能信號來致能FF 接收資料。此等FF維持轉發之信號於最末寫入值，直到 下一個同頻帶發訊協定訊框造成該轉發信號被更新為止。 逐漸1C鏈路為高速，遭遇發送錯誤。同頻帶信號轉發 偶爾被插入較低協定層，理由在於諸如較高協定層面之發 送延遲之最小化，以及降低緩衝器複雜度。結果可能損^ 同頻帶信號轉發訊框。 ' 前文說明之轉發機構對於全部落入該轉發訊框之時框 的信號變化’發送-信號轉發訊框。若該訊框遺失，則接 2〇收1C對全部具有該遺失訊榷所含變化之信號有錯誤狀態。 此種情況將持續至另一信號改變為止，全部信號狀態㈣ 度被轉發。 同頻帶發訊協定訊框之遺失之忍受度可义 X j精則返早純對 信號邏輯電路21〇之變化而達成。該變化造成對各信號變化 13 1282498 發运多個汛框，如此提高信號變化傳輸至接收器之機率。 對各信號變化欲發送之訊框數目可設定來配合實體鏈 路之期望錯誤率。對各變化發送多個訊框，使用鏈路頻寬， 但無需貫作緩衝體系或重新嘗試體系。因第一到達之正確 5訊框設定接收器之信號值，故跨鏈路轉發信號之延遲被最 小化。 第4圖顯示轉發1C 200之另一具體例，發送IC 200包括 同頻帶發訊機構，其可忍受同頻帶發訊協定訊框的遺失。 為了對k號邏輯電路210之各個信號變化發送多個訊框，於 10虛線方塊内部之邏輯電路(例如或閘、及閘及FF2)被可載入 之倒數計數器420所替代。信號L為計數器420之載入信號。 當L經宣告時’計數器420載入其内設值。當信號E被宣告 時’計數器420被致能而倒數。對於C被宣告之每個時脈週 期’當E也被宣告時’計數|§ 420遞減一個數目。計數器420 15 輸出信號N於每次計數器值為非零時被宣告。 計數器420於1C 200之操作如後。當因信號變化結果而 XOR閘宣告時，L經宣告。當信號變化後之第一時脈週期造 成XOR輸入信號為相同時，L只被宣告一個週期。於次一時 脈緣，宣告L將内設值載入計數器。内設計數器420值被選 20用來平衡鏈路錯誤率、對協定資料流量之影響、轉發資料 之重要性等。 當計數器420被載入時，因計數器420現在為非零，故 計數器420之N輸出信號宣告。如此切換多工器，維持輸入 信號發送時之輸入信號值。宣告N輸出信號也宣告信號E， 14 1282498 讓計數器420基於淡入信號之宣告而倒數。也宣 號至協定邏輯電路23〇。 k " 每次協定_電路23峨察得料㈣經宣 5 10 賴電路23样備轉㈣信號，捕捉錢值、發送同頻: §孔協定訊框，以及宫止該進逆 ’、咿毛 之各個顧信號變化 之^麵#電路加之㈣元件之腫器伽具有非零值。 進送脈波於此種情況遞減各計數^辦—計數: 數器追縱之信號變化已經透過鏈路被發送。如此持 別計數器料0，_除宣告，計數細被顿故計數器 不會低於下限），由㈣賴電路210至協㈣輯電路之進 =號被解除宣告，以及多工器切換成觀察進一步輪入信 號變化。 月,J文說明之機構對各信號變遷傳輸同頻帶信號訊框之 X值§其他^號之早期變化轉發期間，出現額外信號 15變I*匕時，此等額外變化即刻結合入下一個隨後被進送至同 頻V發訊訊框。一旦最末出現之信號變化已經轉發該内設 值多次，同頻帶發訊協定訊框之傳輸停止。 用於包括計數器之信號邏輯電路21〇之接收IC 3〇〇(第3 圖）係與前文已經說明之接收器相同。被錯誤破壞之同頻帶 發訊協定訊框由協定邏輯電路330藉鏈路檢查而檢測得，未 旦0致能信號即被拋棄。因此於串列邏輯電路350内部之FF 之輪出信號未改變，該FF之輸出信號維持…3〇〇之信號 值°通過鏈路檢查之第一同頻帶發訊協定訊框，將全部信 ^FF改變成其正確轉發值。隨後良好訊框也寫入FF，但該 15 1282498 值為相同，故於IC 300之信號未接收得任何變化。只要接 收得單一良好訊框，信號將被正確轉發。

鈾文說明之機構允許於第一 1C之同時信號變遷經過於 送延遲後，於弟二1C同時觀察得。此外，免除保有變遷供 5後來發送用之複雜緩衝器（容易錯誤設計）之需求。此點特別 為真，即使介入鏈路之錯誤造成某些協定訊框遺失亦如 此。此外，於若干信號於彼此數個時脈週期内出現之變遷 可跨越一介面發送而不會超過緩衝器上限，且不會以無法 預測（或難以預測）方式而遺失信號變遷。 10 Η Μ熟諳技藝人士於研讀前文說明後，多項本發明之 、文化及修改對熟諳技藝人士顯然易明，但須瞭解此處顯示 及舉例說明之任何特定具體例絕非意圖考慮為限制性。因 此述及各個具體例之細節絕非意圖園限申請專利範圍之範 圍，該等引述細節之本身僅供說明有關本發明之特色。 5 【围式簡單說曰月】 苐1圖顯不電腦糸統之一且體例· 第2圖顯示發送1C之一具體例； 第3圖顯示接收ic之一具體例； 第4圖顯示發送1C之另一具體例； &圖為時程圖，顯示信號時序之—具體例；以及 弟6圖為時程圖，顯示信號時序之另-具體例。 【主要元件符號說明】 105…匯流排 107.··晶片組 100…電腦系統 102···中央處理單元(cpu) 16 1282498 110···記憶體控制集線器(MCH) 112.. .記憶體控制器 115.. .主系統記憶體 140.. .輸入/輸出控制集線器 (ICH)

200.. .發送 1C 210.. .信號邏輯電路 230.. .協定邏輯電路

300.. .接收 1C 330.. .協定邏輯電路 350.. .串列邏輯電路 420··.可載入之倒數計數器 17

Claims (1)

1. • 1282498 rtT 厂 I 15 20 十、申請專利範圍： 第94109310號申請案申請專利範圍修正本 1 · 一種電腦系統，該系統包含： 一第一積體電路(1C); 耦接至該第一 1C之一單一連結介面；以及 Μ每次檢測得非愈該 介面相關聯之多個信號中之—信號之狀態有變化時，該 第-1C同頻帶地透過該介面同時發送該等多個信號各 別之狀態給該第二1C。 ° ;U 2.如申請專利·第丨項之系統，其中每當有任何信號改 變時，全部該❹個信號之狀態皆於該第_1€受取樣。 3·如申請專鄕圍第丨項之_，其巾每次接收得多個信 號值時，該第二似_帶接收之新值驅動各個作號。 4. 如申請專利範圍第i項之线，其中該第—^包含： 與該等多個信號各別相關聯之信號邏财置；以及 協定邏輯裝置，其絲接至與各該㈣相關聯之該 信號邏輯裝置，絲發送與該協定_帶之信號值給該 第二 1C。 5. 如申請專利範圍第4項 <糸統其中該信號邏輯裝置包 括·· ，及二二其—輸入端係耦接至-相關聯信 輸接至料定邏輯裝置，該第一正 反器之該輸出端產生1存錢值；以及 95. 12. 15. 第二正反器，其_ 輸入端係耦接至第 •正反器之

   18 1282498

   J 該輸出端來接收該留存信號值，該第二正反器之輸出端 產生一進送信號。 6. 如申請專利範圍第4項之系統，其中該信號邏輯裝置包 括： 5 一正反器，其一輸入端係耦接至一相關聯信號，以 及一輸出端係耦接至該協定邏輯裝置，該正反器之輸出 端產生一留存信號值；以及 一計數器，其一輸入端係耦接至該正反器之該輸出 端來接收該留存信號值，該計數器之輸出端產生一進送 10 信號。 7. 如申請專利範圍第4項之系統，其中該協定邏輯裝置選 擇同時包括全部留存信號值之一協定點，以及整合該協 定點成為透過該介面發送給第二1C之一協定。 8. 如申請專利範圍第7項之系統，其中每次有額外信號變 15 遷時，被發送之該協定點即改變，故隨後之信號變遷係 以短潛伏延遲時間傳送。 9. 如申請專利範圍第1項之系統，其中與欲於該第一 1C與 該第二1C間透過該介面轉發之先前變遷接近地發生之 信號變遷，會被拋棄；而間隔較寬廣之變遷以及信號之 20 穩態值被轉發。 10. 如申請專利範圍第1項之系統，其中該第二1C包含： 辆接至該介面之協定邏輯裝置，用來接收各個同頻 帶信號，以及用來提取各該同頻帶信號之狀態；以及 耦接至該協定邏輯裝置之序列邏輯裝置，以供一旦 19 1282498 r—-π ； 泰。月，J日修替換頁 * ··» 丄·、..* 已經接收到各該同頻帶信號之狀態時用來維持各該信 號之狀態。 a一種祕介接频電路之方法，包含訂列步驟： 於一第-積體電路(ic)監視多個信號各別之狀態； 5 以及 每次檢測得該等多個信號中之一信號之狀態改變 訏，跨越一單一連結介面同頻帶地發送該等多個信號各 .別之狀態給一個第二ic。 12.如申請專利範圍第_之方法，其中於該第監視多 ° 個彳§號各別之狀態的步驟包含： 於與該等多個信號各別相關聯之協定邏輯裝置監 視一信號留存值；以及 於與全部該等多個信號相關聯之該協定邏輯裝置 备*視一發送信號。 > 13·如巾請專利範圍第㈣之方法，該方法進—步包含： 選擇包括同時於該邏輯裝置的該等輸入信號之全 部留存值之一協定點 ;以及 整合该協定點成為透過該介面發送給該第二1(：：之 一協定。 2〇 14 •申請專利範圍第13項之方法，該方法進一步包含： 於該第二1C接收該協定點；以及 提取該等多個同頻帶信號各別之狀態。 Μ·一種電腦系統，包含： 一晶片組； < S ) 20 1282498 广一一一—一 _ LJEj^ 幕——1 耦接至該晶片組之一單一連結介面；以及 .耦接至該晶片組之一積體電路(1C)，其中每次檢測 得非與該介面相關聯之多個信號中之一信號之狀態有 、 變化時，該晶片組同頻帶地透過該介面同時發送該等多 5 個信號各別之狀態給該1C。 ' 16.如申請專利範圍第15項之系統，其中每當有任何信號改 - 變時，全部該等多個信號之狀態皆於該晶片組受取樣。 H 17.如申請專利範圍第15項之系統，其中每次接收得多個信 號值時，該1C以同頻帶接收之新值驅動各該信號。 , 10 18.如申請專利範圍第15項之系統，其中該晶片組包含： 與該等多個信號各別相關聯之信號邏輯裝置；以及 協定邏輯裝置，其係耦接至與該等信號各別相關聯 之該信號邏輯裝置，用來發送與該協定同頻帶之信號值 給該1C。 15 19.如申請專利範圍第18項之系統，其中該信號邏輯裝置包 • 括： 一第一正反器，其一輸入端係耦接至一相關聯信 號、以及一輸出端係耦接至該協定邏輯裝置，該第一正 反器之該輸出端產生一留存信號值；以及 20 一第二正反器，其一輸入端係耦接至該第一正反器 之該輸出端來接收該留存信號值，該第二正反器之該輸 出端產生一進送信號。 • 20.如申請專利範圍第18項之系統，其中該信號邏輯裝置包 括： 21 .1282498 產 12^15

   .' ^ i: 一相關聯信號，以 ，該正反器之該輸 一正反器，其一輸入端係輕接至 及一輸出端係耦接至該協定邏輯震置 出端產生一留存信號值；以及 -計數器，其—輸人端絲接至該正反器之該輸出 5 端來接收該留存信號值，該計數ϋ之該輸iH端產生一進 送信號。 2L如申請專利範圍第18項之系統，其中該協定邏輯裝置選 擇同時包括全部留存信號值之—協定點，以及整合該協 定點成為透過該介面發送給該1(：之一協定。 10 22.如申請專利範圍第21項之系統，其中每次-留存信號變 遷％，被發送之該協定點即改變，故隨後之信號變遷係 以短潛伏延遲時間傳送。 23.如申請專利範圍第15項之⑽，其中與欲於該晶片組與 該1C間透過該介面轉發之先前變遷接近地發生之信號 15 變遷，會被拋棄；而間隔較寬廣之變遷以及信號之穩態 值被轉發。 24_如申请專利範圍第15項之系統，其中該1(：包含： 耦接至該介面之協定邏輯裝置，用來接收各個同頻 帶信號，以及用來提取各該同頻帶信號之狀態；以及 20 耦接至該協定邏輯裝置之序列邏輯裝置，以供一旦 已經接收到各該同頻帶信號之狀態時絲維持各該: 號之狀態。 θ 22 1282498 七、指定代表圖： (一） 本案指定代表圖為：第（5 )圖。 (二) 本代表圖之元件符號簡單說明： (無) 八、本案若有化學式時，請揭示最能顯示發明特徵的化學式：