TWI278939B - A microelectronic device and method of fabricating the same - Google Patents

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Description

1278939 九、發明說明： 【發明所屬之技術領域】 本發明係有關於一種半導體元件及其製造方法，特別是有關具有淺接 面之半導體元件及其製造方法。 【先前技術】 積體電路係利用製程方法在半導體基底上形成一個或是多個元件(例如 電路元件）。隨著製程及材料的演進，半導體元件持續的縮小其尺寸。舉例 來說，現行的半導體元件其線寬已達90nm或是更小。然而，半導體元件尺 寸的縮小會遇到許多需克服的問題。 目别，在積體電路尺寸縮小的技術上，已應用一種超淺接面之金氧半 琢效電sa體MOSFET ’以減少短通道效應。然而，接面厚度的減少會導致 南阻抗及低驅動電流。目此，f要有肋克社賴問題之積體電路元件 及製造方法。 【發明内容】 因此’根據上述之問題，本發明提供一種微電子元件及其製造方法， -匕括應力層’以解決習知技術接面厚度的減少導致高阻抗及低驅動電 流之問題。 為達成上述目的，本發明提供—種微f子元件之製造方法，其微電子 元件包括具有離面之轉縣底。首先，將摻_摻人基叙形成源極 區域和;及極區域。其後，形成應力層於部分之源極區域和沒極區域上。後 續’對基底進行回火製程。 為達成上述目的，本發賴供-種微電子元件之製造方法。首先，提 供-半導縣底，並進行離子雜步歡在轉體基底巾形赫雜區。接 下來在換雜區上形成應力層以增加半導體基底之固溶性5½續，進行回 ........ -- .,. 0503-A30932TWF(5.0) 5 1278939 火製程。 _ 為達成上述目的’本發明提供一種微電子元件，包括··基底、具有主 動摻雜濃度之摻雜區，其中主動摻雜濃度大體上大於或等於基底中摻雜物 之平衡溶解極限(ESL)及應力層，其具有最佳化之應力以增加基底中摻雜物 一 之平衡溶解極限(ESL)。 ' 【實施方式】 明參照第1圖，及後續的第2-7圖，本發明在一實施例中提供一種用 • 以使用應力達成超淺接面之微電子元件方法100。一般來說，兩個參數(接 面厚度和片電阻)交互平衡以達到預期的功能。為同時減少接面厚度和片電 阻，需增加摻雜濃度以達到較高之載子濃度。上述之方法10()可以用以解 決摻雜物固態溶解度所產生的問題。 第2-7圖係提供本實施例之微電子元件200的剖面圖(製程之中間步 驟）。此微電子元件200包括一基底210，及複數個絕緣區以定義出主動區 域(未繪示）。一閘極220形成在基底210上。此基底可包括複數個此閘極或 其它的結構特徵。此基底210可以為一半導體基底，例如單晶矽、多晶矽、 泰非晶矽、鍺和鑽石，或是複合半導體，例如碳化矽、砷化鎵，或合金半導 體，例如SiGe、GaAsP、AlMAs、AlGaAs、GalnP或是上述任意的組合。 ‘此外，上述之基底21〇亦可以為一本徵半導體，例如本徵石夕或包含蟲晶石夕 , 層之本徵石夕。 在半_基底和其上之雜構，例如雙井結構dual_well或是三井結構 triple-well㈤’可以形成有一絕緣層。在本發明之一實施例中，此絕緣層可 以為埋藏氧化層BOX，例如以佈植氧化技術SIM〇x，或是晶圓接合技術 形成的氧化層。此絕緣層亦可以是藉由熱氧化法、原子層沉積法、化 學氣相沉積法CTO、物理氣相沉積法PVD或其它製程所形成。此外，亦可 以採用化學顧研磨法以使上狀絕緣層_歡之厚度。另外，絕緣層 6 0503-A30932TWF(5.〇) 1278939 -可以例如為氧化物、氧化石夕、氮化石夕、氮氧化石夕、低介電材料、空氣間隙、 或上^之組合。絕緣層並不以本發明實施例所揭示為限定。 、隔、層了以採用區域氧化法L〇c〇s或是淺溝槽絕緣技術奶形成。區 -、氧化法可以為使關形罩幕層的氧化法。淺溝槽絕緣技術可以藉由钱刻 • P基底形成—溝槽，且之後在溝射填人絕緣材料，例如氧娜、氮化石夕、 氮氧化石夕、低介電材料、空氣間隙或上述之組合。此溝槽可以是具有多層 之結構，例如襯塾氧化層結合其上填入溝槽之氮化石夕。在一實施例中，上 STI結構可以採用以下的製程形成··首先，成長一墊氧化層，並形成 Φ 、CVD氮化層。其後，使用光阻和罩幕圖形化STI開口，在基底钱刻出 溝槽。接下來，選雜的成長—熱襯墊氧化層以改進溝槽之介面。後續， 在溝槽中填人CVD氧化物。最後，採用化學機械研磨法研磨及移除氮化物 以形成STI結構。 閘極220可更包括-閘電極222和—間極介電層224。此閘極介電層 224可以包括氧化梦、氮氧化石夕或是高介電材料(例如氧化铪、梦化給、石夕 氧化給、石夕氮氧化給、氧化錯、氧化銘、給氧銘合金、氧化石夕、五氧化纽 或上述之組合）。間極介電層224可以藉由熱氧化法、原子層沉積法助、 肇化學氣相沉積法CVD、物理氣相沉積法PVD所形成。酿介電層224亦可 以多層結構，例如以熱氧化法所形成之氧切為第—層，及採用高介電材 “料為第二層。此外，此閘極介電層224可以進行將熱氧化層氮化，或是回 - 火堆4之閘極介電層的步驟。 閘電極222可以經由-個或是多個低電阻之接面連接其上之内連線社 構。此閘電極222可以包括導電材料和多層結構。此閘電極222可以包括 梦、錯、其它導電材料或是上述之結合。舉例來說，導電材料可以包括摻 雜多晶石夕、多晶石夕錯、金屬、金屬石夕化物、金屬氮化物、金屬氧化物、夺 米碳管或上狀組合。金制可以包括銅m合金m、 鎳、始和銦。金射化物可以包括魏銅、概鶴、狐銘、雜麵、石夕 0503-A30932TWF(5.0) 1278939 -化鈦、石夕化组、石夕化鎳、石夕化始、石夕化翻或石夕化斜。閉電極瓜可以藉由 化學氣相沉積法CVD、物理氣相沉積法PVD、石夕化、f鍛或是原子層氣相 沉積法ALD所形成。其它的製程，例如多晶石夕之佈植、石夕化物之回火亦可 以應用在製造’之製程。此閘極可以是—雙結構，例如具有不同間極高 度之PM〇S及NMOS，或是PMOS和NMOS採用不同之材質。 請參照步驟110(圖1)和圖示3，基底21〇可以摻入雜質，其可以採用 '離子佈值的方法進行，以形成摻雜區咖、240分別作為源極和沒極。在一 實施例中，摻雜區230、240係分別為源極和汲極之輕摻雜區Ldd。 齡在一實施例中，摻雜區的厚度(例如，源極23〇和沒極24〇)可以是非常 的薄。舉例來說’摻雜區的厚度可以小於5〇〇埃。摻雜物的濃度可以是 lxl02()at〇ms/Cm3或是更高，且摻雜劑量可以介於5xl〇14at〇mg/cm2至 5xl015atoms/cm2 ° 在一實施例中，離子佈值可以採用電漿源離子佈值psiI，其可以稱為 電漿源離子浸入(plasma source ion i_ersion)。PSII可以包括將電極層暴露 在電漿源之製程，且將基底施加偏壓。進行PSII的製程可以包括單一或是 批次的晶圓反應器，其中直流或是交流電壓係施加在基底上。psn反應器 ,可以包括介於O.OlmTorr〜lOOOTorr的製程壓力。基底之溫度則可以介於 150〇C〜1100。〇高密度電漿可以藉由微波電子迴旋加速共振電漿ecr、 螺旋電漿(heliconplasma)、感應電偶電聚或是其它之高密度電漿源產生。電 漿則可以包括Ar、Η、N、Xe、0、As、B2H6、GeH4、P或其它雜質源。舉 例來說，螺旋電漿可以應用介於200W〜2500W之交流功率。施加電壓則可 以介於±200V-±5000V。 請參照步驟120和第4圖，一或是多個應力層25〇可以在雜質摻入基 底之後形成在基底上。此應力層250可以為一含氮層(例如氮化發、氧化梦、 氮氧化梦或是其它之摻雜矽）。此外，其亦可以包括氧祀贫或是碳化梦。在 一實例中，應力層250可以是一多層結構，例如一薄之氧化石夕層和一厚之 0503-A30932TWF(5.0) 8 1278939 ^層:糊力㈣之方㈣包括CVD、pyD、勘献熱氧化 法⑽成石夕} ’但本發明並不限於此。應力層25〇之厚度可以介於約 5nm〜·nm。應力層25〇的應力财时於2肌—2哪。 上述之應力層25G可以藉由例如沉積方法、沉積溫度、材料、結構和 調整應力層250之應力，以增加基底中雜質之固溶特性(例如瓣 2在魏底中之_性卜在其它實施例中，可以在形成應力層25〇之後 實施離子佈植(步驟110)。 在步驟130中’可在形成應力層25〇之後，於微電子元件挪上進行 鲁-蚊縣。此故餘_婦化及修復在離子佈植情產生之損壞。 上述之回火餘可吨括快速熱餘RTP、隨為餘卿、雷射回火 或是峰_火，_火溫度職定於回火製程。舉例來說，峰伽火之溫 度係"於1000 C〜11〇〇。〇，而固態蟲晶製程之溫度則約5〇〇〇c或是更低。 、當微電子播献指小錢接面或是域接面，謂要冑之換雜濃 度乂避免接面片電阻之減少。瞬間擴散效應enhaneed 則限繼面深度’以避免短通道效應。本發明實施例揭露可採職力層25〇 以增加基底之固溶性，減少回火製程之擴散，且改進淺接面之片電阻。舉 _例來說’硼佈植可以產生石夕裂縫及石夕空隙，以增加雜質之擴散。石夕裂缝可 以藉由壓應力層修補’而發空缺可以藉由張應力層修補。因為蝴瞬間擴散 效應TED係藉由石夕裂縫進行’應用一壓應力層至源極/沒極可以減少擴散和 -接面厚度。 請參照步驟140和第5'6圖，可移除部份應力層25〇，或將其完全移 除。在-實施例中，可藉由乾蝴移除部份應力層25G，以在.22〇兩側 形成間隙壁260、270，如第5圖所示。在另一實施例中，可以藉由濕侧 凡全移除應力層25G ’如第6圖所示。其後，可進行例如形成間隙壁、離子 佈植以形成深源極/汲極之製程。 本實施例之揭錢不限定於具有MQS 爾構之微電子元件 〇503-A30932TWF(5.0) 9 1278939 -200 ’且其可以包括任何含有高摻雜區之積體電路。舉例來說，在其它實施 4中此祕電子元件2〇〇可以包括可消除可程式唯讀記憶體聊傷晶胞、 ，子抹除絲敎舰EEPR〇M驗、雜賴記鋪SRAM 4胞、動態 隨機記憶體DRAM晶胞、單電子電驗或其它微電子元件。此微電子 70件200之幾何特徵可以介於5埃〜1·埃。此微電子元件2〇〇可以包括翅 片型場效應電晶體(^印。當然，本發明之揭露可包括任何型態之電晶 體，例如單閘極電晶體、雙閘極電晶體、三間極電晶體或是多閘極電晶體， 且其可以使用在許多不同之應用上，包括感應晶胞、記憶體晶胞、邏輯晶 φ 胞或其它。 第7圖係為本發明另一實施例之剖面圖。請參照第7圖，微電子元件 包括形成在半導體晶圓之第一型元件6〇〇和第二型元件7〇〇，其中第一型係 不同於第二型。舉例來說，第一型元件6〇〇可以是顺聊，而第二型元件 700可以是PMOS電晶體。 此NMOS電晶體600可以包括p型摻雜基底61〇。閘極62〇可以形成 在基底610上，其中閘極620尚包括閘電極622和閘極絕緣層泣4。源極 630和汲極640可以藉由離子佈植摻雜仏型摻雜物，例如磷或砷，形成。應 •力層650可以形成在包括源極63〇和汲極640之基底上。形成應力層650 的參數及條件可以包括沉積方法、沉積溫度、薄膜材料、薄膜結構、薄膜 厚度或其它參數。其可以用以調整應力層65〇之應力以增加基底中n_型摻 一 雜物之固溶限制。 類似於上，PMOS電晶體700可以包括N型摻雜基底710。閘極720 可以形成在基底710上，其中閘極72〇尚包括閘電極722和閘極絕緣層724。 源極730和没極740可以藉由離子佈植摻雜型掺雜物(例如硼)形成。應力 層750可以形成在包括源極730和汲極740之基底上。形成應力層750的 參數及條件可以包括沉積方法、沉積溫度、薄膜材料、薄膜結構、薄膜厚 度或其它參數。其可以用以調整應力層750之應力以增加基底中p-型摻雜 0503-A30932TWF(5.0) 10 1278939 .物之固溶限制。應力層650和應力層750所調整之應力可以不同，而形成 NMOS電晶體600及/或PMOS電晶體700之相關製程和材料可以實質相似 於先前所描述之微電子元件200。 第8圖係為本發明一實施例之微電子電路8〇〇之剖面圖。微電子電路 800包括複數個微電子元件200，600和7〇〇，其中該些微電子元件2〇〇，6〇〇 和700可以是大約相似。 ’ 積體電路咖可以包括-半導體基底，例如梦基底，其更包括p型摻 雜區802和N塑掺雜區804，兩者係由一隔絕結構8〇6分開。隔絕結構8〇6 #可以是一區域場氧化層L0C0S或是淺溝槽絕緣結構STI。一 NMOS電晶 體810係形成在P型摻雜區802，且一 PM〇s電晶體82〇係形成在n型摻 雜區SO^NMOS電晶體81〇可以包括閘極812、摻雜之源極814和汲 極816。源極814和汲極816之厚度可低於300埃。N型摻雜物可包括磷或 坤，且因為受應力的基底在回火的製程中可增加平衡溶解極限聰 solubility limit，ESL)，摻雜物的濃度可高於在無應力基底^ N型摻雜物之 平娜解極限。NMOS電晶體可更包括一間隙壁818，其可以為經移除部份 之應力層。PMOS電晶體820可包括閘極822、源極824、p型之沒極826。 _源極824何極826之厚度可低於300埃。p型摻雜物可包括♦且因為受 應力的基底如火㈣財可增加平娜解極限㈣綱啦⑽臟办 limit，ESL)，摻雜物的濃度可高於在無應力基底之p鮮雜物之平衡溶解 .極限。NMOS f晶體可更包括一間隙壁828，其可以為經移除部份之應力 層。間隙壁818和間隙壁828可包括不同之材料，因此兩者具有不同之應 力型態(張應力或是廢應力）。間隙壁818和828可分別具有原應力層所遺留 下來的應力。上述之卩猶壁結射包括氫财、氧财、氮氧化梦、碳化 石夕或其組合，且其可以為一多層結構。 此積體電路兀件800更包括一或是多層位於微電子元件81〇、腿上之 、’’邑緣層830、84〇。第-絕緣層83〇(其本身可包括多層絕緣層)可藉由平坦化 〇503-A30932TWF(5.0) 11 1278939 以達雖於《子元件wo、82G上之讀上平坦之表面。在—實施例中， 元件810包括一 NMOS電晶體且元件82〇包括_ pM〇s電晶體。 、此積體電路元件_亦可包括蚊内連線結構咖⑽如傳統之介層插 塞或接觸窗）’和水平内連線結構_。内連線結構85〇可以延伸穿過—或 是多層絕緣層⑽、840 ’且内連線_可沿著_或是多層絕緣層83〇、_ 延伸。在-實施例中’内連線結構850、86〇可以具有雙鑲嵌結構，且其形 成之方式包括藉由侧或其它方式來圖案化絕緣層83G、84()及依序填入導 電材料(例如鋁、鎢、鈕、氮化鈕、鈦、氮化鈦、鋼或始）。 • 本發明並不限於M0S電晶體。其可以應職具初參雜區之半導體基底 上’或是其它應用。例如，掺雜區源極、摻雜多晶梦閘極、汲極、捧雜多 晶矽電阻、MOS電曰曰曰體、CMOS電晶體、雙載子電晶體、高功率電晶體或 其它之摻雜區，其中摻雜物之溶解度可增加以達成高摻雜濃度。 在形成應力層之後，可進行一或是多個回火製程，以活化或是修復基 底在經由離子佈植破壞後之晶格結構。上述之回火製程可以包括快速熱製 程RTP、固態磊晶製程SPE、雷射回火或是峰值回火。因為平衡溶解極限 (equilibriumsolubilitylimit)可以藉由應力層增加，在回火之後基底可以具有 _ 高於ESL之摻雜濃度，且其高於不包含應力層之基底。 雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明，任 何熟習此技藝者，在不脫離本發明之精神和範圍内，當可作些許之更動與 • 潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。 【圖式簡單說明】 第1圖係顯示本發明微電子元件之一實施例之流程圖。 第2-7圖係提供本發明微電子元件之一實施例方法之示意圖。 第8圖係為本發明之一實施例之微電子電路之剖面圖。 〇503-A30932TWF(5.0) 12 1278939 【主要元件符號說明】 200〜微電子元件； 222〜閘電極； 230〜源極； 250〜應力層； 600〜NMOS電晶體； 620〜閘極； 624〜閘極絕緣層； 640〜沒極； 700〜PMOS電晶體； 720〜閘極； 724〜閘極絕緣層； 740〜汲極； 802〜P型掺雜區； 806〜隔絕結構； 820〜PMOS電晶體； 814〜源極； 818〜間隙壁； 824〜源極； 828〜間隙壁； 850〜垂直内連線結構； 220〜閘極； 224〜閘極介電層； 240〜汲極； 260、270〜間隙壁； 610〜P型摻雜基底； 622〜閘電極； 630〜源極； 650〜應力層； 710〜N型摻雜基底； 722〜閘電極； 730〜源極； 750〜應力層； 804〜N型摻雜區； 810〜NMOS電晶體； 812〜閘極； 816〜汲極； 822〜閘極； 826〜P型之汲極； 830、840〜絕緣層； 860〜水平内連線結構 0503-A30932TWF(5.0) 13

Claims (1)

1278939 第94123526號申請專利範圍修正本. 一"'一”〜〜期^5.11 13 十、申請專利範圍： 忙^丨月加修(更)馬本 1· 一種微電子元件之製造方法，其微電子元件包括一具有一淺接面之半 導體基底，該方法包括： 將摻雜物摻入一基底以形成一源極區域和一汲極區域； 形成應力層於部分之該源極區域和沒極Εΐ域上，其中該應力層直接 接觸該源極區域和該汲極區域；及 對該基底進行一回火製程。 2·如申請專利範圍第1項所述之微電子元件之製造方法，其中該微電子 元件包括金氧半場效電晶體。 3.如申請專利範圍第2項所述之微電子元件之製造方法，其中該淺接面 之厚度大體上為100埃〜500埃。 4·如申請專利範圍第1項所述之微電子元件之製造方法，其中將摻雜物 摻入該基底之步驟包括一離子佈植製程。 5·如申請專利範圍第1項所述之微電子元件之製造方法，其中該摻雜物 包括棚。 6·如申請專利範圍第1項所述之微電子元件之製造方法，其中該摻雜物 包括鱗。 7·如申請專利範圍第1項所述之微電子元件之製造方法，其中該摻雜物 包括珅。 8.如申請專利範圍第1項所述之微電子元件之製造方法，其中該摻雜物 之濃度大於或等於lxl〇2〇atoms/em3。 9·如申請專概15第1項所述之微電子元件之製造方法，其中將摻雜物 換入該基底包括形成一源極和没極之輕摻雜LDD區域。 1〇·如申睛專利範園第1項所述之微電子元件之製造方法，其中形成镇 應力層係採用化學氣相沉積法CVD。 η·如申請專利範園第1項所述之微電子元件之製造方法，其中形成錄 0503-A30932TWF2/wayn( 14 1278939 第94123526號申請專利範圍修正本 修正日期·· 95.1U3 應力層係採用物理氣相沉積法PVD。 12·如申請專利範圍第1項所述之微電子元件之製造方法，其中該應力 層包括氮化石夕。 13.如申請專利範圍第1項所述之微電子元件之製造方法，其中該應力 層包括氮氧化石夕。 14·如申請專利範圍第1項所述之微電子元件之製造方法，其中該應力 層係和基底之材料一致。 15·如申請專利範圍第1項所述之微電子元件之製造方法，其中該應力 層之應力介於_2GPa-+2GPa。 16.如申請專利範圍第1項所述之微電子元件之製造方法，其中該回火 之溫度介於500。(：〜ll〇〇〇c。 17·如申請專利範圍第丨項所述之微電子元件之製造方法，其中該回火 製程包括採用快速熱回火製程。 18·如申請專利範圍第1項所述之微電子元件之製造方法，其中該回火 製程包括固態磊晶製程SPE。 19·如申請專利範圍第1項所述之微電子元件之製造方法，其中該回火 製程包括峰值回火製程。 20·如申請專利範圍第1項所述之微電子元件之製造方法，其中該回火 製程包括雷射回火製程。 21.如申請專利範圍第1項所述之微電子元件之製造方法，尚包括在回 火製程後，移除部份之應力層。 。 22·如申請專利範圍第21項所述之微電子元件之製造方法，其中移匕部 份該應力層係在一閘極兩侧形成間隙壁。 23·如申請專利範圍第22項所述之微電子元件之製造方法，其中立 份之應力層係採用乾钱刻。 “ P 24·如申請專利範圍第1項所述之微電子元件之製造方法，尚包括在回 0503-A30932TWF2/wayne 15 1278939 第 94123526 號申請專利範圍修正本 修正日期：95.11.13 火製程後，大體上移除應力層。 25.如申請專利範圍第24項所述之微電子元件之製造方法，移除該應力 層係採用濕钱刻。 26·如申請專利範圍第1項所述之微電子元件之製造方法，尚包括一間 極位於該基底上，且該閘極包括一閘電極和一閘極介電層。 27. 如申請專利範圍第1項所述之微電子元件之製造方法，其中該半導 體基底係選自於下列族群之組合：石夕、錯、鑽石、碳化石夕、坤化鎵、、 GaAsP、AlInAs、AlGaAs、GalnAs、GalnP 和 GalnAsP 〇 28. —種微電子元件之製造方法，包括： 提供一半導體基底； 進行一離子佈植步驟以在該半導體基底中形成一摻雜區； 在該摻雜區上形成一應力層以增加該半導體基底之固溶性，其中該麻 力層直接接觸該源極區域和該汲極區域；及 進行一回火製程。 29. 如申請專利範圍第28項所述之微電子元件之製造方法，其中該回火 製程之溫度介於5〇〇〇C〜1100〇C。 30·如申請專利範圍第28項所述之微電子元件之製造方法，其中該播雜 物之濃度大於或等於lxl〇2Gat〇ms/cm3。 31·如申請專利範圍第28項所述之微電子元件之製造方法，其中該應力 層包括氮化石夕 32·如申請專利範圍第28項所述之微電子元件之製造方法，其中該應力 層包括氮氧化石夕。 33·如申請專利範圍第28項所述之微電子元件之製造方法，其中該應力 層之應力介於-2GPa〜+2GPa。 34·—種微電子元件，包括： 一基底； 16 0503-A30932TWF2/wayne 1278939 修正曰期：95.11.13 第94123526號申請專利範圍修正本 -摻雜區，具有-主動摻雜濃度，其中該主動摻雜濃度大體上大於或 等於該基底中摻雜物之平衡溶解極限(ESL);及 -應力層，具有最佳化之應力以增加該基底中摻雜物之平衡溶解極限 (ESL)，且直接接觸該摻雜區。 35.如申請專利範圍第34項所述之微電子元件，其中該應力層包括氧化 矽、氮化矽、氮氧化矽、碳化矽或上述之組合。 36·—種微電子元件之製造方法，其微電子元件包括一具有一淺接面之 半導體基底，該方法包括： 將摻雜物摻入一基底以形成一源極區域和一没極區域； 形成一應力層’直接接觸遠源極區域和沒極區域表面；及 在形成該應力層之後，及對該微電子元件進行更進一步擊孝。之斤參 該基底進行一回火製程。 、王之則’對 0503-A30932TWF2/wayne 17
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