TWI278204B - Apparatus, method and system for controlling impedance compensation - Google Patents

Apparatus, method and system for controlling impedance compensation Download PDF

Info

Publication number
TWI278204B
TWI278204B TW092106628A TW92106628A TWI278204B TW I278204 B TWI278204 B TW I278204B TW 092106628 A TW092106628 A TW 092106628A TW 92106628 A TW92106628 A TW 92106628A TW I278204 B TWI278204 B TW I278204B
Authority
TW
Taiwan
Prior art keywords
control unit
impedance compensation
timing
interconnect
agreement
Prior art date
Application number
TW092106628A
Other languages
English (en)
Other versions
TW200401178A (en
Inventor
Serge Bedwani
Thien Ern Ooi
Original Assignee
Intel Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Intel Corp filed Critical Intel Corp
Publication of TW200401178A publication Critical patent/TW200401178A/zh
Application granted granted Critical
Publication of TWI278204B publication Critical patent/TWI278204B/zh

Links

Classifications

    • HELECTRICITY
    • H04ELECTRIC COMMUNICATION TECHNIQUE
    • H04LTRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L25/00Baseband systems
    • H04L25/02Details ; arrangements for supplying electrical power along data transmission lines
    • H04L25/12Compensating for variations in line impedance

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • Dc Digital Transmission (AREA)
  • Communication Control (AREA)
  • Logic Circuits (AREA)
  • Networks Using Active Elements (AREA)
  • Power Sources (AREA)
  • Cash Registers Or Receiving Machines (AREA)

Description

1278204 玖、發明說明: 【發明所屬之技術領域】 本發明關於阻抗 本發明關於半導體裝置之領域。尤其 補償之領域。 【先前技術】 矽製程技術生產越來越小型之幾何裝置,與越來越高的 整合位準和增加互連的時鐘率,因此在晶片阻抗補償電路 上所佔的角色越來越重要。由於上面所提到的該等因素, 已發現必需更頻繁地更新該等補償電路。為了對裝置溫 度、改變電壓與製程變化方面的改變負責,而要求該等更 新。此些電路通常在期間間隔的裝置作業期間被更新。上 述對以高資料率作業的裝置造成一潛在問題,特別是對於 此些使用介面協定,需要連續資料傳輸,以維持同步之裝 置。在該阻抗補償被更新時的問題是在該互連上阻抗的改 變會引起信號完整的問題,而導致可能的資料訛誤。 為了維持同步化,要求連續資料傳輸的協定是該Serial ATA協定(Serial ATA說明書訂正版1·〇發表於2001年6月28 日)。該協定允許在兩裝置間通信,例如一磁碟控制器與一 磁碟驅動器。該Serial ΑΤΑ說明書規定一系列使用成對差動 信號之互連。該Serial ΑΤΑ說明書進一步規定定期傳輸此些 調準基元。該調準基元是一預定長度之位元的預定圖樣, 由搞合到該互連之裝置識別。該調準基元使此些已喪失同 步的裝置回復位元邊界調準。 該Serial ΑΤΑ協定與其他的協定不會擱置此些阻抗補償 84328 -6- 1278204 更新作業的任何時序。需要不4 、云〇 不、不利地妨礙該連續的資料 ‘,能執行阻抗補償更新作業的能力。 、〇貝料 【實施方式】 ^種不會發生潛在資料訛誤問題,用以執行阻抗補償更 新作業之技術的實施例,其包括取得互連協㈣置期間, 其中同步化基元、填充資料與調準基㈣傳輸。例如,一 系列ΑΤΑ控制器可因初始化—虛擬交易,而取得該互連的 &制°接著當孩控制器確認沒有發生資料轉移時即可執 行-阻抗漏該作業。在—適#賴定時序與調準基元 =後’該控制器藉由發出-空操作資料框,以實行該虛擬 交易。該程序可被定期重新執行。 圖1是一包括一系列耦合到一磁碟驅動器150之介面控制 器200的電腦系統100之一實施例的方塊圖。該系列介面控 制器200包括於一輸入/輸出集線器14〇,該輸入/輸出集線器 140也耦合到一週邊匯流排145。 該電腦系統100也包括一經由一集線器互連125耦合到該 輸入/輸出集線器140之系統邏輯裝置120。該系統邏輯裝置 120耦合到一處理器11〇,也耦合到一系統記憶體13〇。 該系列介面控制器200經由一互連147耦合到該磁碟驅動 器150。就該示範實施例而言’係根據該Serial ΑΤΑ說明書 實行該互連147。其他實施例可能使用其他的互連實行,包 括平行匯流排貫行。就該不範實施例而言,該互連14 7包括 一對從該控制器200傳遞資料至該磁碟驅動器150的差動信 號,與另一對從該磁碟驅動器150傳遞資料至該控制器2〇〇 84328 1278204 的差動信號。 圖2是該系列包括一協定控制單元212與一阻抗補償控制 單元222之介面控制器200之一實施例的方塊圖。該控制器 200的許多功能可被抽象化為一鏈結層210與一實體層 220。該鏈結層210管理訊息包的形成與解碼,也偵察該互 連147的狀態。該實體層220對該互連147,也包括阻抗補償 電路提供實際連接。就該實施例而言,該協定控制單元212 是該鏈結層210的一部分,該阻抗補償控制單元222是該實 體層220的一部分。 該系列介面控制器200包括一接收由該實體層220發出之 資料(資料出215)的傳輸器230。該傳輸器230耦合到一阻抗 控制電路232。 該系列介面控制器200也包括一用以將進入的資料(資料 進217)傳遞至該實體層220的接收器240。該接收器240耦合 到一阻抗控制電路242。 該等阻抗控制電路232與242耦合到該阻抗補償控制單元 222。於二阻抗補償更新作業期間,新值由該阻抗補償控制 單元222傳遞至該等阻抗控制電路232與242。 該阻抗補償控制單元222經由一傳輸器補償請求信號(Tx Req 221)、一傳輸器補償確認信號(Tx Ack 223)、一接收器 補償請求信號(Rx Req 225)及一接收器補償確認信號(Rx Ack 227)與該協定控制單元212通信。 下面與圖3至8相關的論述,詳細說明該控制器200的阻抗 補償更新作業。一般而言,該阻抗補償控制單元222定期判 84328 -8 - 1278204 定該等指示希望能執行—阻抗補償更新作業的請求信號 221或225之一。該協定控制單元212實行所有現行的資料傳 輸或接收作業,然後藉由初始化一虛擬作業,以取得該互 連147的控命J。該協定控制單元212接著判定該等確認信號 223或227之一。然後釋放該阻抗補償控制單元222,以傳遞 新值給該等阻抗控制電路232與242。在允許一設定時序與 等候一調準基元被傳輸之後,該阻抗補償控制單元222解除 判足孩請求信號。該協定控制單元212接著解除判定該確認 乜唬。然後孩協疋控制單元212傳輸一空操作。該空操作可 以是一控制暫存器或一狀態暫存器的無效更新。一,,無效更 新表示該暫存器的内容沒有任何改變。該空操作的傳輸實 行先前初始化的虛擬作業。接著回復正常作業。由於下面 僅概述該程序,該系列互連協定(於該示範案例中,該協定 附在該Serial ΑΤΑ說明書)被用於建立一視窗,其中該阻抗 補償更新會發生,但不會有資料訛誤的風險。 由該實·體層220定期產生上面所提到調準基元。就該示範 實施例而言,在每一 256雙字組資料之後,傳輸該調準基 兀。在一阻抗補償更新作業之後,回復正常作業之前,等 待一調準基元被傳輸,在任何資料訛誤發生之前,消除阻 抗的改變’會導致所有的位元同步化問題。 该實體層220在該接收器240,藉由判定一調準偵測信號 213通知接受一调準基元的該鍵結層21〇。 圖3是顯示協定中阻抗補償以在閒置介面作業期間判定 該傳輸器校正請求信號221為開始之序列的時序圖。在時序 84328 1278204 310,該傳輸器介面230產生閒置訊息包。在時序3 10判定該 傳輸器補償請求信號(Tx Req 221)。該Tx Req信號221的判 定表示該阻抗補償控制單元222希望能更新該阻抗控制電 路232。 為回應該Tx Req信號221的判定,一傳輸器準備好的訊息 包(TX—RDY)被傳輸。之後立刻接收一接收器準備好的訊息 包(RXJIDY) 〇就該示範實施例而言,在該互連147之另一 端的裝置是該磁碟驅動器150。當該RX_RDY訊息包被接收 0 時,該協定控制單元212知道該控制器200命令該介面147。 接著在時序320,該協定控制單元212判定該傳輸器補償確 認信號(Tx Ack 223)。 為回應該Tx Ack信號223的判定,該阻抗補償控制單元 222藉由傳遞新值給該阻抗控制電路232,以執行該阻抗補 償更新作業。在一設定時序之後與至少一調準基元被傳輸 之後,在時序330該Tx Req信號221被解除判定。為回應該 Tx Req信號221的解除判定,該Tx Ack信號223被解除判 籲 定,而且在時序340,該協定控制單元212發出一空操作。 在該空操作傳輸之後,該磁碟驅動器150回應一 π接收器同 意’’訊息包(R—OK)指示該空操作訊息包已被接收。該介面 147接著回復正常作業。 圖4是顯示協定中阻抗補償以在傳輸作業期間判定一傳 輸器校正請求信號(Tx Req 221)為開始之序列的時序圖。在 時序410,該傳輸器介面230傳輸資料包。在時序410判定該 傳輸器補償請求信號(Tx Req 221)。該Tx Req信號221的判 84328 -10- 1278204 定表示該阻抗補償控制單元222希望能更新該阻抗控制電 路232 〇 為回應該Tx Req信號221的判定,並在接受該R_OK訊息 包之後,一傳輸器準備好的訊息包(TX—RDY)被傳輸。之後 立刻接收一接收器準備好的訊息包(RX_RDY)。當該 RX—RDY訊息包被接收,該協定控制單元212知道該控制器 200命令該介面147。該協定控制單元212接著在時序420判 定該傳輸器補償確認信號(Tx Ack 223)。 鲁 為回應該Tx Ack信號223的判定,該阻抗補償控制單元 222藉由傳遞新值給該阻抗控制電路232,以執行該阻抗補 償更新作業。在一設定時序之後與至少一調準基元被傳輸 之後,在時序430,該Tx Req信號221被解除判定。為回應 該Tx Req信號221的解除判定,該Tx Ack信號223被解除判 定,而且在時序430,該協定控制單元212發出一空操作。 在該空操作傳輸之後,該磁碟驅動器150回應一’’接收器同 意’’訊息包(R_OK)指示該空操作訊息包已被接收。該介面 馨 147接著回復正常作業。 圖5是顯示協定中阻抗補償以在接收作業期間判定一傳 輸器校正請求信號(Tx Req 221)為開始之序列的時序圖。在 時序510,該接收器介面240接收資料包。在時序510判定該 傳輸器補償請求信號(Tx Req 221)。該Tx Req信號221的判 定表示該阻抗補償控制單元222希望能更新該阻抗控制電 路 232。 為回應該Tx Req信號221的判定,並且在傳輸該11_0〖訊 84328 -11 - 1278204 息包之後,一傳輸器準備好的訊息包(TXJRDY)被傳輸。之 後立刻接收一接收器準備好的訊息包(RX_RDY)。當該 RX—RDY訊息包被接收,該協定控制單元212知道該控制器 200命令該介面147。接著在時序520,該協定控制單元212 判定該傳輸器補償確認信號(Tx Ack 223)。 為回應該Tx Ack信號223的判定,該阻抗補償控制單元 222藉由傳遞新值給該阻抗控制電路232,以執行該阻抗補 償更新作業。在一設定時序之後與至少一調準基元被傳輸 之後,在時序530,該Tx Req信號221被解除判定。為回應 該Tx Req信號221的解除判定,該Tx Ack信號223被解除判 定,而且在時序530,該協定控制單元212發出一空操作。 在該空操作傳輸之後,該磁碟驅動器150回應一’’接收器同 意π訊息包(R_OK)指示該空操作訊息包已被接收。該介面 147接著回復正常作業。 圖6是顯示協定中阻抗補償以在間置介面作業期間判定 一接收器校正請求信號(Rx Req 225)為開始之序列的時序 圖。在時序610,判定該Rx Req信號225。該Rx Req信號225 的判定表示該阻抗補償控制單元希望能更新該阻抗控制電 路242。為回應該Rx Req信號225的判定,該協定控制單元 212發出一傳輸器準備好的訊息包(TX_RDY)。接著一接收 器準備好的訊息包(RX_RD Y)被接收。 在時序620,為回應接受該RX_RDY訊息包,判定該接收 器校正確認信號(Rx Ack 227)。接著該阻抗補償控制單元 222藉由傳遞新值給該阻抗控制電路242,以執行該阻抗補 84328 -12- 1278204 償更新作業。 由於耦合到該接收器240的該阻抗控制電路242已被更 新,該阻抗補償控制單元必須等待一設定時序,而且在解 除判定該Rx Req信號225之前,也必須等待直到該接收器 240接收一調準基元。當在該接收器240發現該調準基元 時,在時序630,該實體層220判定該調準偵測信號213。在 接受該調準基元之後,在時序640發生釋放該阻抗補償控制 單元222,以解除判定該Rx Req信號225。在時序650,一無 φ 操作訊息包被傳輸,接著一R_OK訊息包被接收。然後回復 正常作業。 圖7是顯示於協定中阻抗補償以在傳輸作業期間判定一 接收器校正請求信號(Rx Req 225)為開始之序列的時序 圖。在時序710,該Rx Req信號225被判定。該Rx Req信號 225的判定表示該阻抗補償控制單元希望能更新該阻抗控 制電路242。為回應該Rx Req信號225的判定,並且在接受 一指示該資料傳輸已結束的R_〇K訊息包之後,該協定控制 單元212發出一傳輸器準備好的訊息包(TXJRDY)。接著一 接收器準備好的訊息包(RX_RD Y)被接收。 在時序720,為回應接受該RX_RDY訊息包,判定該接收 器校正確認信號(Rx Ack 227)。接著該阻抗補償控制單元 222藉由傳遞新值給該阻抗控制電路242,以執行該阻抗補 償更新作業。 由於耦合到該接收器240的該阻抗控制電路242已被更 新,該阻抗補償控制單元必須等待一設定時序,而在解除 84328 -13- 1278204 判定該Rx Req信號225之前,也必須等待直到該接收器240 接收一調準基元。當在該接收器240發現該調準基元時,該 實體層220在時序730判定該調準偵測信號213。在接受該調 準基元之後,在時序740發生釋放該阻抗補償控制單元 222,以解除判定該RxReq信號225。在時序750, 一無操作 訊息包被傳輸,接著一 R-OK訊息包被接收。然後回復正常 作業。 圖8是顯示協定中阻抗補償以在接收作業期間判定一接 收器校正請求信號(RxReq 225)為開始之序列的時序圖。在 時序810判定該Rx Req信號225。該RxReq信號225的判定表 示該阻抗補償控制單元希望能更新該阻抗控制電路242。為 回應該Rx Req信號225的判定,並且在傳輸一指示該進入之 資料已被接收的尺_〇^:訊息包之後,該協定控制單元212發 出一傳輸器準備好的訊息包(TX_RD Y)。接著一接收器準備 好的訊息包(RX—RD Y)被接收。 在時序820,為回應已接受該RX—RDY訊息包,判定該接 收器校正確認信號(Rx Ack 227)。接著該阻抗補償控制單元 222藉由傳遞新值給該阻抗控制電路242,以執行該阻抗補 償更新作業。 由於耦合到該接收器240的該阻抗控制電路242已被更 新,該阻抗補償控制單元必須等待一設定時序,而且在解 除判定該Rx Req信號225之前,也必須等待直到該接收器 240接收一調準基元。當在該接收器240發現該調準基元 時,該實體層220在時序830判定該調準偵測信號213。在接 84328 -14- I278204 受M調準基元之後,在時序84〇發生釋放該阻抗補償控制單 元222,以解除判定該Rx Req信號225。在時序850,一無操 作訊息包被傳輸,接著一 R—OK訊息包被接收。然後回復正 常作業。 顯示於圖3至8的時序關係圖並未按比例描纟會,而且只是 用以說明發生於該等示範實施例之該等事件的順序。 於上述之說明書中,已經以相關的特定示範實施例描逑 本發明。然而,顯然不需達背本發明於該附加申請專利範 圍所提出較廣泛的精神與範圍,即可進行各種的修改與^
變。因此,該說明書與該等圖*著重說明,並無限制本發 明的意思。 X 於該說明書中所提到的"一實施例”、"若干實施例,,或,,其 他實施例”意謂著與該等實施例相關之特別特性、結構或特 徵的描:包括於至少若干實施例,但不需要是所有的實施 例。”一實施例”或•,若干實施例"的各種現象不需要全部屬於 同一實施例。 、 【圖式簡單說明】 由上面本發明之實施例的詳細描述與該等附加圖示,能 狗更加瞭解本發明,然而,所描述的該等特定實施例並非 用於限制本發明,而只^為了說明與瞭解本發明。 圖1疋一電腦之-實施例的方塊圖,該電腦包括一系列 合一磁碟驅動器的介面控制器。 圖2是-系列包括—協定控制單元與一阻抗補償單 介面控制器的實施例的方塊圖。 、 84328 !278204 圖3是顯示協定中阻抗補償以在閒置介面作業期間判定 一傳輸器校正請求信號為開始之序列的時序圖。 圖4是顯示協定中阻抗補償以在傳輸作業期間判定一傳 輸器校正請求信號為開始之序列的時序圖。 圖5是顯示協定中阻抗補償以在接收作業期間判定一傳 輸器校正請求信號為開始之序列的時序圖。 圖6是顯示協定中阻抗補償以在閒置介面作業期間判定 一接收器校正請求信號為開始之序列的時序圖。 圖7是顯示協定中阻抗補償以在傳輸作業期間判定一接 收器校正請求信號為開始之序列的時序圖。 圖8是顯示協定中阻抗補償以在接收作業期間判定一接 收器校正請求信號為開始之序列的時序圖。 【圖式代表符號說明】 100 電腦系統 110 處理器 115 處理器匯流排 120 系統邏輯裝置 125 集線器互連 130 系統記憶體 140 輸入/輸出集線器 145 周邊匯流排 147 互連 150 磁碟驅動器 200 Serial介面控制器 84328 -16 - 1278204 210 鏈結層 212 協定控制單元 213 偵測信號 215 資料輸出 217 資料輸入 220 實體層 221 傳輸器補償請求信號 222 阻抗補償控制單元 223 傳輸器補償確認信號 225 接收器補償請求信號 227 接收器補償確認信號 230 傳輸器 232,242 阻抗控制電路 240 接收器 17- 84328

Claims (1)

  1. I2782(Mi〇6628號專利申請案 彻— 中文申請專利範圍替換本(95年7月)〜 "二/ ' ϊ 1 q 拾、申請專利範圍: % 一」 1 · 一種用以控制阻抗補償之裝置,其包括: 一包括一可更新之阻抗補償電路的輪出單元; 一耦合到該阻抗補償電路之阻抗補償控制單元;及 —耦合到該阻抗補償控制單元之協定控制單元’,該協 疋控制單元決定一執行一阻抗補償更新作業之時序。 2·如申請專利範圍第β之裝置,其中該執行該阻抗補償更 新作業之時序是當沒有資料框被傳輸時。 3. 如申請專利範圍第2項之裝置,該阻抗補償控制單元向該 協定控制單元判定一請求信號。 4. 如申請專利範圍第3項之裝置,該協定控制單元向該阻抗 補償控制單元判定—確認信號,該阻抗補償控制單元為 回應孩判疋的確認信m ’而執行該阻抗補償更新作業。 5. ”請專利範圍第4項之裝置,進一步包括一輸入單元, 、輸入單元興忒輸出單元耦合到一互連,該互連提供與 一外部裝置連接。 Μ 6. 如申睛專利範圍第5項之裝置,該協定控制單元在判定該 確認信號之前,取得該互連的控制。 7_如申請專利範園第6项之裝置,該協定控制單元藉由傳輸 -傳輸器準備好的訊息包與等待接收—接收器準備好的 訊息包,以取得該互連的控制。 2申响專利園第7项之裝置,該協定控制單元在解除判 &邊確5忍4唬〈前,需等待直到-調準基元被傳輸。 如申叫專利I已園第8项之裝置,該協定控制單元在解除判 84328-940707.doc 1278204 定該確認信號之後,發出- 10. 一種用以控制阻抗補償之方法,其包括: 間;及 ,執行一 決定-沒有資料包在一互連上傳送的時序期 於該沒有資料包在該互連上傳送之時序期間 阻抗補償作業。 器準備好的訊息包 U.=請專利範圍第H)項之方法,其中決定1有資科包 二:連上傳送的時序期間包括在該互連上傳輸一傳輸 12. 如中請專利範圍第U項之方法,其中決定―没有資料包 在-互連上傳送的時序期間進—步包括接收—接收器準 備好的訊息包。 卞 13·:申請:利範圍第12項之方法,進一步包括從一阻抗補 償控制單元傳遞一請求信號給一協定控制單元,該請求 的傳遞發生在決定—沒有資料包在_互連上傳送的時序 期間之前。 14.如申叫專利範圍第丨3項之方法,進一步包括從該協定控 制單7L傳遞一確認信號給該阻抗補償控制單元,該確認 信號的傳遞發生在之前已決定的該沒有資料包在一互連 上傳送的時序期間。 15·如申請專利範圍第14項之方法,其中於該沒有資料包在 该互連上傳送之時序期間,為回應該確認信號從該協定 控制單疋至該阻抗補償控制單元的傳遞,而發生執行該 阻抗補償作業。 16· —種用以控制阻抗補償之系統,其包括: 84328-940707.doc -2- Ϊ278204 第一裝置,其包括 作年I月V曰
    -包括-可更新之阻抗補償電路的輸出單元, -搞合到該阻抗補償電路之阻抗補償控制單元,及 一耦合到該阻抗補償控制單元之協定控制單元,該 協定控制單元決定執行一阻抗 補償更新作業的時序;及 一經由一互連_合到該第一裝置之第二裝置,該互 連耦合到該第一裝置之輸出單元。 7·如申請專利範圍第16項之系統,其中該執行阻抗補償更 新作業之時序是當沒有資料框在該互連上傳輸。 18·如申請專利範圍第17項之系統,其中該互連是一系列具 有一從該第一裝置流向該第二裝置的資料流與另一從該 第二裝置流向該第一裝置的資料流的互連。 19·如申請專利範圍第18項之系統,其中使用成對的差動信 號實行該互連。 1Λ •如申請專利範圍第19項之系統,其中該第一裝置是一系 列互連的控制器,而該第二裝置是一磁碟驅動器。 84328-940707.doc 3- I27_M〇6628號專利申請案 中文圖式替換頁(94年7月)
    iliuHlHIH HJnscD osi 固 ofgseluixi—i 84328-940707.doc 127(^^*06628號專利申請案 中文圖式替換頁(94年7月) _]月7日修(更)正替换頁
    0 芬{35 i 寸® 84328-940707.doc -4 - 127^^06628 tttt 中文圖式替換頁(94年7月)
    i OES ozs ov-s I 84328-940707.doc 127^0^06628 tttt 中文圖式替換頁(94年7月)
    0S90S 0S 03 0Ξ 9祖 84328-940707.doc -6- I27$(Q^06628號專利申請案 中文圖式替換頁(94年7月)
    osi qw αεζ op 84328-940707.doc 127秘ίΜ〇6628號專利申請案 中文圖式替換頁(94年7月)
    gcoos OS OS olGO i 84328-940707.doc
TW092106628A 2002-03-29 2003-03-25 Apparatus, method and system for controlling impedance compensation TWI278204B (en)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
US10/112,028 US7356555B2 (en) 2002-03-29 2002-03-29 In-protocol impedance compensation control

Publications (2)

Publication Number Publication Date
TW200401178A TW200401178A (en) 2004-01-16
TWI278204B true TWI278204B (en) 2007-04-01

Family

ID=28453222

Family Applications (1)

Application Number Title Priority Date Filing Date
TW092106628A TWI278204B (en) 2002-03-29 2003-03-25 Apparatus, method and system for controlling impedance compensation

Country Status (8)

Country Link
US (1) US7356555B2 (zh)
EP (1) EP1491016B1 (zh)
CN (1) CN1656760B (zh)
AT (1) ATE413048T1 (zh)
AU (1) AU2003230716A1 (zh)
DE (1) DE60324400D1 (zh)
TW (1) TWI278204B (zh)
WO (1) WO2003085918A1 (zh)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8112578B2 (en) 2001-11-01 2012-02-07 Micron Technology, Inc. Low power, hash-content addressable memory architecture
US7389194B2 (en) * 2005-07-06 2008-06-17 Rambus Inc. Driver calibration methods and circuits
US7747796B1 (en) * 2007-12-20 2010-06-29 Nvidia Corporation Control data transfer rates for a serial ATA device by throttling values to control insertion of align primitives in data stream over serial ATA connection
CN106354686B (zh) * 2016-08-22 2019-03-26 广州慧睿思通信息科技有限公司 一种基于fpga的sata接口数据流控制器及控制方法

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4964116A (en) 1988-11-02 1990-10-16 Ant Nachrichtentechnik Gmbh DS3 - line interface linear array (lila)
JP3197607B2 (ja) * 1992-05-13 2001-08-13 富士通株式会社 時間スイッチ装置
JPH07287628A (ja) * 1994-04-18 1995-10-31 Fujitsu Ltd ドライブの活性挿抜装置
US6137524A (en) * 1995-10-30 2000-10-24 Zekko Corporation Transmitter and receiver circuits for transmission of voice, data and video signals for extended distances
US5898321A (en) * 1997-03-24 1999-04-27 Intel Corporation Method and apparatus for slew rate and impedance compensating buffer circuits
US6438636B2 (en) * 1998-12-23 2002-08-20 Intel Corporation Updating termination for a bus
US6560666B1 (en) * 1999-11-23 2003-05-06 Intel Corporation Hub link mechanism for impedance compensation update
US6541996B1 (en) * 1999-12-21 2003-04-01 Ati International Srl Dynamic impedance compensation circuit and method
US6331785B1 (en) * 2000-01-26 2001-12-18 Cirrus Logic, Inc. Polling to determine optimal impedance
US6549357B1 (en) * 2000-02-25 2003-04-15 Texas Instruments Incorporated Selectable input pole compensation for a disk drive read head
US6624659B1 (en) * 2000-06-30 2003-09-23 Intel Corporation Dynamically updating impedance compensation code for input and output drivers
US6445316B1 (en) * 2000-09-29 2002-09-03 Intel Corporation Universal impedance control for wide range loaded signals
KR100410536B1 (ko) * 2001-02-05 2003-12-18 삼성전자주식회사 터미네이션 회로의 임피던스 업데이트 장치 및 방법
US6573747B2 (en) * 2001-09-28 2003-06-03 Intel Corporation Digital update scheme for adaptive impedance control of on-die input/output circuits
US6842035B2 (en) * 2002-12-31 2005-01-11 Intel Corporation Apparatus and method for bus signal termination compensation during detected quiet cycle

Also Published As

Publication number Publication date
EP1491016A1 (en) 2004-12-29
TW200401178A (en) 2004-01-16
CN1656760B (zh) 2010-05-26
WO2003085918A1 (en) 2003-10-16
US20030188069A1 (en) 2003-10-02
EP1491016B1 (en) 2008-10-29
US7356555B2 (en) 2008-04-08
CN1656760A (zh) 2005-08-17
AU2003230716A1 (en) 2003-10-20
ATE413048T1 (de) 2008-11-15
DE60324400D1 (de) 2008-12-11

Similar Documents

Publication Publication Date Title
US7827325B2 (en) Device, system, and method of speculative packet transmission
US7793030B2 (en) Association of multiple PCI express links with a single PCI express port
US8443126B2 (en) Hot plug process in a distributed interconnect bus
TWI320142B (en) Bus connection system
KR101812835B1 (ko) 직렬 인터페이스
JP3636157B2 (ja) データ転送制御装置、電子機器及びデータ転送制御方法
EP3465453B1 (en) Reduced pin count interface
KR20040029010A (ko) 플로우 제어를 구현하는 범용 입출력 아키텍쳐, 프로토콜및 관련 방법
US20090063717A1 (en) Rate Adaptation for Support of Full-Speed USB Transactions Over a High-Speed USB Interface
JP2008545319A (ja) Rs−232/i2c変換icとホスト間の通信用ソフトウェア層
CN111857838A (zh) 用于管理ufs装置与ufs主机之间的通信的方法和系统
KR20120019407A (ko) 직렬 연결 scsi 확장자 및 이를 통한 데이터 전송 방법
JP3636158B2 (ja) データ転送制御装置及び電子機器
TWI278204B (en) Apparatus, method and system for controlling impedance compensation
US6889265B2 (en) Apparatus and method to allow and synchronize schedule changes in a USB enhanced host controller
US7428600B2 (en) Data transfer control device, electronic equipment, and data transfer control method
TWI239508B (en) Storage device controller apparatus, storage system and storage method
JP2001184270A (ja) 誤り訂正アルゴリズムによるユニバーサル・シリアル・バス上の等時性転送方法
JP2005293283A (ja) フロー制御の初期化方法および情報処理装置
CN116685959A (zh) 支持pcie 6.0、cxl 3.0和upi 3.0协议的逻辑物理层接口规范
TW432286B (en) Bus retry read method
TWI743736B (zh) 資料傳輸系統、電路與方法
JP4127071B2 (ja) データ転送制御装置、電子機器及びデータ転送制御方法
TWI246651B (en) An enhanced general input/output architecture and related methods for establishing virtual channels therein
TWI240859B (en) Error forwarding in an enhanced general input/output architecture and related methods

Legal Events

Date Code Title Description
MM4A Annulment or lapse of patent due to non-payment of fees