TWI271653B - Apparatus and method for multi-threaded processors performance control - Google Patents

Description

1271653 並很快唤醒來執行碼歧務匯流排主錢詢處理。處理哭 可依需要經由例如C2，C4的較低狀態而前進週期二 ::省甚至更多電力。。是_停止允許、或行動"快開始"狀 悲’其中典型時脈會於停㈣大部分時間被丢棄。處理哭 可在C2狀態服務探詢。⑽態亦支援相當低延遲離開^ 允許軟體可很快重新開始執行。C3是—熟睡狀態，其中時 脈可以是整個處理器的内部或外部閘控。在C3狀態，處理 器不能探詢匯流排主式處理。最後，C4狀態是C3狀態的變 化，藉使時脈可停止，而且電壓會減少到此操作位準（電壓 只足以維持處理器狀態）。既然漏電力是與運用在此部份的 电壓有關，所以C4狀態在將處理器電力減少到非常低位準 疋非常好。 行動電腦系統實施來節省電力的另一技術是動態調整處 理备操作的頻率與電壓。例如，在較低頻率與電壓上操作 處理器可幫助減少處理器電力消耗。在較低頻率與電壓上 操作處理器不能停止處理器，但是可改變處理器的效率位 準可動怨调整處理器的頻率與電壓允許處理器更能反應 在％腦系統發生的事件。例如，當電腦系統的溫度上升到 —不想要的位準，相反停止處理器及造成電腦系統突然中 止'時’頻率便會減少。當頻率減少時，電壓便會減少。例 如’當處理器的效率位準減少2〇%時，處理器的電力消耗 便會減少50%。它是效率與電力比較的非線性優缺點取 捻。因此’當工作量較輕（例如，電子郵件、文書處理等）， 處理益能以低效率與低電壓執行，以更有效率位準操作， 87690 1271653 以電池持續較久。或者，當有需要較高效率的應用時，頻 率與電壓便會以電池壽命為代價來動態增加，以提供最有 可能的效率。 超線程技術（HT)是來自美國加州聖塔克羅拉（Santa Clara) 市Intel® Corporation公司的技術，其允許使用單一實際處理 器同時執行線程。一實際處理器可視為——實際處理器晶 粒，或在處理器的Intel Pentium® 4系列的情況是單一包 裝。超線程技術是將兩個邏輯處理器合併在一實際處理器 晶粒。一邏輯處理器對於作業系統是獨立的處理器，可從 系統的其他處理器執行碼及維持唯一結構狀態。超線程技 術係透過將結構狀態複製而達成，而且每個結構狀態是共 用一組處理器執行資源。 當一處理器支援超線程技術時，多重線程可同時執行。 因為在兩個邏輯處理器的線程同時停止是不可能，所以共 用執行單元能以一特定時脈率更有效利用結果較高的整體 效率。當支援超線程技術的處理器在行動電腦系統實施 時，效率與電力管理的問題會是重點。 【發明内容】 在一具體實施例中，揭示一種用以管理一處理器效率狀 態的方法。處理器可以是一多重線程處理器，並包括兩個 或多個邏輯處理器。當作業系統（〇S)存取預定位址埠時， 一系統管理中斷（SMI)便會產生。因此，處理器的效率狀態 可調整，此是因存取的位址埠而定。 【實施方式】 87690 1271653 在下述，為了說明目w，許多特殊細節將說明，為了要 提供對本發明的完全了解。然而，熟諳此技者㈣知道本 發明可在沒有這些特殊細節實施。在其他範例，眾所週知 的結構、處理與裝置是以方塊圖形式顯示或以摘要方式參 考，為了要提供簡要說明。 > 邏輯處理器 圖1描述支援多重邏輯處理器的一處理器範例方塊圖。處 理器100包括兩個邏輯處理器1〇5與11〇。例如，處理器 可支援超線程技術（HT)，並包括兩個結構狀態1〇1與f〇2， 以使處理器100視為兩個邏輯處理器1〇5與11〇。熟諳此技者 可確認實際處理器可支援超過兩個邏輯處理器，而且每個 是與一結構狀態有關。兩個邏輯處理器105與110是共用相 同的執行資源11 5、快取記憶體i 2 〇、系統匯流排丨2 5與主記 te體130。實際處理器}⑽可排程邏輯處理器1〇5與ιι〇可用 的交錯線程。例如，邏輯處理器11〇是在⑺狀態，而邏輯處 理备105疋在C1狀怨，或兩著在c〇狀態，或兩者在ci狀態 是可能的。當一邏輯處理器是在。狀態時，共用的執行資 源115可釋放其他非閒置邏輯處理器來使用。 典型上’目前裝載作業系統是根據系統是一多重處理器 系統而不是具有多重邏輯處理器的單一實際處理器系統的 假設而操作。圖2描述當使用具有多重邏輯處理器的一處理 為時的作業系統如何操作範例方塊圖。支援多重處理器的 目前安裝作業系統（例如，來自美國華聖頓州微軟公司產品 的Window XP與Window 2000)是設計來與多重實際處理器 87690 1271653 工作。作業系統假設是在系統每一處理器是個別管理的獨 立實體。他們預期每個實際處理器只包含單一邏輯處理 器，並管理實際處理器的效率，而無需考慮在實際處理器 的個別邏輯處理器的狀態。例如，請即參考圖2，0S 200 假設每當它在一實際處理器1〇〇(在多重處理器系統）上執行 一操作時，操作不會對另一實際處理器造成影響。現階段 的作業系統是對稱的，在於他們假設處理器是相同功能， 而在一處理器上執行的操作不會影響另一處理器。因為邏 輯處理器105與110是在共用共同電壓206與内部時脈208的 相同晶粒上，所以獨立改變每個邏輯處理器的效率狀態是 不可能的。一邏輯處理器的效率狀態任何變化會影響到其 他邏輯處理器的效率狀態。 系統管理模式（SMM) 對於一具體實施例而言，在圖1描述的邏輯實際處理器 105與110可支援電力管理的系統管理模式（SMM)。系統管 理模式可提供用以執行不會與作業系統或應用程式干擾的 電力管理軟體常式或處理器的環境。系統管理模式可透過 使用硬體或軟體產生一系統管理中斷服務請求（在此稱為 SMI)而進入。例如，當一系統管理中斷傳送給邏輯處理器 105時，邏輯處理器105便會進入系統管理模式，並在一 SMRAM位址空間執行一系統管理模式軟體常式，以服務與 系統管理中斷有關的請求。一 SMRAM位址空間是從記憶體 130分開的一記憶體位址空間。SMRAM位址空間是在實際 處理器100上提供，並用於系統管理模式軟體常式的儲存與 87690 -10- 1271653 執行。SMRAM位址空間可從記憶體130區別，以確保在系 統管理模式中執行的軟體常式不會與作業系統或應用軟體 衝突。系統管理模式對於熟諳此技者是已知的。 對於一具體實施例而言，在支援多重邏輯處理器（例如， 支援超線程技術的處理器，例如在圖1描述的處理器1〇〇)的 處理斋中，當產生一系統管理中斷時，兩個邏輯處理器 105與110便會進入系統管理模式，而不管系統管理中斷傳 送給那個邏輯處理器105與110。邏輯處理器1〇5與11〇是共 用相同的SMRAM，但是可使用SMRAM的不同區域。例如， 當作業系統需要來自在與邏輯處理器1〇5有關的SMRAM中 軟體常式的服務時，作業系統會使系統管理中斷傳送給邏 輯處理斋105。然後作業系統執行會暫時中止。然後，邏輯 處理為105會進入系統管理模式。邏輯處理器11〇亦會進入 系統言理模式。然後，邏輯處理器1〇5執行對應在它 中SMI的一軟體常式來服務請求。邏輯處理器ι〇5然後會離 ，系、’充g理模式。當邏輯處理器1〇5執行一重新開始 指令時，便會執行從系統管理模式離開。邏輯處理器110亦 匕k系統I理模式離開。作業系統執行然後會持續。 對，-具體實施例而言，同步可執行，以確保兩個邏輯 處理為105與110可同時進入及離開系統管理模式。當產生 系、’·充g理中斷時，它便會傳送給所有處理器（邏輯及/或實 際）°圖3A與3B是根據一具體實施例而描述同步處理範例^ 當第-邏輯處理器進人系、统管理模式時，第—邏輯處理器 87690 -11- 1271653 5的處理便會從方塊365流向方塊37〇，其中第二邏輯處理 器執行一指令（例如，重新開始）以離開系統管理模式。連接 圖3B到圖3A方挽355虚線描逑由第二邏輯處理器傳送給第 一邏輯處理器的通知範例。同樣地，連接_到圖π方塊 325的虛線描述由第—邏輯處理器傳送給第：邏輯處理器 的通知範例。 狀態槔輿萝新士卒 對於一具體實施例而言，當— A "邂1耳處理斋執行一輸入/輸 出扣々以從取一特殊輸入/輸出蜂一 十T 糸統官理中斷陷阱 曰屋生。例如，有關實際處理器1〇〇 山多』乐、、死基本輸入/輸 出系、、无（BIOS)可建構來允許產生一 處理器執行存取-特奸人I 中斷。當邏輯 什狀狩殊輸入/輸出埠（或暫在 /輸出指令時，手统BIOS#i ^早（义秦存奋位址）的輸入 , f '系統m〇s便會確認輸入/輸出璋是 ^效率狀態或控制效率狀態的特殊埠之-，域手统管又 理中斷產生。當作業系統在輸 = 務完成時，系統管理中斷能 切待SM!的服 统管理模十^ 晴月匕使避輯處理器1〇5與110進入系 輸入/輸出埠。者服矛欠罕_系統中建立虛擬 干 田服務系統管理古磨 暫時中止。作業手％ # & _ ，，作業系統執行便會 存，並在從系統管理模式離門；里模式之前儲 後可在下—产…、開，原。作業系統執行然 卜扣令上重新開始。並 管理切。因為輸人亦可用來產生系統. 化，所以使用在此# 印7〆、而對作業系統的最小變 文斤J在此描述的輸 對於一JL f奮#你丨 月，4曰々曰是有利的。 ^把貫施例而言， 業系、、死4要找出一邏輯處 87690 -13- 1271653 理器的效率狀態時5 _特殊狀態埠便可被讀取，而且當作 業系統想要更新邏輯處理器的效率狀態時，一特殊更新埠 便可使用想要的效率狀態窝人。或者，相同埠可用於兩個 勺例如田作業系統送出一輸入/輸出指令以從狀態埠 讀取時，邏輯處理器的_效率狀態便會傳回。此可以=作 業系統預期傳回的效率狀態。如稍後的描述，冑回給作業 系統的效率狀態可以或不能是邏輯處理器實際操作的一效 率狀悲。當作業系統送出一輸入/輸出指令以窝入更新埠 時、，邏輯處理器的效率狀態可根據輸人/輸出指令提供的想 要效率狀態來修改。如㈣的描述，作業㈣提供的想要 效率狀態可以或不能料改變邏輯處理器實際正在操料 一效率狀態。 虛擬與實際效率舳能暫存器 對於一具體實施例而言，兩組暫存器可用來儲存邏輯處 理器的效率狀態。當邏輯處理器進入系統管理模式時，暫 存器可以是在SMRAM的記憶體位置，並可存取。一組暫存 器是與第一邏輯處理器105有關，而且另一組暫存器是與^ 二邏輯處理器110有關。每組暫存器包括一虛擬效率狀態暫 存為。虛擬效率狀態暫存器可用來儲存作業系統已知的一 效率狀態。此稱為一虛擬效率狀態。 每組暫存器亦包括一真實或實際效率狀態暫存器。實際 效率狀態暫存器可用來儲存邏輯處理器實際正在操作的一 效率狀態。此稱為一真實或實際效率狀態。注意，一邏輯 處理器的虛擬效率狀態與實際效率狀態可以或不類似。具 87690 -14- 1271653 有虚擬效率狀態暫存器與實際效率狀態暫存器可使作業系 統思考它可獨立管理該等邏輯處理器每一者的效率狀態。'、 取回效率^ 圖4疋根據具體實施例而描述用來取回—邏輯處理 =狀態的-處理範例流程圖。對於一具體實施例而言二 當作業系統請求—邏輯處理器的效率狀態時，邏輯處理哭 效率”便會傳回。在方塊他，第—邏輯處理器; 灯續取狀恶埠的一輸入/輸出指令。如方塊4ι〇所示，嘈 取狀態埠可使系統管理中斷產生。此時，在實際處理哭: ^斤有：輯處理器會進入系統管理狀態。當在系統管：狀 二關系統管理中斷的軟體常式便會執行，以 個避輯處理器接收系統管理中斷。此可透過檢查邏輯處理 ㈣行及識別最後指令是否為—輸人/輸出指令的最奸 令而完成’而且它的運算元表示狀態埠。在此範例中，J ^塊415所示’當軟體常式識別接收系統管理中斷 — ^處理器的邏輯處理器時，軟體常式便可存取與第一邏= :理器有關的虛擬效率狀態暫存器，以取回虛擬效率狀 怨0在方塊420，第一邏輯虛理哭的忐 處理㈣仏效率狀態會傳回。 圖5是根據具體實施例而描述用來更新—邏輯處 ^態的-處理範例流程圖。在方⑽5，第_邏輯處= 1行將一想要的效率狀態寫到更新埠的-輸入/輸奸 :。如方塊510所示，窝到更新璋可使-系統管理中斷； 此時，在貫際處理器中的所有邏輯處理器會進入 87690 -15- 1271653 管理模式。當在系統管理模式時，有關系統管理中斷的一 軟體常式需要決定那個邏輯處理器接收系統管理中斷。此 可透過檢查該等邏輯處理器的每一者執行的最後指令而執 行。在此範例中，當軟體常式識別接收系統管理中斷是第 一邏輯處理器的邏輯處理器時，軟體常式可存取與第一邏 輯處理器有關的虛擬效率狀態暫存器，以決定輸入/輸出指 令是否想要增加或減少第一邏輯處理器的效率狀態。 在方塊5 1 5，如必要，軟體常式可將想要的效率狀態儲存 到與第一邏輯處理器有關的實際效率狀態暫存器。此將參 考圖6更詳細描述。如前述，實際效率狀態暫存器表示第一 邏輯處理器實際正在操作的一效率狀態。因此，當想要的 效率狀態儲存在實際效率狀態暫存器時，第一邏輯處理器 正在操作的效率狀態便會更新。在方塊520，軟體常式然後 將想要的效率狀態儲存在虚擬效率狀態暫存器。 效率同步策略 對於一具體實施例而言，若要執行在圖5方塊5 1 5的操 作，一效率同步策略可由軟體常式用來決定是否將想要的 效率狀態寫入實際效率狀態暫存器。圖6是根據具體實施例 而描述一效率同步策略範例的方塊圖。同步策略可用來允 許作業系統思考它是否獨立處理邏輯處理器的效率狀態。 對於一具體實施例而言，效率同步策略可能是在較高實 際效率狀態上的錯誤。即是，同步策略同意允許一邏輯處 理器在高於作業系統思考邏輯處理器正在操作的一實際效 率狀態上操作。 87690 -16- 1271653 對於一具體實施例而言，實際處理器可在等於邏輯處理 器實際效率狀態的一效率狀態上操作。因此，實際處理器 可在高於作業系統思考一或多個邏輯處理器正在操作的效 率狀態的效率狀態上操作是可能的。 該等邏輯處理器之一的實際效率狀態與虛擬效率狀態相 同是可能的。此外，一邏輯處理器的虛擬效率狀態低於或 等於邏輯處理器的實際效率狀態是可能的。然而，一邏輯 處理器的虛擬效率狀態高於邏輯處理器的實際效率狀態是 不可能的。 請即參考圖6的範例，當作業系統想要改變第一邏輯處理 器的效率狀態時，它便會將一想要的效率狀態寫到更新 埠。在方塊605，第一邏輯處理器的虚擬效率狀態是從與第 一邏輯處理器有關的虚擬效率狀態暫存器取回。在方塊 610，有關系統管理中斷的一軟體常式可執行。軟體常式是 將想要的效率狀態與第一邏輯處理器的虛擬效率狀態（當 儲存在虛擬效率狀態暫存器）相比較，以判斷指令是否為增 加或減少第一邏輯處理器效率狀態的一請求。 當它是一增加請求（即是，想要的效率狀態高於在虛擬效 率狀態暫存器儲存的虛擬效率狀態）時，處理便會從方塊 610流向方塊620。在方塊620，軟體常式是將想需要的效率 狀態與第一邏輯處理器的實際效率狀態（當儲存在實際效 率狀態暫存器）相比較。當第一邏輯處理器正在等於或高於 想要效率狀態的一效率狀態上操作時，改變第一邏輯處理 器的實際效率狀態是不需要。然後，想要的效率狀態可儲 87690 -17- 1271653 存在與第一邏輯處理器有關的虛擬效率狀態暫存器。此想 要的效率狀態會變成作業系統思考第一邏輯處理器正在操 作的新虛擬效率狀態。處理然後會從方塊62〇流向方塊63〇。 k方塊620，當請求是要增加邏輯處理器的效率狀態，而 且第一邏輯處理器目前正在低於想要效率狀態的效率狀態 上操作時，處理便會流向方塊625。在方塊625，第一邏輯 處理器的實際效率狀態會更新到想要的效率狀態。此包括一 將想要的效率狀態窝到實際效率狀態暫存器。此外，所有： 八他迷輯處理斋的實際效率狀態亦會更新到想要的效率狀 | 心/王思，在此情況，除了與第一邏輯處理器有關的虛擬 暫存器狀態，有關所有邏輯處理器的虚擬 持不變。處理然後會從方塊625流向方塊㈣。…保 “仗万塊610 ’當它始減少的一請求(即是，想要的效率狀 態低於在虛擬效率狀態暫存器中儲存的虛擬效率狀態） 時’處理方塊便會從方塊㈣流向方塊615，其中所有邏輯 處理器的最高虛擬效率狀態會決定。例如，所有其他邏輯 處理器是在低效率狀態請求操作（當透過他們的虛擬效帛φ 狀態暫存器表示）’但是他們所有可在類似第一邏輯處理哭/ 正在操作的實際效率狀態的_較高實際效率狀態上執行。 因此，如方塊618所示，當接收減少的請求時，它便可減少· 所有邏輯處理器（因此，實際處理器）的實際效率狀態。注. 意’在此情況’除了與第一邏輯處理器有關的虛擬暫存哭 狀態，有關所有邏輯處理器的虛擬暫存器狀態會保持： 變。處理然後會從方塊618流向方塊63()。 87690 -18- 1271653 注意，因為選擇是根據兩個邏輯處理器的最高虛擬效率 狀態（方塊61 8)或最高實際效率狀態（方塊625)，所以上面圖 6描述的效率同步策略是在較高效率端上可能錯誤的一效 率導向策略。或者，其他較保守效率同步策略亦可使用。 例如，若要達成較長電池壽命，效率同步策略會在較低效 率端上造成錯誤。對於一具體實施例而言，選擇可根據兩 個邏輯處理器的最低虛擬或實際效率狀態而達成。對於另 一具體實施例而言，選擇是根據兩個邏輯處理器效率狀態 的一加權平均而達成。例如，如果第一邏輯處理器的實際 效率狀態是在1 GHz，而且如果第二邏輯處理器的實際效率 狀態是在2 GHz，兩個邏輯處理器便可設定在1.6 GHz上操 作，而仍然傳遞第一邏輯處理器的一略高效率，但是節省 第二邏輯處理器的一些電力。 圖7是根據具體實施例而描述在實際處理器中兩個邏輯 處理器的虛擬效率狀態與實際效率狀態範例方塊圖。圖是 根據圖6的效率同步策略來描述。在時間TO，在左欄上，第 一邏輯處理器的虛擬效率狀態（當透過虛擬效率狀態暫存 器表示）係表示它正以1 GHz操作，而且第二邏輯處理器的 虛擬效率狀態係表示它正以2 GHz操作。同時，在右攔上， 第一邏輯處理器的實際效率狀態（當透過實際效率狀態暫 存器表示）係表示第一邏輯處理器實際正以2 GHz操作。同 樣地，第二邏輯處理器的實際效率狀態係表示第二邏輯處 理器實際正以2 GHz操作。在此情況，實際處理器能以2 GHz 操作。 87690 -19- 1271653 高效率2他，所以作業千^是在較 ^作業系統可运出一輸入/輸出指人 在將第一邏輯處理器的效率狀態增加到Μ G二以 更新埠，第一邏輯處理器的實際效率狀態可不需要^到 因為第—邏輯處理器的虛擬效率狀態是作業系統已/、。 率狀態，所以第—邏辑處理 /、， π的效 茉系統頂期的相同效率狀態（例如，i 下 與第二邏輯處理器的實際效率 z。/王意，第一 — 負你蚁+狀悲疋在2 GHz。在此愔、、p 貫際處理器可在2 GHz操作。 ， —t門T2作業系統可送出—輸人/輸出指令，以在將第 -迷輯處理器的效率狀態增2 承 埠。既蚨筮一斑則冩到更新 旱既，表罘_邏輯處理器㈣# 率狀態的2 GHz，所以第二m -目㈤疋在較低效 加到2.5 GHz。第二邏輯二二了的實際效率狀態會增 增加到作業手❹效率狀態暫存器亦會 ^同 无預期的相同效率狀態（例如，2.5 GHz)。因 trr、料同步策略會在—較高實際效率狀態上造成 〇Η 以弟處理器的實際效率狀態亦會改變成25 z ’即使爾擬效率狀態可在! 5版保持相 ,["兄’實際處理器能以2.5 GHz操作。 在時間T3，作業系姑i、、，t ,Λ H “可运出—輸入/輸出指令，以在將第 一遴％處理器的效率狀態 乐 埠。因A € ㈤φ·5 GHz惑w冩到更新 為一辑處理器的實際效率狀態是在25g ;因!;：策略允許在-較高效率狀態上造成錯誤，所： 弟一 _處理器的實際效率狀態不會改變成〇.75GHz，但 87690 -20- 1271653 是可保持在2.5 GHz。第一邏輯處理器的虚擬效率狀態暫存 器會改變成作業系統預期的效率狀態（例如，0.75 GHz)。不 會改變第二邏輯處理器的實際效率狀態與虛擬效率狀態。 在此情況，實際處理器能以2.5 GHz操作。 在時間T4，作業系統可送出一輸入/輸出指令，以在將第 二邏輯處理器的效率狀態減少到0.5 GHz之前寫到更新 埠。既然第二邏輯處理器具有在0.75 GHz的最高虚擬效率 狀態（當編譯成用於第二邏輯處理器的0.5 GHz)，第一邏輯 處理器與第二邏輯處理器的實際效率狀態便會減少到0.75 GHz。第二邏輯處理器的虚擬效率狀態會減少到作業系統 預期的效率狀態（例如，0.5 GHz)。不會改變第一邏輯處理 器的虛擬效率狀態，而且它會保持在0.75 GHz。實際處理 器能以0.75 GHz操作。 電腦可讀媒體 這些各種不同方法的操作可透過在電腦系統中支援多重 邏輯處理器的一處理器而實施，而且該處理器可執行在認 為是一機器可讀儲存媒體的一記憶體中儲存的電腦程式序 列。記憶體可以.是隨意存取記憶體、唯讀記憶體、一永久 儲存記憶體，例如大量儲存裝置或這些裝置的任何組合。 例如，指令序列的執行能使處理器根據圖4-6描述的處理來 執行操作。 指令可在網路連接上從一儲存裝置或從一或多個其他電 腦系統（例如伺服器電腦系統）載入電腦系統的記憶體。指令 可同時儲存在數個儲存裝置（例如虚擬記憶體的DRAM與一 87690 -21 - 1271653 硬碟）。結果，這些指令的執行可由處理器直接執行。 在其他情況，指令可以不直接執行，或他們不由處理器 直接執行。在這些環境下，執行可透過使處理器執行將二 令解㈣-直譯程式，或透過使處理器執行將接收的指令 轉換成可由處理器直接執行指令的_編譯程式而執行。v 在其他具體實施例，硬接線電路可取代軟體指令的組合 來實施本發明。因& ’本發明並未侷限於硬體電路與軟體 的任何特殊組合，亦未侷限於電腦系統執行指令的任何特 殊來源。 :以使支援多重邏輯處理器(例如，支援超線程技術的處 理器）的處理器置於較低電力狀態的方法及系統已揭示。透 過使用系統管理模式，該等邏輯處理器每_者的效率狀態 可言理。雖然本發明揭示有關特殊具體實施例，但是很顯 然各種不同修改與變化可達成這些具體實施例，而不致脫 離在又後申請專利範圍描述本發明的寬泛精神與範圍。例 如，雖然描述的支援超線程技術的處理器具有兩個邏輯處 理斋，但是當有超過兩個邏輯處理器時，描述的技術可應 用。因此’規格與圖式只是說明而不是限制。 【圖式簡單說明】 下圖揭示只用於說明本發明的各種不同具體實施例，而 不是限制本發明的範圍。 圖1描述支援多重邏輯處理器的一處理器範例方塊圖。 圖2描述當使用一處理器支援多重邏輯處理器時的目前 士裝作業系統如何操作的範例方塊圖。 87690 -22- 1271653 圖3 A是根據具體實施例而描逑由第一邏輯處理器執行的 同步處理流程圖。 圖3B是根據具體實施例而描述由第二邏輯處理器執行的 同步處理流程圖。 圖4是根據具體實施例而描述用來取回一邏輯處理器效 率狀態的一處理範例流程圖。 圖5是根據具體實施例而描述用來更新 率狀態的處理範例流程圖。 圖6是根據具體實施例而描述一同步策略範例方塊圖。 圖7是根據具體實施例而描述一 杜貫際處理斋中的邏輯 【圖式代表符 號說明】 100 處理器 105, 110 邏輯處理 115 執行資源 120 快取記憶體 125 系統匯流排 130 主記憶體 200 作業系統 206 共同電壓 208 内部時脈 圖 87690

Claims (1)

1271 卿 咖義· 第0921239¾號藉爭蘇〕 中文申請專利範圍替換本(94年6月 拾、申請專利範園： 1·種在-實際處理器中管理邏輯處理器之效率狀態之方 法，其包含： 使用系統管理模式（SMM)來管理纟該實際處理器中的 兩個或多個邏輯處理器的效率狀態，其中兩個或多個邏 :處理器的每一者是與一虛擬效率狀態與一實際效率狀 怨有關’而且其中該系統管理模式可用來存取該虛擬效 率狀態與該實際效率狀態。 2. 如巾凊專利範圍第！项之方法，其中當作業系統請求該第 一邏輯處理器的效率狀態時，該有關第一邏輯處理器的 虛擬效率狀態是報告給作業系統（〇s)的一效率狀態。 3. 如申請專利範圍第2項之方法，其中該有關第一邏輯處理 器的實際效率狀態是第一邏輯處理器實際正在操作的一 效率狀態。 4·如申請專利範圍第3項之方法，其進一步包含： 從一狀怨埠讀取，以取回該虛擬效率狀態。 5·如申請專利範圍第4項之方法，其進一步包含： 寫到一更新埠，以將該虛擬效率狀態從一既有虛擬效 率狀慼更新成一新的虛擬效率狀態。 6·如申請專利範圍第5項之方法，其中該窝到更新埠，以將 Μ虛擬效率狀態從一既有虛擬效率狀態更新成一新的虛 擬效率狀態包含： 判斷它是否從該既有虛擬效率狀態增加或減少到該新 的虛擬效率狀態。 1271653 η ^ 7 ·如申請專利範園第6項之、 關該第-邏輯處理器*中當該狀態增加’且有 的虛擬效率狀態時=際政率狀態是等於或高於該新 會保持不變。 輯處理器的實際效率狀態 8 ·如申請專利範園第7項 曰古關兮〜 、 潦’其中當該狀態是一增加， 且有關琢罘一邏輯處理 擬效率狀態時，該第一:J實際效率狀態低於該新的虛 ^ ^ 5| ,, . . A輯處理器與耦合到該第一邏輯 處理詻的所有其他邏輯 幵 新的虚擬效率狀態。 益的實際效率狀態會改變成 9,如申請專利範園第7項之古、本 0JL今冰 、 / ，，、中當該狀態是一減少 寺，该罘一邏輯處理器與 有其他邏輯處理器的實…邏輯處理器的所 理哭的貫，T、效率狀態會改變成所有邏輯處 口口々取鬲虛擬效率狀態。 10·如申請：利範圍第6項之方法，其進一步包含·· 將#亥弟一邏輯處理6 虚擬效率狀態。"&有虛&效率狀態改變成新的 11 執仃指令之電腦可讀取媒體，當指令在—處 =系統中執行時，便會使該處理系統執行―方法，其包 使用系統管理中斷_)取回第_邏輯處理器的 :效率狀態，並改變該第-邏輯處理器的虛擬效4 怨，其中該第-邏輯處理是包括在一實際處理器1 一狀 實際處理器具有兩個或多個邏辑處理器，其中該第—邊 輯處理器的—實際效率狀態高於它的虚擬效率狀態。邏 87690-940620.doc -2- 1271 簿7 12.如申請專利範圍第u項之電腦可讀取媒體，其中當該新 的虚擬效率狀態高於它的既有實際效率狀態時，該第一 邏輯處理②的貫際效率狀態便會改變成該第—邏輯處理 器的一新虛擬效率狀態。 13.如申請專利範園第u項之電腦可讀取媒體，其中因為該 第一邏輯處理器的新虛擬效率狀態高於它的既有實際效 率狀悲，所以當該第一邏輯處理器的實際效率狀態改變 時，所有其他邏輯處理器的實際效率狀態亦會增加到該 第一邏輯處理器的新虛擬效率狀態。 14·如申請專利範圍第11項之電腦可讀取媒體，其中當該第 一邏輯處理器的一新虛擬效率狀態低於它的既有虛擬效 率狀悲時，该第一邏輯處理器的實際效率狀態便會改變。 15.如申請專利範圍第14項之電腦可讀取媒體，其中該改變 第一邏輯處理器的實際效率狀態包含： 決定所有邏輯處理器的一最高虛擬效率狀態；及 將該第一邏輯處理器的實際效率狀態改變成該最高的 虛擬效率狀態。 16.如申請專利範圍第I5項之電腦可讀取媒體，其進一步包 含： 將所有其他邏輯處理器的實際效率狀態改變成該最高 的虛擬效率狀態。 17 · —種在一實際處理器中管理邏輯處理器之效率狀態之方 法’其包含： 使用系統管理中斷（SMI)取回第一邏輯處理器的一虚 87690-940620.doc ιτηψέ、 擬效率狀態，並改變該第一邏輯處理器的虛擬效率狀 態’其中該第一邏輯處理器是包括在具有兩個或多個邏 輯處理器的該實際處理器中，其中該第一邏輯處理器操 作的一實際效率狀態是不同於一作業系統（0S)已知的虛 擬效率狀態。 18·如申請專利範圍第17項之方法，其中該第一邏輯處理器 的實際效率狀態是根據兩個或多個邏輯處理器的一最高 實際效率狀態而選取。 19_如申請專利範圍第17項之方法，其中該第一邏輯處理器 的實際效率狀處是根據兩個或多個邏輯處理器的—最高 虛擬效率狀態而選取。 W 其中該第一邏輯處理器 個邏輯處理器的一最低 20·如申請專利範圍第17項之方法， 的實際效率狀態是根據兩個或多 實際效率狀態而選取。 固示万法，其中該第 ,、， 从不一題辑應jg 的實際效率狀態是根據兩個哎 次多個邏輯處理器的-毒 -挺效率狀態、或根據兩個或多個邏輯處 率狀態的加權平均而選取。 时、實際 A如申請專利範圍第17項之方法，其中 該第一邏輯處理哭W實際處理器是 ㈣處理态的貫際效率狀態上操作。 23· 一種在一實際處理器中管 統，其包含：中" 里邏輯處理器之效率狀態之 W理器，其係轉合到該記憶， 包括-第-邏輯處理器與— :4際處ϋ 弟一邏輯處理器，其中言 87690-940620.doc 12716 勾― ：' f'' - V / / \ L ^ •—·Ά、，νη ..'‘·‘、〜 ' <j .，”r 〜二..二· ...、.·“、'.“、， j 一邏輯處理器與該第二邏輯處理器的效率狀態係透過產 生-系統管理中斷（SMI)、及透過控制與該等邏輯處理器 的每一者有關的一虛擬效率狀態暫存器與一實際效率狀 怨暫存益而管理。 24·如申明專利範圍第23項之系統’其中該第一邏輯處理器 的虛擬效率狀態暫存ϋ是用來儲存—作業系統（〇s)已知 的该第一邏輯處理器的一虛擬效率狀態。 5·如申明專利範圍第24項之系統，其中該第一邏輯處理器 的實際效率狀怨暫存器是用來儲存該第一邏輯處理器實 際正在操作的一實際效率狀態。 26·如申請專利範圍第25項之系統，其進一步包含一狀態 埠，以讀取該虛擬效率狀態暫存器；及一更新埠，以將 一想要的效率狀態寫到該虛擬效率狀態暫存器。 27.如申請專利範圍第26項之系統，其中當存取該狀態蜂或 更新痒時，該系統管理中斷便會產生。 28·=申請專利範圍第26項之系統’纟中當該想要的效率狀 態寫入該第一邏輯處理器的虛擬效率狀態暫存器時，在 两（a)该想要的虛擬效率狀態高於該既有虛擬效率狀態； 及（b)该既有實際效率狀態低於該想要的效率狀態時，它 的既有貫際效率狀態便會改變成想要的效率狀態。 29· 2申請專利範圍第28項之系統，其中當該想要^效率狀 態窝入該第一邏輯處理器的虛擬效率狀態暫存器時，在 當孩想要的虛擬效率狀態低於該既有虛擬效率狀態時， 它的既有實際效率狀態便會改改成所有邏輯處理器的一 87690-940620.doc -5- 1271653 最高虛擬效率狀態。 3 0.如申請專利範圍第29項之系統，其進一步包含當該想要 的虛擬效率狀態低於該既有虛擬效率狀態時，將所有邏 輯處理器的實際效率狀態改變成該最高的虛擬效率狀 態。 87690-940620.doc 1271653 >〇 / 第092123961號專利申請案 中文圖式替換頁(94年6月） a 一

1S ^0 1271653 m 第092123961號專利申請案 中文圖式替換頁(95年8月） 0 3A „ B 3B

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