TWI269155B - Method and checker of checking for errors in an error correction code (ECC) protected mechanism and a computer system including the checker - Google Patents

Description

1269155 士）數據機或印表機之串歹，卜並行及通用匯流排埠。熟悉此 &員技術者將進一步瞭解到，存在其它可與圖丨方塊圖所示之 件、口 口使用的部件；舉例而言，可使用—顯示配接器來 ㈣-視訊顯示監視器，可使用—記憶體控制器來存取記 L體16 ’等等。同樣，不是將1/〇裝置14直接連接至匯流排 20、’而是可將其連接至次級剛g流排，該次級（ι/〇)匯流 排進-步連接至1/0橋接器再至匯流排2〇。該電腦可具有兩 個以上的處理單元。 在對稱型多處理器（SMP)電腦中，所有處理單元通常係相 同的’意即其都使用指令及協定之共用集或子集來操作， 且通常具有相同之架構。圖i展示了一典型架構。處理單元 ★包含-具有複數個暫存器及執行單元之處判核心22，該 寻暫存器及執行單元執行程式指令以操作電腦。示範性處 理單元包含由國際商用機H公司所出t之p。赠PCTM處理 器:該處理單元亦可具有—個或多個快取記憶體，例如使 用高速記憶體裝置來實施之指令快取記憶體24及資料快取 記憶體26。快取記憶體通常用來臨時儲存可由處理器重複 存取之值，_由避免裝載來自記憶體16之值之較長步: 來加速處理。當此等快取記憶體與處理器核心以整合方式 封裝在單-積體晶片28上時，此等快取記憶體被稱作"在二 上（on-board)”。每一快取記憶體與一快取記憶體控制哭相

關聯（未圖示），該快取記憶體控制器管理資料在該處理器核 心與該快取記憶體之間的傳送。 X 處理單元12可包含額外快取記憶體，例如快取記憶體 92239.doc 1269155 3〇,其被稱作2級（L2)快取記憶體，因為其支持在板上（丨級） 快取記憶體24及26。換言之，快取記憶體3〇充當記憶體16 舆在板上快取記憶體之間的中介物，且可比該在板上快取 記憶體儲存更大量之資訊(指令及資料)，但有較長之存取損 失。舉例而言，快取記憶體30可為一具有256或512千字節 之儲存容量之晶片，而處理器可為一具有擁有64千字節之 總儲存量之在板上快取記憶體的IBM p〇werPCTM 6〇4系列 處理器。快取記憶體30連接至匯流排2〇，且來自記憶體“ 之資訊至處理器核心22之所有裝載通常經過快取記憶體 3〇。雖然圖1僅描繪了二級快取記憶體分級結構，但是可在 存在互連快取記憶體之許多級處提供多級快取記憶體分級 結構。 快取記憶體具有許多個別地儲存各種指令及資料值之”組 塊"。將任一快取記憶體中之組塊分成為稱為"集”或”同餘類” 之組塊群。集為可存放給定記憶體組塊之快取記憶體組塊 之木CT對於任一給定記憶體組塊，在快取記憶體中存在 根據預設定映射函數該組塊可映入的獨特集。集中組塊之 數量稱作快取兜憶體之結合性，舉例而言，2路集關聯 (2-Waysetassociative)意指：對於任一給定記憶體組塊，在 快取記憶體中存在記憶體組塊可映人的兩個組塊；然而， 在主記憶體中之幾個不同組塊可映射至任一給定集上。玉 路集關聯快取記憶體可被直接映射，就是說，僅存在—個 可含有一特定記憶體組塊之快取記憶體組塊。若一記憶體 組塊可佔據任一快取記憶體組塊，意即存在一個同餘類， 92239.doc 1269155 則快取記憶體將被認為是充分關聯，且位址標記為該記憶 體組塊之完全位址。 示範性快取記憶體線（組塊）包含用於儲存實際指令或資 料之數值攔位、位址標記攔位、狀態位元攔位及包含性位 元攔位（inclusivity bit Held)。在多處理器電腦系統中使用 狀態位元攔位及包含性位元欄位來保持快取記憶體相干性 (以指出儲存在該快取記憶體中數值之有效性）。該位址標記 為對應§己憶體組塊之完全位址之子集。引入位址與位址標 記攔位内標記之一之比較匹配指出了一快取記憶體”命中，，。 快取記憶體中所有位址標記之集合（及有時狀態位元與包 含性位元攔位）稱作目錄，且所有數值欄位之集合為快取記 fe體輸入陣列。 當對於一給定快取記憶體之同餘類中之所有組塊完整且 該快取記憶體接收到對映入該完整同餘類中之記憶體位置 之明求（無淪’’言買取”或’’寫入”）時，該快取記憶體必須，，逐出，， 當前該類中組塊之-。該快取記憶體㈣熟悉此項技術者 已知之許多方法（最近最少使用（LRU)、隨機、僞lru等）中 之-方法來轉-組塊以將其逐出。若所選擇組塊中資料 被修改，則將該資料寫入至可為另一快取記憶體（在u或在 板上快取記憶㈣情況下）或主記憶體（在如圖丄之二級架構 中所述之L2快取記憶體的情況下）之記憶體分級結構中的 :一最低級。根據包容原理’該分級結構之較低級已具有 2用來容納寫人修改資料之組塊。“，若㈣擇組塊 貝#未被修改’則僅僅㈣組塊抛棄且不將其寫入至該 92239.doc -10 - 1269155 分級結構巾的下-最錢。自分㈣構之—級巾移除組塊 之邊過程稱為”逐出"。在該過程之末端，快取記憶體不再 容納逐出組塊之複本。 圖2 "兒明了上述快取記憶體結構及逐出過程。快取記憶體 4〇(Ll或較低級）包含將自—敎同餘财選㈣^出 之組塊的控制邏輯48、快取記憶體目錄仏快取記憶體輸 入陣列44及LRU陣列46。所述快取記憶體4〇係8路集關聯， 且因此目錄42、快取記憶體輸入陣列44及LRU陣列46中每 :個具有用於以50指出的特定同餘類之八個組塊之特定 集。換言之，快取記憶體目錄42中同餘類之特定組件與快 取記憶體輸人陣列44中同餘類之特定組件及與咖陣列46 中同餘類之特定組件相關聯，如在同餘類5〇中以"χ”所指 出。 曰 目錄42中每-組塊經由-錯誤修正碼(ECC)電路52而連 接至控制邏輯。歸因於軟錯誤（例如雜散輻射或靜電放電） 或硬錯誤（缺陷單元，給定快取記憶體組塊中之位元可含有 不正確值。ECC可用來重建適當資料流。一些ECC僅可用來 偵測及修正單，也元錯誤，意即，若一特定組塊中兩個或兩 個以上位元無效，則該ECC也許不能判定該適當資料流實 際上應是什麼，但至少可偵測到故障。其他Ecc更成熟且 甚至允許雙重錯誤之㈣祕正。&等後面錯㉟修正起來 1價鬲，但設計權衡（design trade〇ff)係在發生雙位元錯誤 怜暫停機器。儘管僅所示目錄42具有Ecc電路，但是此等 電路同樣可14其匕陣列一起使用，例如快取記憶體輸入陣 92239.doc 1269155 列44。 值對應於（修正的）記憶體組塊位址之Ecc電路52的輪出 端連接至各自比較器54’每一比較器亦接收所請求記憶體 組塊之位址。若同餘類5〇中存在所請求記憶體組塊之有效 複本，則比較器54中之一個且僅一個將輸出— 比較器54之輸出端連接至多工器56且亦連接至⑽閉^其 輸出控制多工器56。若發生快取記憶體命中（所請求位址與 快取記憶體目錄42中-位址匹配），則⑽閑^激活多工器％ 以傳遞-用於指出同餘類中哪個組件與該位址匹配之1 號/訊镜控制另-多工器6〇，其接收來自快取記憶體輸 ^陣^中每—輸人之輸人。以此方式，當在目錄中發生 、體命中時，將相應值經由多工請傳至匯流排. =生快取記憶體未中，且若特定同餘類5〇中所有組塊 已具有記憶體組塊之有效葙太 .百效硬本則必須選擇犧牲同餘類50 中快取記憶體組塊之一。莽由作田田& τ 、 類之LRU Μ 曰由使用用於LRU陣列46中同餘 ^位几來執行此選擇。對於該類中每-快取記情體 俨雕炎—， 例如，對於8路集關聯快取記 ^為母-轉存在三個LRU位元。將來自該類中每一组 鬼之LRU位το作為輸入提供給 乙 /、有乂位凡輸出之解石％哭 64，以指出需犧牲哪個組塊。 ，，，’ °。 此方式，若OR閘58未激活， 64之輪出炎推田“ J夕」6傳遞將基於解碼器 之輸出來使用快取記憶體組塊之指示。 軟錯誤的方式。另一用於干出現之 用於處理硬錯誤之方式係在陣列(目 92239.doc -12- 1269155 錄、LRU、快取記憶體）内提供冗餘。當製造了一快取記憶 體曰曰片日守，可測試該晶片以判定在每一陣列中是否存在任 何缺fe列m于線（為整個快取記憶體、目錄及[肋測試列 線及行線）ϋ列有缺陷，則i絲可永久地熔解以指出 了缺fe !·生貝。接著，在該陣列内對每一存取位址做比較， 以查看其是否與缺陷位址匹配。m，則適當邏輯將該 位址重奴送至在晶片上形成之許多額外列線及行線中之 二意即’來自冗餘位元線（行）及字元線⑻。額外位元及 子元線之數里可視缺陷率及所需晶片良率而改變。對於低 缺陷（較大實體尺寸）絲記憶體，可為每256根規則線提供 兩根額外線，而對於高缺陷（較小實體尺寸）快取記憶體，可 為每8根規則線提供兩根額外線。 隨著晶片製造及電腦組態之進步，L2&L3快取記憶體在 尺寸上不斷增加，需要較大晶片上目錄及晶片上（或晶片外） 資料絲記憶體輸人陣列。由於在製造中或在現場發生缺 陷之幾率增加’因而此等較大的密集陣列降低了整個晶片/ 系統之可#性。為增加此等較大目錄/資料快取記憶體之可 靠:生：傳統上縣用了許多不同方法來處理此等問題，例如 内部可偶校驗（in-line parity)或ECC偵測/修正，但上述方弋 存在若干缺點及限制。雖然軟錯誤（意即，間歇錯誤）=可藉 由使用在目錄中修復及重寫入資料之Ecc電路修正的，作 疋忒技術亚不解決在高或低插入快取記憶體目錄位元之處 的硬錯誤。内部ECC修正可用來修正插入錯誤，但此方$ 對陣列之存取時間不利，因為每一存取都需要修正，且^ 92239.doc -13- 1269155 複消耗錯誤修正能力一 ^ 口P刀。几餘快取記憶體線之使 可部分地克服硬錯誤，但此等冗餘結構係不經濟的， 其^片或系、統板上佔據有價值的空間。冗餘亦在其修正 大里缺陷之旎力上受到限制。此外’使用冗餘線可能不可 ^在測試之後出現的硬錯誤。當發生此等類型之硬錯誤 曰T ’ ό又法修復及重寫人杳 斷地試圖修正該二 = 將導致系統不 :彡錯㈣未成功之狀況。在此狀況下，該機 必須將其拆下及修理，若要維持完整錯誤修 正及偵測貧源，則要耗費用戶時間及金錢。 根據上述内容，將需要設計並改良用於在記憶體裝置（例 如快取記憶體)中谓測/修正硬錯誤之方法。若可在無需浪費 的對目錄存取時間不利且因此降低系統效能之冗餘電路或 内部修正的情況下爽每始# 卜；貝軛該方法，則该方法將會更加 【發明内容】 因此’本發明之—目的係為電腦系統提供改良記憶體結 構’特定言之快取記憶體。 本發明之另-目的係提供利用錯誤修正碼（ECC)之此改# 良快取記憶體> 本發明之再一目的係不管是在快取記憶體中還是在系統 匯流排上提供—用於在電腦系統中制並修正錯誤之改（. 方法及系統，其可解決硬錯誤（插入位元）條件而不會求助於 - 緩慢的内部修正。 在-猎由將具有許多位元N之資料應用於錯誤修正碼 (ECC)矩陣以|生錯誤偵測伴隨式來修正電月每系統之資料 92239.doc -14- 1269155 位凡中錯誤之方法中達成上述㈣，其中該ecc矩陣具有 複數個列及行，其中—給定行對應於該等資料位元卜個 別位元，絲所選擇位元沿著每—行及每—列以在哪 矩陣中，使得對ECC矩陣之編碼允_位元錯祕正及（Μ) 位元錯誤侧。在自該#料處理系統之位置讀取資料時， 解析所得錯誤摘測伴隨式以债測資料中的錯誤。在說明性 實施例中，該ECC矩陣具有設定於其一每列中之奇數個位 凡。此等特性有助於-用於修正儲存資料中硬錯誤之反轉 位元之使用。s偵測到一錯誤且將其修正後，將修正資料 反轉亚接|重寫至儲存器或傳輸媒體。因此將用於此輸入 之相應反轉位元設定，以指出當前儲存之資料被反轉。其 後，自該媒體重讀該資料，且若錯誤係歸因於硬錯誤（插入 位70)’則其將顯得正確（在應用由該反轉位元所指出之極性 之後）’因為該反轉將缺陷位元之值已改變為插入值。該反 轉位元可為資料本身之一部分。在此情況下，ECC矩陣中 諸行之一對應於該反轉位元，且設定了該矩陣之該行中每 一位兀。此矩陣可應用至使用ECC之電腦系統的任一位 置，包含匯流排或通信鏈路或晶片介面，且尤其可用於諸 如快取記憶體之記憶體裝置。藉由在一具有資料之系統匯 流排上包含該反轉位元，該系統匯流排可反轉該資料之極 性以補償該匯流排上已知插入位元。即使在該反轉位元中 發生錯誤（產生一另外不可偵測之錯誤），其中因錯誤反轉位 兀之效應，貢料之所有位元都係錯誤的，該ECC矩陣之特 疋組悲亦允許偵測及修正。在本發明中界定之ECC矩陣將 92239.doc -15- 1269155 允許對資料及ECC位元（包含反轉位元本身之錯誤）之任一 之修正/偵測。此技術甚至在插入位元存在下亦允許系統匯 流排維持完全ECC保護。 本發明之以上以及額外目的、特徵及優點都將在以下詳 細書面描述中變得顯而易見。 【實施方式】 如背景部分所說明，習知錯誤修正碼（ECC)電路不足以處 理諸如記憶體陣列（如快取記憶體）或通信鏈路（如系統匯流 排）之電腦裝置中硬錯誤（插入位元）。本發明藉由一使用特 殊ECC矩陣來恢復插入錯誤目錄陣列條件之新硬體機制來 解決插入位元之問題。該ECC矩陣被調適成應用於包含在 快取記憶體目錄位址/標記或系統匯流排傳輸中之新位 元，一指出儲存資訊之相對極性之額定”反轉”位元。以下 “述在一苐二級（L3)快取記憶體目錄陣列中實施本發明， 但熟悉此項技術者將瞭解到，其對於其他儲存數值（程式指 令或運算元資料）之記憶體裝置同樣有用。 圖3 A展示了根據先前技術為包含41個資料位元及7個 ECC位元之48.個位元值所設計之ECC矩陣70。可以一習知方 式使用此矩陣來為任一錯誤檢驗位址標記。若所有48個健 存位元正確，則圖3A之ECC矩陣之應用將導致全零之伴隨 式’以指出無需修正。將48位元值以x〇r方式分別應用至 矩陣之七列中每一列，以分別產生伴隨式之七個位元。若 僅有一個位元是錯誤的，則所得伴隨式可用來偵測哪個位 凡是錯誤的。在該原始ECC矩陣70以及覆蓋單位元修正/雙 92239.doc -16- 1269155 位元偵測（SBC/DBC)錯誤之所有傳統ECC矩陣中，存在設定 於每一行中之奇數個位元，其為可修正位元界定簽名 (signature)。雖然某些列具有奇數個位元集，但是其他列可 具有偶數個位元集，例如矩陣70中各具有2〇個位元集之列丄 及列7。 圖3B展示了已根據本發明改良之用於48位元值之電子 ECC矩陣72之圖像。在該特定實施例中，修改係雙重的。 第一，矩陣72之一行對應於一指出儲存資料之相對極性（低 態有效或高態有效）之反轉位元，且與先前技術矩陣7〇相 比，該行具有不同位元集。對於該實例，該反轉位元⑽ 為位元號碼3〇(來自資料位元0:4〇)，且在圖3B中可見已設定 了矩陣72之相應行中所有位元。 币一已將位疋添加至矩 陣72之其他行上，結果是該 矩降中母一水平列具有奇數個 ^集。料前技術矩陣7G相比較，為產生該特徵而對矩 ^2所做出之特定改變係用於對應於資料位元u之行的 額外設定（除了用於IB行3〇之所古a 一 丁之所有位兀設定之外）。詳言之， 已在對應於資料位元丨之行中 σ疋了兩個額外位元，且已在 對應於資料位_:·元2之行中今宕τ ^ 了兩個額外位元。在圖3 Β中已 用星號來標記修改行（相對 術者將瞭㈣# 則技術矩陣70)。熟悉此項技 ★者將㈣到，其他設定可用於類似48、做陣中， 成具有奇數個位元隼之所古 凡木之所有列的相同結 用ECC矩陣來解釋。 夂轉位兀不必 藉由該新穎矩陣構造 _ 闕外伴隨式編碼，ECC拓瞌79敌 得用於-由ECC所覆蓋之” ECC矩陣72取 <凡貧料攔位的特性： 92239.doc 17 1269155 -單位元錯誤偵測； -多位元錯誤修正； -N位元錯誤修正；及 -(N-1)位元錯誤偵測。 此等最後兩個特性係有用的，因為指出資料之極性之反轉 位元亦由ECC編碼儲存及覆蓋。若在極性位元上存在單位 元錯誤，則出現在ECC檢驗邏輯上之資料將使所有％"位元 不正讀，但建立矩陣則貞測及修正該情況。若發生雙位元 錯誤且錯誤位元中之-為極性位元，則該矩陣亦將侦測該 特性並指出此係不可修正之雙位元錯誤。 在說明性實施例中，冑該矩陣應帛於包含41個資料位元 dat(0:40)及7個ECC位元ecc(〇:6)i料個位元。該等41個資料 位元包含對應於dat(0:29)之3〇位元L3位址標記 addr—tag(14:43)、對應於dat(3〇)之反轉位元及對應於 dat(31:40)之用於快取記憶體狀態資訊（相干性及包含性位 元）dir—state(0·9)之1〇個位元。因而，在快取記憶體目錄中 為每個輸入提供了一極性位元。，，塊碼”(B1〇ck c〇de)型ecc 編碼可用於該:特定實例。 與位址標記及狀態資訊儲存在£3目錄中之極性位元（且 亦由ECC位元所覆盍）指出是否儲存在乙3目錄中之資訊具 有阿悲有效或低態有效極性。當偵測到錯誤時，可將 儲存貧訊以相反（反向）極性回寫入該L3目錄中。以此方 式插入位元錯誤隨後將與反向極性資料匹配且在隨後讀 取中不會導致錯誤。反轉位元之使用因而容易地克服了任 92239.doc •18- 1269155 一由硬錯誤所引起之單位元錯誤，而無需冗餘儲存單元或 内部ECC偵測/修正，且進一步僅必要時即時（on-the-fly)進 行反轉-修正程序。 當執行目錄讀取時（意即在機器調度時間），將該未加工 的（raw)/未偵測的L3目錄資料並行發送通過一 ’’標記比較，f 管線且至一 ECC檢驗管線。若發現一錯誤，則目錄機器調 度序列因ECC錯誤而異常中止，且極性錯誤修正（PEC)序列 控制目錄以使其可用修正資料來修復/重寫該目錄。同時， 一旦PEC序列已修復好單位元”軟”可修正錯誤（CE)時，該先 前異常中止的調度（當重試時）將最終成功。 為了屏蔽L3目錄（其中陣列單元以0或1插入）中單一插入 位元錯誤，PEC序列現在已具有控制寫入至目錄陣列的資 料之極性之附加能力。該PEC序列可藉由在PEC序列期間確 定dw_invert_bit來反轉寫入至該陣列之資料以屏蔽插入位 元（將插入數值寫入至該位元上）。該dw_invert_bit儲存在目 錄中以記錄資料在該目錄中是否被反轉及在讀出時是否因 此被反轉。因為反轉位元儲存在該目錄中，所以矩陣被增 強以偵測所有:粗元（包含反轉位元）上的雙位元錯誤並提供 單位元修正，如上文所說明。藉由所描述之修改.，ECC矩 陣72將修正輸入上之單位元錯誤，包含dw」nvert_bit(歸因 於軟錯誤或插入位元）並將提供涉及包含雙位元錯誤（其涉 及dw_invert_bit)之輸入中任何兩個位元之雙位元錯誤债 測。 圖4(包含圖4A及圖4B)說明了使用圖3B之ECC矩陣應用 92239.doc -19- 1269155 至一用於8路集關聯L3快取記憶體之目錄的資料流。在快取 吕己憶體目錄之寫入電路80中，來自機器的反轉位元 dw一invert—bit藉由多工器82首先與資料組合。Ecc產生器84 使用該組合資料以產生ECC位元。ECC位元之產生使用ecc 矩陣72所基於之相同伴隨式編碼。該資料亦通過由反轉位 元（現在dat(3 0))所控制之反轉器86。機器之正常直接寫入 (意即自較低級快取記憶體或主記憶體）將dw_ invert_bit 寫 為零。將所有資料（包含反轉位元及ECC位元）接著與另一多 工器88組合並發送至一用於最後寫入至L3目錄陣列92之鎖 存器90。 雖然反轉位元控制由反轉器86寫入dat(0:29)及dat(31:40) 之極性，但是dat(30)及ecc(0:6)之極性不受該反轉器影響。 經由ECC矩陣72，藉由設定對應於反轉位元（行30)之行中所 有位元來有效地反轉ecc(0:6)之極性。當dw—invert—bit等於 零時，dat(0:29)及 dat(31:40)將作為高態有效（active high) 被寫入至L3目錄中。當dw—invert—bit等於1時，dat(0··29)及 dat(3 1:40)將作為低態有效（active low)被寫入至L3目錄中。 在自L3目錄裨列92中讀取資料時，將該資料首先寫入至 另一鎖存器94，並接著通過另一由dat(30)所控制之反轉器 96。可藉由設定使用AND閘98而與dat(30)組合之模式位元 使反轉失效。將極性現已被適當設定之資料轉發至ECC檢 驗器100，該ECC檢驗器1〇〇產生伴隨式synd(0:6)。ECC檢驗 器100使用可硬連線至乂011電路中之ECC矩陣72。將資料及 伴隨式寫入至鎖存器102及多工器104 °該伴隨式由解碼器 92239.doc -20- 1269155 J〇6解析。〇〇〇〇〇〇〇”之伴隨式表示該資料係正確的（或至少 未偵測到錯誤之伴隨式表示該資料在反轉位元 上具有CE。解碼器106具有一系列輸出fix—dat(n)，在伴隨 式為特定資料位元n(dat(0:29,3 1:40))指出單位元錯誤時，該 等輸出個別地有效。在伴隨式為”丨丨丨丨丨丨丨”時，另一輸出 £^」1^!^有效。該等仏—4&((11)位元首先與如—丨11篇他元在 OR閘1 08處組合，並接著使用x〇r閘i i 〇作用於資料位元 上。亦將fix一invert位元在XOR閘112處應用於反轉位元 dat(30)。將所有資料位元dat(0:4〇)接著傳至輸出鎖存器 114。 所有雙位元錯誤將導致一與合法CE伴隨式不匹配之 synd(0:6)。因為對於CE情況下synd(0:6)數值之簽名具有設 定於其簽名中之奇數個位元（包含具有所有7個位元集之 dw—invert—bit上之CE)，所以雙位元錯誤將導致具有偶數個 位元集之synd(0:6)(包含涉及dw—invert—bit本身之情況）。 ECC矩陣72具有此特性：當吾人組合兩個ce伴隨式時，所 得伴隨式將具有偶數個指出雙位元錯誤之syncj(〇:6)位元 集。 丄， 儘管已根據特定實施例描述了本發明，但是此描述並不 意味以限制的感覺來解釋。在參考本發明之描述時，熟悉 此項技術者將明瞭所揭示實施例之各種修改以及本發明之 替代實施例。舉例而言，以上描述將ECC矩陣及反轉位元 應用於快取記憶體輸入之位址標記（意即應用於快取記憶 體目錄），但其亦可應用於容納位址標記所指向之值（程式指 92239.doc -21 - 1269155 令或運算元資料）之快取記憶體輸入陣列。以上描述之矩陣 亦可應用於系統中任一攜帶Ecc保護之元件，包含系統匯 流排。藉由將反轉位元添加至系統匯流排並使用以上描述 之反轉技術，即使在插入位元存在的情況下，該系統匯流 排亦可藉由反轉資料以總是匹配插入位元邏輯位準來保持 全部ECC保護。因此，應預想到，可作出此等修改而不會 脫離如隨附申請專利範圍中所界定之本發明之精神或範 疇。 【圖式簡單說明】 圖1係習知電腦系統之方塊圖，其描繪了包含一主記憶體 裝置及多個記憶體快取記憶體之記憶體分級結構； 圖2係具有内部錯誤修正碼（Ecc)電路之集關聯快取記憶 體之高級原理圖； 圖3A描繪了根據先前技術設計以檢驗48位元值之ecc矩 陣； 圖3B描繪了根據本發明構造之新穎ecc矩陣，該矩陣應 用至包含反轉位元之48位元值；及 圖4(包含圖:4A及圖4B)係三級（L3)快取記憶體中ecc電 路之一實施例的高階原理圖，該快取記憶體被調適成利= 一反轉位元來解決快取記憶體位址目錄中的硬錯誤。 在不同圖式中使用相同參考符號表示相似或相同的對象 (item) 〇 【主要元件符號說明】 10 電腦系統 92239.doc -22- 1269155 12a，12b 處理單元 14 輸入/輸出裝置 16 記憶體裝置 18 韌體 20 匯流排 22 處理裔核心 24 指令快取記憶體 26 資料快取記憶體 28 積體晶片 30 快取記憶體 40 快取記憶體 42 目錄 44 快取記憶體輸入陣列 46 LRU陣列 48 控制邏輯 50 同餘類 52 ECC電路 54 比:較器 56 多工器 58 OR閘 60 多工器 62 匯流排 64 解碼器 70 先前技術矩陣 92239.doc -23- 1269155 72 電子ECC矩陣 80 寫入電路 82 多工器 84 ECC產生器 86 反轉器 88 多工器 90 鎖存器 92 L3目錄 94 鎖存器 96 反轉器 98 AND閘 100 ECC檢驗器 102 鎖存器 104 多工器 106 解碼器 108 OR閘 110, 112 XOR閘 114 鎮:存器 92239.doc -24-

Claims (1)

1269155 十、申請專利範圍： 1. -種在-資料處理系統之—咖保護機制巾檢查錯誤之 方法’其包括以下步驟： :有許夕位元N之資料應用於一錯誤修正碼（EcC)矩 陣以產生-錯誤_伴隨式，該Ecc矩陣具有複數個列及 :八中、σ疋行對應於該等資料位元中之一個別位 所=擇的位元沿著每一行及每一列設定於該EC。矩陣 使仔對該ECC矩陣之編碼允許職元錯誤修正及 位元錯誤偵测；及 :祈㈣㈣測伴隨式以在自該資料處理系統之一位 置項取資料時谓測資料中至少一個錯誤。 2. 專利範圍第1項之方法，其進-步包括在該EC。矩 二中=生地設定該等位元使得在該矩陣之每一列中設 疋可數個位元之步驟。 3 ·如申請專利範圍第1 碼進-步允許^ 陣之該編 料中-個且僅一個錯誤。 且转析步侧該資 4.如申請專利範圍第丨項之 不可修正之錯誤。 -中錢析步驟制多個 5.如申請專利範圍第！項之方法 店田外W ^ 步包括以下步驟 亥錯誤相伴隨式來產生修正資料. 當將該修正資料回宮 " 轉該修正資料，·及 、、為之族位置％, 設定一反轉位元以指出當前館存之該資料被反轉 92239.doc 1269155 汝申明專利範圍第5項之方法，其中該反轉位元係該資料 之部分且該ECC矩陣中該等行中之一行對應於該反轉 位兀，並進一步包括在該Ecc矩陣之對應於該反轉位元之 "亥行中設定每一位元之步驟。 7·如申請專利範圍第6項之方法，其中該解析步驟在該反轉 位元上摘測一可修正錯誤。 8·—種錯誤修正碼檢驗器，其包括： —被調適成檢驗具有許多位元N之資料並對該資料產 生-錯誤偵測伴隨式之電子錯誤修正碼（ecc)矩陣，該 CC矩陣具有魏個列及行，其中—給定行對應於該等資 二位：：之一個別位元，所選擇之位元沿著每一行及每 I疋mcc矩陣中’使得對該ECC矩陣之編碼允許 几錯誤修正及（Ν-ι)位元錯誤谓測。 =利範圍第8項之錯誤修正碼檢驗器，其進-步包 = ί解碼器，該伴隨式解碼器解析該錯㈣測伴 ^式以判定該資料是否含有任何錯誤。 10.如申請專利範圍第9項之鈣 式解碼器心步修正在二W驗11，其中該伴隨 正在该貧料中發現之任一 11·如"__第8項之錯誤修 = 位元。 卞隹，、母一列中設定了奇數個 12·如申請專利範圍第8項之鋩 、 曰°失心正碼檢輪'哭，甘士非丄 ECC矩陣之該編石民、社 鉍為，其中對 13·如申請專利範圚筮β s 錯&谓測。 寸π耗111弟δ項之錯誤修 正馬知驗器，其中該Ε( 92239.doc 1269155 矩陣之該等行中之一行對應於一指出該資料之一極性之 反轉位元。 14.如申請專利範圍第13項之錯誤修正碼檢驗器，其中設定 對應於該反轉位元之該行中的每一位元。 15· 一種電腦系統，其包括： 用於處理程式指令之構件；及 I連接至該等處理構件之記憶體装置，該記憶體裝置 包合一具有一被調適成檢驗具有許多位元N之資料之錯 决4正碼（ECC)矩陣的錯誤修正碼檢驗器，以對該資料產 生一錯誤價測伴隨式，該Ecc矩陣具有複數個列及行，其 中一給定行對應於該等資料位元中之—個別位元，所選 擇之位π沿著每一行及每一列設定於該咖矩陣中，使得 對該ECC矩陣之編碼允許_元錯誤修正及π])位元錯 誤積測。 專利範圍第15項之電腦系統，#中該記憶體裝】 X貞=含—伴隨式解碼器，該伴隨式解碼11解析該1 “貞測伴隨式以判㈣資料是否含有任何錯誤。 •士申口月專利絶圍第16項之電腦糸 一也 貝糸統，其中該伴隨式解石j γ修正在該資料中發現之任一單一錯誤。 18·如申明專利範圍第15項之電腦系統，:i中*定兮F 中之兀，、肀叹疋该ECC矩肖 〒之4寺位το，使得在其每一 1Q ‘由咬^ J Τ叹疋了可數個位元。 •申明專利範圍第15項之電腦系拓 該編石馬進一牛分n、 干對4ECC矩陣之 ^ 步允許早位兀錯誤偵測。 20·如申請專利範圍 电細糸統，其中該ECC矩陣之势 92239.doc 1269155 等行中之一行對應於一指出該資 元0 2 1.如申請專利範圍第20項之電腦系蠢 反轉位元之該行中的每一位元。 料之一極性之反轉位 >，其中設定對應於該 92239.doc 4-