TWI260125B - Clock generating method and circuit thereof - Google Patents

Description

12601益 twf.doc/y 九、發明說明： 【發明所屬之技術領域】 【先前技術】 大部分之積體電路在摔作上，+ 以同步之方式來控制多數個運作，=使用至少—時脈， 主時脈及從該主時脈產生苴口此至少需要利用到一 應用於不同之目的及不同子時脈。此外，-般為了 在積體電路中，對於—處，有多重時脈之產生。 有其週期，而在—處理 ^，不同的時脈各自具 可採取許多不同時脈或是其 壬何指令時， ㈣ng time)基本上越短越好，但^擇、。時脈之上升時間 期，使得所有需之指令操作得以Μ具奴夠的週 在-單週期内完成。因此'常操作需要 製與加總來得到所需要之多重時脈了^要將時脈透過複 習知上，在積體電路中，經 上=或:降時’所造成的瞬間電心^ 造成一電磁干擾(electr〇ma f· · 4卜牛b感應 電磁干擾會影響到積體電路中===^，顧），而此 金屬氧化物半導體_)電路中運 =二=⑶職0 ’這個暫態漏電流會對於積體電： 兀件㈣成為一個很大的電磁干擾來源。 12601益— 請參照圖1，其繪示習知的時脈產生電路圖。一個展 開頻譜裝置(spread spectrum device) 1〇〇連接多數個子時 脈裝置102，其中每一個子時脈裝置為一個緩衝哭 (buffer)104連接多數個並聯的正反器（fliP-flop) 106之^ 路，因此可以根據一基礎時脈src_clk，同步產生多數個子 時脈。 請參照圖2A ’麟示習知的下_發時脈圖， 鲁包括：主時脈、第一子時脈、第二子時脈、命令時脈二 及確認時脈。其中，根據主時脈、第一子時脈以 ^中之任―’產生命令時脈。第—子時脈在下緣得到人 ^脈之命令，用以觸發確認時脈，第二子時脈在命夂 ^达出去之後的下—個上緣觸發，得到確認時脈之確認 請^圖2B，其繪示習知的上緣觸 包括·主時脈、第-子時脈、第二子時脈、命二/、中 ^確認時脈。其中，根據主時脈、第—子時脈:第= 春日守脈中之任一，產生命令時脈 士 弟—子 令時脈之命令，第二子時脈在命令時脈=脈=緣得到命 -個上緣觸發，以得啊認時脈之和出去之後的下 圖3是習知的脈波邊緣漏電流圖^= 述以圖2A或2B所繪示的下緣或上 ^、、、圖3，在上 缺點是，當同步產生多數個子時1 “日守脈方式中，其 或下降的邊緣處，會感應得到—漏二二在同步的脈波上升 脈所產生的漏電流，在累加之後合而所有該些子時 曰k成極大的電磁干擾， 6 12601^ 2twf.doc/y =電=干擾也會使得原本的時脈在同步的脈波邊緣產生 失真的情況。 • 士 f ’習知上發展出—種數位展開頻 睹#脈產生n的設計，此時脈產生料關小 、 影響，係藉由將電磁干擾的影燮，;、、、^ 炎、 y B J 〜音，在頻域(frequency domain) 而二二ΐ疋’在此方法中，需要產生散開的震盪器頻率， 制變的更加_。因此」^成^^而使仔時脈的控 生的方法及電路是相當有必要的叫低一干擾的時脈產 【發明内容】 生呈白门勺目的就疋在提供一種時脈產生方法，用以產 生的暫祕電流，以減少電磁干择。-由紅所產 生具有本; 生的暫態漏電流，脈’崎低由感應所產 方法===目的’本發明提供-種時脈產生 延遲時間延遲該基礎3供一個基礎時脈’接著以多數個 上述的時脈產ί=，來產ΐ並提供多數個子時脈。 的晶片時，該些延遲時在=施例中，當使用_Ηζ 與晶片的頻率有關。為2至5nS°其中延遲時間 上述的％脈產生方法，在一實施例中，更包括根據基 12601^ twf.doc/y 礎％脈以及這些子時脈之任— — 命令訊號。以及根據命 ’ 命令時脈，用以做為 確認訊號。 、、’提供確認時脈，用以做為 從另—觀點來看，本發 此時脈電路包括有亦&供一種時脈產生電路， 聯連接之子時脈電路，了路、多數個彼此並聯或串 礎時脈電路用以提供_基礎=個順序控制單元。其中基 以提供-子時脈， 順=，母一子時脈電路個別用 子_電路之間，以一 控制單元連接在相鄰二個 法及電路，因此可以產用生間士於子時脈之時脈產生方 ::因同步邊緣的暫態漏電流以解決習 到更佳的時脈。 座生的迅磁干擾問題，可得 明如下。 例亚配合所附圖式，作詳細說 【實施方式】 請參照圖4,其緣示依照本 ίΐ：：〇：；ΛΤ^ 二控二單元之輸入端或心：;至其二每;= 母一個順序控制單元以—延遲時間，延遲該^ I2601^twfdoc/y 卞吋脈m路402。复由 當注意，在第4圖;斤；可，或相異。應 棚之輸出端連接二:二貝施例中’每—順序控制單元 制於該實施例。子％脈電路搬，但是本發明並不限 ，本發明之_實施例中，上述的時脈 一子日守脈電路402，例如包括： 生电路中之母 個正反器406 ,苴中 、、友八时404 ’以及至少一 請參照”八’絡L聯連接到緩衝器404。 圖，包括：主日^、第0 實施例之下緣觸發時脈 以及確認時脈。其中，m第二子時脈、命令時脈、 發第-子時脈，第_早才氏觸餐後經過—延遲時間，觸 觸發第二子時脈。因’再經過一延遲時間 時間，才觸發下—日寺，1脈與時脈之間’都經一延遲 -他以及第二跑脈::根、第 此實施例巾，為根據帛 〃產生命令時脈。在 令時脈。第—子時脈在;之後，來產生命 發確認時脈，第二脈之命令，用以觸 個上緣觸發，得到確^ °卩令時脈傳送出去之後的下— 圖5B，繪示本確魏號。 括：主時脈、第一子時脈、^例的上緣觸發時脈圖，包 確認時脈。苴中，主fl±H“弗—子時脈、命令時脈、以及 一子時脈，第一4:::;經:—延遲時間，觸發第 :二子時脈。因此每—時脈與時脈之^::延遲時間觸發 才觸發下—時脈。命 Λ之間，都經-延遲時間， 义可Μ根據主時脈、第—子時脈 9 1260¾ twf.doc/y 以及第二子時財之任―，產生命 為根據第4_场騎讀，來產$ :她例中’ 在命^時脈傳送出去之後的下― •脈，弟：子時脈在命令時 二弟 上T觸發第二確認時。第二子時脈在 之後:下二個上緣觸發，得到確 ：出去 簡單的延遲元件則 上二個正反器之間的合== 時間。以10百萬赫茲（以保k頻率的延遲 假設正反器的傳播延遲 ^ Z)的晶片為例， 建議延遲元件選定為2n S =:二延遲為Ins’則 〇.5ns )。若整個設計 ^中保&頻率的延遲時間為 緣時脈設計，延遲元件最為十級，且内部有下 再除以10,因此最大 4 00除以2 (半個週期） 再除以1_序控制單這是將系統時脈除以2 設計’則必須採用較快速于===1〇_ζ的 因此，當分別㈣m輯件作為順序控制單元。 時’請參照g 6，原本習知中日:間之後產生多數個子時脈 流產生偏離，累加之後°同步的脈波邊緣’因漏電 脈在同步的脈波邊緣失直°大的電磁干擾，使原本的時 加的脈波邊緣，分散為二會因著延遲時間將累 使漏電流產生的電磁干擾二 10 I2601^2twf,oc/y 雖然本發明已以較佳實施例揭露如上，然其 限^本發明，，任何熟習此技藝者，在不脫離本發明之精^ 和範圍内，當可作些許之更動與潤飾，因此本發明之保護 範圍當視後附之申請專利範圍所界定者為準。 【圖式簡單說明】 圖1疋習知的時脈產生電路圖。 ® 2A是習知的下緣觸發時脈圖。 圖2B是習知的上緣觸發時脈圖。 圖3是習知的脈波邊緣漏電流圖。 圖4是本發明的時脈產生電路圖。 圖5A是本發明的下緣觸發時脈 圖5B是本發明的上緣觸發時脈圖。 圖6是本發明所改善的脈波邊緣電流圖。 【主要元件符號說明】 • 100 :展開頻譜裝置 102、402 :子時脈電路 104、404 :緩衝器 106、406 :正反器 400 :順序控制單元

Claims (1)

1. I2601^2tw,〇c/y 十、申請專利範圍： 1·一種時脈產生方法，包括·· 提供一基礎時脈；以及 二 提供多數個子時脈，其中每一該些子時脈係藉由將 该基礎時脈延遲一延遲時間所產生。 、 2·如申請專利範圍第〗項所述之時脈產生方法，其中 該些延遲時間與該時脈產生方法所應用之—晶片的頻率有 關。 士 3.如申請專利範圍第2項所述之時脈產生方法，當該 :脈產生方法應用於頻率為千萬赫茲(1〇MHz)的該晶片 % ’該些延遲時間為2至5ns。 4.如申請專利範圍第1項所述之時脈產生方法，更包 根據該基礎時脈以及該些子時脈之任―，提供一命令 蚪脈，用以做為一命令訊號。 括：5.如中請專利範圍帛4項所述之時脈產生方法，更包 訊號根據該命令時脈，提供—確認時脈，用以做為一嫁認 6·—種時脈產生電路，包括： 2礎時脈電路，用以提供—基礎 夕數個彼此並聯連接之子 、义， 電路用以-提供-子時脈；以及構，每—該些子時脈 多數個順序控制單元，豆 中母一順序控制單元，連接 12 I2601^twf.d〇c/y 脈電路之間，以—延遲時間，延遲連 脈。 1'^些子時脈電路所輸出之該些子時 —緩衝器；以及 φ /Ν _ _ 8石由—反器，並聯連接到該緩衝哭。 該些㈣時所述之時脈產生電路，其中 關。 …叫脈產生方法所翻之_晶片的頻率有 時脈固第8項所述之時脈產生電路，當該 片時，該些延遲；間為千萬赫兹_HZ)的該晶 括 圍第9項所述之時脈產生電路，更包 時脈根些子時脈之任-，提供-命令 括 :U^_㈣9峨之輪生電路，更包 捷^康I卩令時脈，提供—確認時脈， 用以做為一確認 種時脈產生電路，包括： 12.~ 夕土楚日守脈電路，用以提供一美 夕數個串聯連接之财控辟元;^每—該些順 I2601益一y 序控制單元之輸入端或輸出端，連接到至少一子時脈電 路，其中每一該些子時脈電路用以一提供一子時脈； 其中每一該些順序控制單元連接以一延遲時間，延 遲連接於其輸出端之後之該些子時脈電路所輸出之該些子 時脈。 13. 如申請專利範圍弟12項所述之時脈產生電路’其 中該些子時脈電路包括： 一緩衝器；以及 ® 至少一正反器，並聯連接到該緩衝器。 14. 如申請專利範圍第12項所述之時脈產生電路，其 中該些延遲時間與該時脈產生方法所應用之一晶片的頻率 有關。 15. 如申請專利範圍第14項所述之時脈產生電路，當 該時脈產生方法應應用於於頻率為千萬赫茲（10MHz)的該 晶片時’該些延遲時間為2至5ns。

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