TWI258207B - Flash memory and manufacturing method thereof - Google Patents
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- 238000004519 manufacturing process Methods 0.000 title claims abstract description 30
- 239000000758 substrate Substances 0.000 claims abstract description 62
- 230000005641 tunneling Effects 0.000 claims abstract description 7
- 239000004020 conductor Substances 0.000 claims description 87
- 238000000034 method Methods 0.000 claims description 72
- 239000000463 material Substances 0.000 claims description 34
- 238000002955 isolation Methods 0.000 claims description 18
- 230000003647 oxidation Effects 0.000 claims description 15
- 238000007254 oxidation reaction Methods 0.000 claims description 15
- 239000004575 stone Substances 0.000 claims description 13
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 claims description 6
- 239000001301 oxygen Substances 0.000 claims description 6
- 229910052760 oxygen Inorganic materials 0.000 claims description 6
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 6
- 229920005591 polysilicon Polymers 0.000 claims description 6
- 238000011049 filling Methods 0.000 claims description 4
- 229910052732 germanium Inorganic materials 0.000 claims description 4
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 claims description 4
- 150000004767 nitrides Chemical class 0.000 claims description 4
- SIWVEOZUMHYXCS-UHFFFAOYSA-N oxo(oxoyttriooxy)yttrium Chemical compound O=[Y]O[Y]=O SIWVEOZUMHYXCS-UHFFFAOYSA-N 0.000 claims description 3
- MZLGASXMSKOWSE-UHFFFAOYSA-N tantalum nitride Chemical compound [Ta]#N MZLGASXMSKOWSE-UHFFFAOYSA-N 0.000 claims description 3
- 239000002253 acid Substances 0.000 claims description 2
- RUDFQVOCFDJEEF-UHFFFAOYSA-N yttrium(III) oxide Inorganic materials [O-2].[O-2].[O-2].[Y+3].[Y+3] RUDFQVOCFDJEEF-UHFFFAOYSA-N 0.000 claims description 2
- 239000010410 layer Substances 0.000 claims 67
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 claims 1
- 230000008033 biological extinction Effects 0.000 claims 1
- 229960002050 hydrofluoric acid Drugs 0.000 claims 1
- 239000011229 interlayer Substances 0.000 claims 1
- 239000002994 raw material Substances 0.000 claims 1
- 239000011435 rock Substances 0.000 claims 1
- 239000004576 sand Substances 0.000 claims 1
- 239000012212 insulator Substances 0.000 abstract 1
- 238000005229 chemical vapour deposition Methods 0.000 description 8
- 230000015572 biosynthetic process Effects 0.000 description 7
- 239000000126 substance Substances 0.000 description 6
- 229920002120 photoresistant polymer Polymers 0.000 description 5
- 238000005530 etching Methods 0.000 description 4
- 238000005468 ion implantation Methods 0.000 description 4
- 230000005684 electric field Effects 0.000 description 3
- 239000011810 insulating material Substances 0.000 description 3
- IOVCWXUNBOPUCH-UHFFFAOYSA-M Nitrite anion Chemical compound [O-]N=O IOVCWXUNBOPUCH-UHFFFAOYSA-M 0.000 description 2
- 238000009825 accumulation Methods 0.000 description 2
- 239000013078 crystal Substances 0.000 description 2
- 239000002019 doping agent Substances 0.000 description 2
- 239000007789 gas Substances 0.000 description 2
- 238000000227 grinding Methods 0.000 description 2
- 210000004072 lung Anatomy 0.000 description 2
- 239000004065 semiconductor Substances 0.000 description 2
- 229910052684 Cerium Inorganic materials 0.000 description 1
- PEDCQBHIVMGVHV-UHFFFAOYSA-N Glycerine Chemical compound OCC(O)CO PEDCQBHIVMGVHV-UHFFFAOYSA-N 0.000 description 1
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 description 1
- 241000237536 Mytilus edulis Species 0.000 description 1
- GWXLDORMOJMVQZ-UHFFFAOYSA-N cerium Chemical compound [Ce] GWXLDORMOJMVQZ-UHFFFAOYSA-N 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 238000005520 cutting process Methods 0.000 description 1
- 238000001035 drying Methods 0.000 description 1
- 238000005538 encapsulation Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 210000003746 feather Anatomy 0.000 description 1
- 238000009499 grossing Methods 0.000 description 1
- 229910000449 hafnium oxide Inorganic materials 0.000 description 1
- WIHZLLGSGQNAGK-UHFFFAOYSA-N hafnium(4+);oxygen(2-) Chemical compound [O-2].[O-2].[Hf+4] WIHZLLGSGQNAGK-UHFFFAOYSA-N 0.000 description 1
- 239000001307 helium Substances 0.000 description 1
- 229910052734 helium Inorganic materials 0.000 description 1
- SWQJXJOGLNCZEY-UHFFFAOYSA-N helium atom Chemical compound [He] SWQJXJOGLNCZEY-UHFFFAOYSA-N 0.000 description 1
- 239000001257 hydrogen Substances 0.000 description 1
- 229910052739 hydrogen Inorganic materials 0.000 description 1
- 238000001459 lithography Methods 0.000 description 1
- 238000010297 mechanical methods and process Methods 0.000 description 1
- 239000008267 milk Substances 0.000 description 1
- 210000004080 milk Anatomy 0.000 description 1
- 235000013336 milk Nutrition 0.000 description 1
- 235000020638 mussel Nutrition 0.000 description 1
- 235000012149 noodles Nutrition 0.000 description 1
- BPUBBGLMJRNUCC-UHFFFAOYSA-N oxygen(2-);tantalum(5+) Chemical compound [O-2].[O-2].[O-2].[O-2].[O-2].[Ta+5].[Ta+5] BPUBBGLMJRNUCC-UHFFFAOYSA-N 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 239000012071 phase Substances 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 230000001681 protective effect Effects 0.000 description 1
- 241000894007 species Species 0.000 description 1
- 238000009987 spinning Methods 0.000 description 1
- 238000010561 standard procedure Methods 0.000 description 1
- 210000002784 stomach Anatomy 0.000 description 1
- 229910001936 tantalum oxide Inorganic materials 0.000 description 1
- 239000012808 vapor phase Substances 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
- H01L29/7887—Programmable transistors with more than two possible different levels of programmation
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/401—Multistep manufacturing processes
- H01L29/4011—Multistep manufacturing processes for data storage electrodes
- H01L29/40114—Multistep manufacturing processes for data storage electrodes the electrodes comprising a conductor-insulator-conductor-insulator-semiconductor structure
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42324—Gate electrodes for transistors with a floating gate
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
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- General Physics & Mathematics (AREA)
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- Manufacturing & Machinery (AREA)
- Non-Volatile Memory (AREA)
- Semiconductor Memories (AREA)
Description
㈣靴 f.doc/g 九、發明說明： 【發明所屬之技術領域】 本發明是有關於-種半導體元件 種快閃記憶體及其製造方法。 _疋有關於- 【先前技術】 冗憶體’顧名思驗是肖㈣存資 二運理器之功能越來越強，軟體所進= t越f大時，記憶體之需求也_來越高，為 記憶體以滿足這種需求的趨勢，製 與製程’已成為半導體科技持續往高 之广Γ例ίϊ ’朗ί憶體元件由於具有可多次進行資料 合、ί失之二點、抹除等動作，且存入之資料在斷電後也不 2失=點，所以已成為個人電腦和電子設備所廣泛採 用的一種非揮發性記憶體元件。 ”閃記憶體元件，—般是被設計成具有堆疊式 朴（Stack-Gate)結構’其中包括以摻雜的多晶石夕製作浮置 f^^(Floating Gate)^^flJ ff1^(c〇ntr〇1 〇 於控期極和縣1，域於浮錄態，沒有和 ^連接。而控制間極則與字元線(術dUne)相連接 外逖包括穿隧氧化層(Tunneling 〇xide)和閘間介電層 (Inter〕Gate Dielectdc Layer)分別位於基底和浮置閘極之 以及浮置閘極和控制閘極之間。 -般而言’此姆疊式㈣記憶體的浮置祕盘 閘極是使用微韻刻製程定義出來的。然而，使用微^蝕 1258207 15803twf.doc/g 雜，而制問極’不但製程較為複 n/遠會麵謂臨界尺寸的_，蚊元件後 見1進一步的縮小，而產生無法增加元件集積度之門題 另-方面，在目前提高元件積集度的趨二，之 小元件的尺寸，通常浮置閘極與控制開^間 之工作電壓將越低。而 :、釭作所而
Ratio，GCR)之方、去勺把+、，冋甲。 σ 率（Gate Couple 遂氧化#之_ V;胃加關介電層之電容或減少穿 加控^極二浮置=增加問間介電層電容之方法為增 ^而控制閘極層與浮置閘極之間所夾 2 的烈意體元件是產業的—致目標。 此录顧其叩貝 【發明内容】 其製目的為提供:種快閃記憶體及 4 仃對準之方式形成浮置閘極盥選彳 極，因此製程簡單，而可以減低成本。 A擇閘 、本，月之S目的為提供—種快閃記憶體及其製造方 接弁二增加浮置閉極與控制間極之間的閉極輕合率 k升兀件效能與產品良率。 ，發明提供一種快閃記憶體之製造方法 甩層、弟一導體層與罩幕層，其中第一導體層 二接制案化此罩幕層以形成暴 V妝層之開口。接著，進行熱氧化製程，以於 6 doc/g 暴露之部分第一導體層上形成氧化層。在移除氧化層，以 暴露出該基底後，圖案化第一導體層，使第一導體層分割 成塊狀。於開口内形成第二介電層。接著，於基底丄形^ ，滿開口之第二導體層。移除罩幕層及罩幕層下方之部分 第；導暴露出部分基底，而於第二導體層下方形成 體層兩側之基底中形成源極區/汲極區。 、弟一v 在上述之快閃記憶體之製造方法 成一摻雜區，且於美底中弗忐拟放广 匕栝於基底中形 層之步驟後進ΐ 成摻肺之步驟為在移除氧化 在上述之快閃記憶體之製造 幕層下方之部分第一導體層而暴露出罩幕層及軍 形成頂蓋層4;步驟是先於第二導體層上 層，並以頂蓋層為4罩;除:二：暴J出部分第-導體 導體層下方形成二第三導體層^弟^體層，而於第二 在上述之快閃記憶體之製 f成:頁蓋層之方法包括熱氧化法道:第二導體層上 f三第—導體層之材質包括摻雜多s、脰層包括控制間 括浮置閘極。 、阳夕。二第三導體層包 ^上述之快閃記憶體之製造 以虱氟酸作為蝕刻 中，移除氧化層之方 =材，包括氣切。氧化層與第 <接面成圓弧 7 1258207 15803twf.doc/g 本發明的快閃記憶體之製造方法，在形成浮置閘極時 是採用自行對準之方式形成的，因此可以增加製程裕度，’ 並可以節省製程成本與製程時間。 又 、而且，控制閘極是直接於基底上形成填滿開口之一屑 導體材料層後，利用化學機械研磨法或回爛法移除開: 體層直到暴露罩幕層而形成之’在形成控制 :=中’同樣沒有使用職影技術，因此可以增加 衣私格度，並可以節省製程成本與製程時間。 先接又提供—種快閃記㈣之製造方法，此方法係 底上依序形成第-介電層、第-導 多：:夕2幕層，其中第—導體層之材質至少包括摻雜 二石夕。接者，圖案化第—罩幕層、導體層、第 二土ί络以於基底中形成多數個溝渠。_，於溝竿中i 層’而形成排列成陣列形式多數個元恕2 主動區之的錄個第— 別形成多數個摻雜區。圖案 二 口，這些開口至少士 ^桊廣以I成夕數個開 接著，進行一 c弟一主動區上之第-導體層。 形成氧化層。以於暴露之部分第一導體層上 二介電層。秋後，於其广/成線於開口内分卿成第 ;導體層作為控制開二:㈡;多數個第 層。移除第-罩幕層，以暴露 1258207 15803twf.doc/g 叙f除部分第一導11層，而分別於第二導體層 出的第一:二置固元件隔離結構所定義 於二淳署p卩托 形成有一，于置閘極，且摻雜區分別形成 體層兩側?"該_上形成絕緣層後’於第二導 成=ί插塞底上形 構之後，之製造方法中’形成元件隔離結 摻雜r步驟為:=層成=行於基底中形成 質包括己憶體之製造方法中，第二介電層之材 化石夕。/氧化石夕。第一介電層之材質包括氧 方法包t 材質包括推雜多晶石夕。移除氧化層之 面成圓弧狀 為侧劑。氧化層與第一導體層之接 是採方法，在形成浮置間極時 並可以節省間因此可以增加製程裕度， 導體:二ί制閉極是直接於基底上形成填滿開口之一層 製程裕度^可====因此可以增加 底、種=^體’此㈣_包括基 捩肺 層―子置間極、控制間極、間間介電声、 乡 源極/汲極區。穿隨介電層設置於基底上。二^置 9 1258207 15803twf.doc/g 閘極設置於穿隧介電層上，此二 面相對的二個直角三角形，且二淳甲極的剖面略成-斜 底。控制間極設置於二浮置· 甲極之間會暴露出基 制閘極與二浮置閘極之間1 °間間介電層設置於控 置於二浮置閘極間的基底中。源:二洋置閘極。摻雜區設 兩側的基底中。 -。/及極區設置於控制閘極 在上述之快閃記憶體中，二個 -下凹的表面。間間介電層 ，H形之斜面具有 化石夕。穿隨介電層之材質包括氧化I乳切/氮化石夕/氧 在上述之快閃記憶體中，二 置有一摻雜區。控制閘極與浮置開if 底中更設 石夕。基底中更設置有一井區。 σ才貝匕括摻雜多晶 本發明之快閃記憶體的一個 =，此兩個浮置閘極彼此分離，兩個浮置閉 料，因此本發明之快閃了刀別儲存-位元之資 位元之資料。 L 、肢的一個記憶單元中可儲存二 在上述之快閃記憶體中，由 直角三角形，且直g /由於斤置間極的剖面略成一 表面。因此ϋ羽4 形的斜面例如S具有一個下凹的 置間極與控制開極極快閃記憶體相比較，浮 間極與控制間極的閘極面積增大了，可以增加浮置 與元件效能。 艰私率，而錢提升元件操作速度 進行資料抹部處具有-尖銳轉角，因此在 可以縮短抹除資料所需轉角能產生較高之電場，而 1258207 15803twf.doc/g 本發明又提供一種快閃記憶體，此種快閃記憶體包括 基底、多數個元件隔離結構、多數個控制閘極、多數個浮 置閘極、多數個摻雜區、多數個閘間介電層、穿隧介電層 與夕數個源極/没極區。多數個元件隔離結構設置於基底 中，心些元件隔離結構排列成一陣列，以定義出平行排列 ，在第方向延伸之的多數個第一主動區與平行排列並往 第二方延伸的多數個第二主動區。其中，第一方向與第 二方向交錯。多數個控制閘極設置於第一主動區上，這些 ^ 極平行排列並往第—方向延伸。多數個浮置間極設 並排列成一陣列’在每四個元件隔離 個摻雜=八别ϋ第一主動區中形成有二個浮置閘極。多數 間二二控制’下方且位於1^個浮置閘極之 浮間i個= 介電層分別設 中。多數個7^/牙随；丨電層設置於浮置閘極與基底之間 中。自絲7雜區分別設置於控彻極兩侧的基底 出的Ϊ亡= 孚::個元件隔離結構所定義 對的二個直角三角形。而且Γ二;U剖::成-斜面相 -下凹的表面。開間介電 角形之斜面具有 化石夕。穿隨介電層之材f ^氧^括魏錢化石夕/氧 在上述之快閃記憶體中 本發明之快閃記賴的—個雜單私括兩個浮置 多晶^控制閘極與;==極之材質 曰曰石夕。基底中更設置有_井區。才f包括摻雜多 間 ㈣狐 doc/g 極，此兩個浮置閘極彼此分離，而可分別 ::元=明之快閃記憶體的一個記憶單元中= 在上述之快閃記憶體中，由 直角三_1 閘極的剖面略成- 乂 直角一角形的斜面例如是具有一- 表面。因此，其與習知的堆叠閘極快閃記憶體相^ 置閘極與控制閘極之間所夾的面積增 ^置 r=r的崎率，而能夠提升元= 而且’由於浮置閘極頂部處具有一尖 進行資料抹除時，浮置閘極之轉雜產生較此在 可以縮短抹除資料所需的時間。 ㈤之电场，而 易懂為其他目的、特徵和優點能更明顯 明如下。 貫施例，並配合所_式，作詳細說 【實施方式】 圖1Α所繪示為本發明較佳 之上視圖。圖m所洛干盔闰1Α + 裡厌閃圯k體 钱同日年夫日刀/圖A中沿Μ線的剖面圖。 基底二、心:圖與圖1B，本發明之快閃記憶體包括 多數個介喊人# / 3極108、夕數個閘間介電層110、 牙；丨兒㈣112、多數個摻雜區114、源極/沒極巴 116、絕緣層118與導電插塞12〇。 £ 1井124上例如设置有p型井區 12 I258?59〇L.doc/g 126 〇 多數個元件隔離結構1〇2設置於基底1〇〇中。元件隔 離結構102排列成一陣列，以定義出平行排列並往γ方向 延伸之的主動區128a與平行排列並往X方向延伸的主動 區128^，X方向與γ方向交錯。亦即，由元件隔離結構 1〇2所定義出來之主動區128a與主動區128b彼此交錯。 多數個控制閘極1〇4例如是設置於主動區12%上，這 些控制閘極104平行排列並往γ方向延伸。控制閘極1〇4 的一部份也會覆蓋住部分元件隔離結構1〇2與主動區 128b。控制閘極104的材質例如是摻雜的多晶矽。 多數個浮置閘極108設置於控制閘極1〇4下方，並排 列成一陣列，在每四個元件隔離結構1〇2所定義出的主動 區128a中形成有二浮置閘極1〇8。二個浮置閘極ι〇8的刊 面略成:斜面相對的二個直角三角形，且直角三角形的斜 面例如是具有一個下凹的表面13〇。浮置閘極1〇8的材質 例如是摻雜多晶矽。 、 • 多數個摻雜區114分別設置於控制閘極1〇4下方， 位於兩浮置閘極⑽之間的基底100。 下方且 …夕數個閘間介電層11〇分別設置於控制閘極1〇4與各 浮置閘極108之間，且隔開二浮置閘極。閘間介電層 11〇之材質例如是氧化矽/氮化矽/氧化矽層。 J隧介電層112設置於浮置閘極108與基底11〇之 間。穿隧介電層112之材質例如是氧化矽。一 夕數個源極/汲極區116分別設置於控制閘極i〇4兩側 的基底100中。 13 1258207 15803twf.doc/g 絕緣層118設置於基底100上，覆蓋上述元件結槿 絕緣層118之材質包括絕緣材料，例如是氧化 。 =塞12°設置於基底-上，並電性連接= 如圖1A所示，本發明之記憶單元Q例如是由 ===電層112、二個浮置閘極1G8、控制閘極“ 閘間笔層110、摻雜區114、源極/汲極區116所構 ιμΙ-Ϊ Q 108 5 之在一個:二:。而別，-位元之資料’因此本發明 在们圯fe早兀Q中儲存二位元之資料。 成一ΪΪ述ΐ快閃記憶體中，由於浮置閘極108的剖面略 凹的形’且直角三角形的斜面例如是具有一個下 因此，其與習知的堆疊閘極快閃記憶體相 认二置閘極⑽與控制閘極刚之間所夾的面積增大 而m閉極⑽與控制問極1〇4的閘_合率， 而月b夠美升元件操作速度與元件效能。 此在：二:：’予置閘極108頂部處具有-尖銳轉角，因 除時’浮置間極108之轉角能產生較高之 书％丄而可以縮短抹除資料所需的時間。 較户ί=騎繪㈣本發明之㈣記憶體的- .圖3α至圖3Η為娜會示 4B A : /〇 Β_Β線的製造流程剖面圖。圖4Α至圖 圖勒示圖2Α至圖2Β中沿C'C，線的製造流程剖面 首先，請參照圖2八、圖Μ與圖从，提供基底， 14 I258mi,〇c/g 此基底200例如是矽基底。在此基底200中例如已形成有 深N型井區（未繪示)與位於深；^型井區上的p型井區（未繪 示）。然後，於此基底200上依序形成一層介電層202、一 層導體層204與一層罩幕層206。此介電層2〇2之材質例 如疋氧化矽，其形成方法例如是熱氧化法（Thermal Oxidation)。導體層204之材質例如是摻雜多晶矽。此摻雜 多晶矽的形成方法例如是利用化學氣相沈積法形成一層未 摻雜多晶矽層後，進行離子植入步驟以形成之；或者也可
以採用臨場植人摻質之方式，以化學氣相沈積法形成之。 此罩幕層206之材質包括與導體層204具有不同钮刻選擇 ，，其例如是氮化石夕。罩幕層206之形二法例士^ 本氣相沈積法(Chemical Vapor Deposition，CVD)。 接著，圖案化罩幕層206、導體層204與介電層202， 亚以經圖案化之罩幕層206為遮罩’移除部分基底2〇〇而 於基底200中形成多數個溝渠。這些溝渠观排列成 行/列陣列。 接著，請參照圖2B、圖3B與圖4C，於溝渠2〇8中填 入絕緣層210,而形成多數個元件隔離結構212。這些元件 隔離結構212排列成行/列陣列，以定義出平行排列並往γ 方向延伸之的主動區214a與平行排列並往χ方向延伸的 i”’x方向與γ方向交錯。亦即，由元件隔離結 2所疋義出來之主動區214a與主動區214b彼此交錯。 ，狀的佈局’並用以定義出主動區。於溝渠中填入絕 、^層210之方法例如是先於基底扇上形成一層絕緣材料 層，然制贱學频研磨法或則蝴法移除溝渠以外的 15 1258207 15803twf.doc/g 絕緣材料層而形成之。
接著於基底200上形成另一層罩幕層216，此罩幕層 216之材質包括與後續形成之導體層具有不同蝕刻選擇性 ^二其例如是氮化矽。此罩幕層216之形成方法例如是化 學氣相沈積法(Chemical Vapor Deposition，CVD)。此罩慕 層216是為了保護元件隔離結構而形成的，可視實際需要 =可形成或不形成罩幕層216，且罩幕層216並不需要限 定其厚度。由於在後續製程中，主要是描述記憶單元的製 ，，程，在圖2C至圖21中沿c-c，線的剖面並無法看出記 怳單元的製作流程，因此在下述的步驟中只針對圖至 圖21中沿B-B’線的製造流程作說明。 凊參照圖2C與圖3C，於基底上形成—層圖案化光阻 層218。此圖案化光阻層218具有開口 22〇至少位於主動 區214a上方。然後以圖案化光阻層218為罩幕，移除開口 ϋ所暴露的罩幕層216與罩幕層跡而形成經圖案化之 層216a與罩幕層2〇6a。罩幕層216a與罩幕層206a 開口 222暴露出導體層2〇4。移除開口 22〇所暴露的 層216與罩幕層206之方法例如是乾式制法或濕式 姓刻法。 道」參^、圖2D與圖3D，移除圖案化光阻層218後，於 =204表面形成-層氧化層以。於導體層2〇4表面 / θ ^化層224之方法例如是進行熱氧化法，亦即材質例 口 =雜多晶石夕的部分導體層撕即會氧化而形成材質為 氧化層224。在開口 222中央部分的氧化層224 异度較厚’開口 222兩側部分的減層⑽ 薄。而 16 1258撒 idoc/g 且:在開口 222中央部分的氧化層224可使導體層2〇4 分隔成條狀。 請參照圖2E與圖3E，移除開口 222所暴露之氧化層 224，而形成開口 226。移除開口 222所暴露之氧化層^ 的方法包括濕式钱刻法，其例如是以氳氣酸作為钱刻 在移除氧化層224之後，再圖案化導體層谢而可得到 導體層2G4a。_化導體層綱之方法例如是微影 蝕刻衣程。而且’開口 226所暴露的導體層2〇如例如 有:個凹下的表面。其中，在移除氧化層224的步驟中Ϊ Ξϋίϊ移除部分介電層搬’而形成位於導體層鳥下 形成方法例如是離子植入3= 品 ▲ ϋ以在於基底2⑻中形成井區時一起製作。 晴參照圖2F與圖3F，於其麻？nn l w丄 998,T f ^ /、口 π於暴底200上形成閘間介電層 2叫Inter_Gate Didectric)，閘間介電層级之材質例如是 f匕石夕，化石夕/氧化石夕等。當然，閉間介電層228之材質 也可以是氧化石夕層、氧化石夕/氮化石夕等。閘間介電層⑽之 形成：驟例如是先以熱氧化法形成氧化石夕層後，利用化學 成氮化石夕層，接著再用濕氫/氧氣(h2/〇2㈣ 於基底2。。上形成 、、」 之寺脰層230，此導體層230係作為γ制問 亟。導體層23〇之材質例如是摻雜多晶石夕。導體層现之 是於基底·上形成一層推雜多晶ς後，利 2例如回姓刻法或化學機械研磨法，移除部分換雜多晶矽 直到恭露罩幕層216a之表面。其中，捧雜多晶㈣形成方 17 1258207 15803twf.doc/g 法例如是利用化學氣相 後，進行離子植入步驟積，成層未摻雜多晶石夕層 入摻質’以化學氣相沈積法形成之可叫用臨場植 接著，睛同時參照圖2G及圖3(}，於 形成-層頂蓋層232。頂蓋層232之材質例=面 Ϊί層232之形成方法例如是熱氧化法。然後疋k罩暮 i 16a與罩幕層2〇6a，以形成開口 234。開 = 部分導體層2〇4a。移除罩幕層⑽與罩⑼ 例如是乾雜紐麵柄耻。 _ a / 之導日^圖2H及圖3H，以具有頂蓋層说 之W層230為罩幕，移除部分導體層2〇4 234 ’並切割導體層2〇4 =成開口 县柞幺,吳々珉令篮層204b。此導體層204b ΐ: ;:Λ2Η所示，在導體層23〇_間極) 下方且由母四個兀件隔離結構102所定義出的主動區 214 a中形成的二個導體層2 Q 4 b (浮置閘極)的剖面略: =對的二個直角三角形，且直角三角形的斜面例如是具 ^一個下凹的表面236。在移除部分導體層204a的步驟 ’同日守也會移除部分介電層2〇2a，而形成介電層2咖。 此介電層202b係作為穿隨介電層。 、然後，至少於基底200上形成絕緣層238。接著，於 導體層230(控制閘極）兩側之基底中形成源極/汲極區 240。源極/;及極區240之形成方法例如是離子植入法。之 後，於基底200上形成與源極/汲極區24〇連接的導電插塞 242。當然，絕緣層238也可以在源極/汲極區24〇形成之 後，再形成於基底200上，以在形成導電插塞之步驟前， 18 1258孤 twf.doc/g ，護導體層230(控制閘極)與導體層2〇4b(浮置閘極)。後續 元成f夬閃δδ’felt之製€為習知此技術者所周知，在此不再 贅述。 依照本發明實施例所述，本發明在形成導體層2〇仆(浮 置閘極)日^ ’先利用熱氧化法及姓刻步驟 宝
塊狀，而形成導體層2〇4a，然後再以具232 $ ，層230(控制閘極)為罩幕’侧導體層純而形成導體 =204b(洋置閘極）。由於，在形成導體層2〇仆(浮置閘極) 都是採用自行對準之方式形成的，目此 度’並可以節錢軸核製程時間。 y 4κ V體層230(控制閘極)係於基底2〇〇 上形成填滿開口 226之-層導體㈣層後，_化學機械 法或回触彳法移除開σ 226 m卜之部分導體層直到暴 路。幕層216a而形成之，在形成導體層23〇(控制閘極)之 過程^，同樣沒有使用顺影技術，因此可輯加製程裕 度，並可以節省製程成本與製程時間。
此外，使用本發明之方法所製造出的導體層2〇4b(浮 置間，)的剖面略成—個直角三_，减角三角形的斜面 例如疋具有-個下凹的表面236。因此，本發明之快閃吃 憶體與習知的堆疊快閃記憶體相比較，導體層204b(浮 置閘極)/、$體層230(控制閘極)之間所夾的面積增大了， 可以增加導體層2_(浮置間極)與導體層23〇(控制間 的閑極_合率’而夠提升元件操作速度與元件效能。 另外二由於導體層204b(浮置閘極)具有一尖銳轉角， 因此在進仃貧料抹除時，導體層204b(浮置閘極)之轉角能 19 1258207 15803twf.doc/g 產生較高之電場，使得抹除㈣所需時 低對導體層230(控制間極)所施加之電麼。 也可降 本毛明之快閃s己憶體，在一個記憶單元中包括 =極彼此分離，而可分別儲存二位元 ^枓。□此本發明在—個記憶單^中可儲存二位元之資 雖然本發明已以一較佳實施例揭露如上，然其並非用 以限f本發明，任何熟習此技藝者，在不脫離本發明之精 範圍内，當可作各種之更動與潤飾，因此本發明之保 護範圍當視後附之申請專利範圍所界定者為準。 【圖式簡單說明】 圖1A所緣示為本發明較佳實施例之一種快閃記憶體 之上視圖。 圖1B所缘示為圖ία中沿a_a，線的刹面圖。 第2A圖至第2H圖所繪示為本發明之快閃記憶體的一 較佳實施例之製造流程上視圖。 # 圖3A至圖3H為分別繪示圖2A至圖2H中沿B-B，線 的製造流程剖面圖。 圖4A至圖4B為分別繪示圖2A至圖2B中沿C-C，線 的製造流程剖面圖。 【主要元件符號說明】 100、200 ··基底 102、212元件隔離結構 104 :控制閘極 106、232 :頂蓋層 20 I258^)JWf.d_ 108 :浮置閘極 110、228 :閘間介電層 112 :穿隧介電層 114、225 :摻雜區 116、240 :源極/汲極區 118、238 :絕緣層 120、242 :導電插塞 124 :深N型井區 126 : P型井區 128a、128b、214a、214b :主動區 130、236 :表面 202、202a、202b :介電層 204、204a、204b、230 :導體層 206、206a、216、216a :罩幕層 208 :溝渠 218 :光阻層 220、222、226、234 :開口 224 :氧化層 21
Claims (1)
1258207 15803twf.doc/g _、申請專利範圍： =制=記㈣之製造枝，科法包括： 於該基底上依序形成-第—介電層、―、 罩幕層，其中該第一導體層之材質至小勺弟導體層與 α 圖案化該罩幕層以形成暴露部分該第摻雜多晶矽； ; ^"體層之一開 第一導體層上 進行一熱氧化製程，以於暴露 形成一氧化層； 移除該氧化層，以暴露出該基底； 於該開口内形成一第二介電層； 於該基底上形成填滿該開σ^第 Α露該罩幕層下方之部分該第二_以 =出心《底’而於該第二導體層下方形成:口 於該基底上形成一絕緣層；以及 區。於該第二導體層兩側之該基底中形成—源極區/没極 法，更細第1顧叙細記賴之製造方 法，其中娜雜區係為在瓣該=3=憶體之製造方 一導體層所暴露之該基成層之步驟後，於該第 法，並中第1項所述之快閃記憶體之製造方 八中祕料幕層及該罩幕層下方之部分該第—導體 22 Ι258207_/8 底’而於該第二導體層下方形成二第 頂蓋ί行—氧化步驟，於該第二導體層暴露之表面形成〆 移除該罩幕層’以暴該第 第：為罩幕，移除部分該第-導^ 弟一¥體層下方形成該二第三導體層。 向 法，利4項所述之快閃記憶體之製造方 化法r〜—¥體層上形成該頂蓋層之方法包括熱氧 法為=r閃記憶_方 法ΐ碑； 法，利1項所述之快閃記憶體之製造万 μ—弟一$體層為浮置閘極。 ίο &由社_ α —之方法包括虱氟酸作為蝕刻劑。 方法，it罩幕1項所狀㈣記憶體之製造 ”、以罩幕層之材質包括氮化石夕。 法，其中1//二^^®第1項所述之㈣記憶體之製造方 12. 如申請專：範Ί才f包括氧化矽/氮化矽/氧化矽。 方法，苴中蜂裳一入^弟1項所述之快閃記憶體之製造 13. :申；專利；I層之材質包括氧化矽。 哨弟1項所述之快閃記憶體之製造 23 1258207 15803twf.doc/g i，/i 7氧化層與該第—物層之接面成圓弧狀。 方：之：？專利範圍第1項所述之快閃記憶體之製造 ίΓ闻ί移除該氧化層，以暴露出該基底之步驟後，更 Γ5 = 一導體層，使該第—導體層分割成塊狀 =-種快閃記憶體之製造方法，該方法包括： 提供一基底； 一第：ϊί:上:!形成一第—介電層、-第-導體層盘 晶石^罩幕層’其中該第一導體層之材質至少包括摻雜多 料ΐΐ化謂—罩幕層、該第—導體層、該第—介電層 …垓基底，以於該基底中形成多數個溝渠； 溝渠中填入一絕緣層，而形成排列成-陣列形 構，以定義出平行排列並往-第？ =延伸的多數個第二主動區，該第-方向與該第二 區；於該些第—主動區的該基底中分別形成多數個摻雜 少暴以罩幕層以形成多數個開 /恭路口ρ刀该些弟—主動區上之該第— . 主 進行-熱氧化製程，以於暴露之‘， 形成一氧化層； 丨刀°亥弟—導體層上 移除該氧化層，以暴露出該基底； ==導體層，使該第一導體層分割成塊狀； 、二開口内分別形成一第二介電層； 24 1258207 15803twf.doc/g 作為形成分別填滿該些開口之―第二導體層’ 頂蓋ΓΓ熱氧化步驟’於該些第二導體層上分別形成〆 暴露出部分該第-導體層； 別於該第_導體^太x，移除部分該第一導體層，而分 個該些==¾:成多數個浮置間極，在每四 於該基底上形成—絕緣層；以及 汲極導體層兩側之該基底中分別形成-源極區/ 源極==_數_滅，_性連接該些 方法項所述之快閃記憶體之製造 上形成-第二罩幕層結構之後，更包括於該基底 5 —導體層絲露之該基底巾形成。（為後，於该弟 方本專利範圍第15項所述之快閃記_體之制、生 石/。，第二介電層之材質包括氧化砂化石夕/= 19.如申請專利範圍第15項所述之快閃記憶體之製造 25 1258207 15803twf.doc/g 方法，其中該第 电曆之材質包括氧化坊 20. 如申請專利範圍第15項夕。 方法，其中該第二導體層之材質 快閃記憶體之製造 21. 如申請專利範圍第15項^，多晶矽。 方法，其中移除該氧化層之方法包括閃記憶體之製造 22. 如申請專利範圍第15 氧氟酸作為蝕刻劑。 方法，其巾該氧化層與該第—導^之_記憶體之製造 23. -種快閃記憶體，包括·广日之接面成圓弧狀。 一基底； 一穿隧介電層，設置於該基底上； 或'一浮置閘極 且該二浮置閘 二浮置閘極，設置於該穿隧介電層上 的剖面略成一斜面相對的二個直角二^ y 極之間會暴露出該基底；一形 =，制閘極’分別設置於該二浮置閘極上； 間；以及 4工制閘極與該二浮置閘極之 一源極/汲極區，設置於該押 %如申請專利範圍第23項工戶^2，的=底中。 該兩直角三角形之斜面具有—下凹的表面;；〗战體’其中 25.如申請專職㈣23如 電狀㈣包减化錢切 i 26·如中請專利範圍第23項所述之 ， 5亥穿隧介電層之材質包括氧化石夕。 、〜肚/、 括it申料Γ綱23項所述之快閃記憶體，更包 括一扭雜區，設置於該二浮置閑極間的該基底中。- 26 1258207 15803twf.doc/g 28.如申請專利範圍第23項所述之 該控制閘極與該浮置·之㈣包括_^；；體，、中 29·如申請專利範圍第23項所述之快閃記憶體，更包 括一井區，設置於該基底中。 30· —種快閃記憶體，包括： - 一基底； 編士ί數個元件隔離結構，設置於該基底巾，該些元件隔 、、、°構排列成一陣列，以定義出平行排列並往一第一方向 ^伸之的夕數個第一主動區與平行排列並往一第二方向延 中的^數個第二主動區，該第—方向與該第二方向交錯； 夕數個控制閘極，設置於該些第—主動區上，該些控 ，蜀，平行排列並往該第一方向延伸； 夕數個洋置閘極，設置於該些控制閘極下方，並排列 陣列，在母四個該些元件隔離結構所定義出的該第一 動，中形成有二該些浮置閘極； 多數個摻雜區，分別設置於該些控制閘極下方，且位 些浮置閘極之間的該基底中； 此、、=數個閘間介電層’分般置於該些控制閘極與各該 二/争置間極之間； 、牙隧介電層，設置於該些浮置閘極與該基底之間 Y，以及 該基ίί個源極7汲極區，分別設置於該些控彻極兩側的 士申。月專利範圍第3〇項所述之快 母四個該些元相離結構所定義出雜第—絲^中^ 27 1258207 15803twf.doc/g 的二該些浮置 形0 閘極的剖面略成 一斜面相對的二直角三角 。γ q祀圍第 該兩直角三角形之斜面具1項所述之快閃記憶體，其中 33. 如申請專利範圏第有^下凹的表面。 該閘間介電層之材質包括$ 項所述之快閃記億體，其中 34. 如中請專利範^ 石夕/氮化石夕/氧化石夕。
6亥牙隨介電層之材質 包括氧化Γ狀㈣記紐，其中 35. 如申凊專利範園第3〇 括一井區^置於項所述之崎咖，更包 37.如申請專利範圍第3〇項所述之快閃 括多數個導電插塞，設置於該基底上，分別；/思體’更包 源極區/沒極區。 氣性連接該些
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Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| TW094118692A TWI258207B (en) | 2005-06-07 | 2005-06-07 | Flash memory and manufacturing method thereof |
| US11/307,010 US7335940B2 (en) | 2005-06-07 | 2006-01-19 | Flash memory and manufacturing method thereof |
| US11/955,348 US20080090355A1 (en) | 2005-06-07 | 2007-12-12 | Manufacturing method of flash memory |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| TW094118692A TWI258207B (en) | 2005-06-07 | 2005-06-07 | Flash memory and manufacturing method thereof |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| TWI258207B true TWI258207B (en) | 2006-07-11 |
| TW200644178A TW200644178A (en) | 2006-12-16 |
Family
ID=37494682
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| TW094118692A TWI258207B (en) | 2005-06-07 | 2005-06-07 | Flash memory and manufacturing method thereof |
Country Status (2)
| Country | Link |
|---|---|
| US (2) | US7335940B2 (zh) |
| TW (1) | TWI258207B (zh) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TWI263308B (en) * | 2005-01-28 | 2006-10-01 | Powerchip Semiconductor Corp | Method of fabricating non-volatile memory |
| TWI349340B (en) * | 2007-09-03 | 2011-09-21 | Nanya Technology Corp | Method for manufacturing non-volatile memory |
| JP2009188293A (ja) * | 2008-02-08 | 2009-08-20 | Nec Electronics Corp | 不揮発性半導体記憶装置及びその製造方法 |
| JP5190986B2 (ja) * | 2008-02-08 | 2013-04-24 | ルネサスエレクトロニクス株式会社 | 不揮発性半導体記憶装置及びその製造方法 |
| JP5190985B2 (ja) * | 2008-02-08 | 2013-04-24 | ルネサスエレクトロニクス株式会社 | 不揮発性半導体記憶装置及びその製造方法 |
| KR101488417B1 (ko) * | 2008-08-19 | 2015-01-30 | 삼성전자주식회사 | 전하의 측면 이동을 억제하는 메모리 소자 |
| TWI395290B (zh) * | 2009-05-26 | 2013-05-01 | Winbond Electronics Corp | 快閃記憶體及其製造方法 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6798012B1 (en) * | 1999-12-10 | 2004-09-28 | Yueh Yale Ma | Dual-bit double-polysilicon source-side injection flash EEPROM cell |
| DE10016715C1 (de) * | 2000-04-04 | 2001-09-06 | Infineon Technologies Ag | Herstellungsverfahren für laminierte Chipkarten |
| US6943119B2 (en) * | 2003-12-01 | 2005-09-13 | Taiwan Semiconductor Manufacturing Co., Ltd. | Flash process for stacking poly etching |
| TWI233666B (en) * | 2004-04-13 | 2005-06-01 | Powerchip Semiconductor Corp | Method of manufacturing non-volatile memory cell |
| KR100654341B1 (ko) * | 2004-12-08 | 2006-12-08 | 삼성전자주식회사 | 비휘발성 메모리 소자 및 그 제조방법 |
-
2005
- 2005-06-07 TW TW094118692A patent/TWI258207B/zh not_active IP Right Cessation
-
2006
- 2006-01-19 US US11/307,010 patent/US7335940B2/en active Active
-
2007
- 2007-12-12 US US11/955,348 patent/US20080090355A1/en not_active Abandoned
Also Published As
| Publication number | Publication date |
|---|---|
| US7335940B2 (en) | 2008-02-26 |
| TW200644178A (en) | 2006-12-16 |
| US20060275985A1 (en) | 2006-12-07 |
| US20080090355A1 (en) | 2008-04-17 |
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| Date | Code | Title | Description |
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