TWI254442B - Electrostatic discharge protection circuit - Google Patents
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Description
1254442 九、發明說明: 【發明所屬之技術領域】 本發明係關於一種半導體裝置,尤指一種靜電放電 (ESD)保護電路,用以保護半導體裝置以免遭ESD現象所 致之有害效應。 【先前技術】 通常,靜電放電(ESD)保護電路係形成於一內部晶片電 路及連接有外部輸入/輸出腳位之一輸入墊(input pad)間, 用以保護半導體裝置免遭E S D現象所致之有害效應,諸如 半導體裝置之破壞或惡化。 在多個導電體間因爲有高電壓差之產生,故當該等導 電體相耦合時,同樣的將發生ESD現象。倘靜電電流流經 通常把電源電壓設定爲5伏特之內部晶片電路時,內部晶 片電路各元件將遭受極大的損害。因此,乃須使該半導體 內之一靜電電流流通路徑爲安全,故使該靜電電流可穩定 的流出於外而不損及該內部晶片電路。爲達成此種需求, 該靜電電流路徑之設計必須是靜電電荷可立即且有效地加 以洩放。 靜電放電係依照洩放方向而沿著兩個通路發生。其中 的一個通路爲,當外部物體的電壓高於內部晶片電路之電 壓時,靜電電流係由外部物體流向內部晶片電路,另一個 通路爲,當外部物體的電壓低於內部晶片電路之電壓時, 該靜電電流則自該內部晶片電路流向該外部物體。 在半導體裝置中,通常產生ESD現象之狀況爲,當人 員或金屬物體和該半導體裝置相接觸時,該靜電電流即自 1254442 該人員或該金屬物體經由輸入/輸出腳位流入半導體 內,此外,當半導體裝置裝固於印刷電路板上、或當 半導體裝置時該半導體裝置與該某些外部物體相接觸 亦將產生E S D現象,則靜電電荷即由內部晶片電路向 物體洩放(放電)。 用以分析E S D現象的數種典型模型中,在此提出 模型,亦即爲人體模型(HBM)、機械模型(MM)、及帶 置模型(CD M)。當靜電電荷係由人體洩放至半導體裝 內部晶片電路時,係使用HB M ESD模型測試半導體裝 之ESD效應。而MM ESD模型係當帶電晶片(charged 或帶電設備所致造成該靜電電荷放電時,用以測試半 裝置上之ESD效應。至於CDM ESD模型,則不同於 或MM ESD模型,其係當一帶電裝置本身經由內部晶 路作瞬間放電時,用以測試半導體裝置上之E S D效應 即,依CDM ESD模型之放電方向係反向於HBM或MM 模型之放電方向。特別的是,CDM ESD模型爲目前最 注者,其係因在製造期間帶電裝置放電時,半導體裝 受到損壞因而減少產能之故。因此,乃須形成有一種 保護電路,用以防止半導體裝置由於HBM、MM、或 是CDM ESD模型之ESD電流所致的損害效應。 第1圖爲一種傳統式之半導體裝置ESD保護電路 ,包括:用於資料輸入之一輸入墊105;用於HBM或MM 模型之一第1放電電路110;用於CDM ESD模型之一 放電電路1 2 0 ;及用以把經由輸入墊1 〇 5所輸入之資 送於半導體裝置之內部電路(未顯示)的一資料輸入緩 裝置 操作 時, 外部 三個 電裝 置之 置上 die) 導體 HBM 片電 〇亦 ESD 受關 置將 ESD 特別 100 ESD ‘第2 料傳 衝器 1254442 13 0° 第1放電電路110具有一 PMOS電晶體112及一 NMOS 電晶體1 14,其中PM0S電晶體丨12之一側及一閘極係連 接於電源電壓V D D,P Μ 0 S電晶體1 1 2之另一側則係連接 於輸入墊105 ; NM0S電晶體1 14之一側及一閘極係連接於 接地電壓V S S而NMO S電晶體1 1 4之另一側則係連接於輸 入墊105 。 第2放電電路120設有一電阻器122及一 M0S電晶體 124,其中電阻器122的一側連接於輸入墊105,另一側連 接於資料輸入緩衝器1 3 0 ; Μ 0 S電晶體1 2 4之一側及一閘 極連接於接地電壓VSS,而另一側連接於電阻器122之另 一側。 資料輸入緩衝器130具有一 PM0S電晶體132、一第1 NM0S電晶體134及一第2NM0S電晶體136,此處,PM0S 電晶體1 3 2之一側及一閘極係連接電源電壓VDD,另一側 爲連接第1 NM0S電晶體134之一側,其中一第1控制信 號133係輸入於一閘極中。第2 NM0S電晶體136之一側 連接接地電壓,另一側連接該第1 NM0S電晶體134之另 一側,其中一第2控制信號1M係輸入一閘極。該第1 NM0S 電晶體134係配設於該PM0S電晶體132及該第2 NM0S 電晶體1 3 6之間。 用於ΗΒΜ及MM ESD模型之第1放電電路110的扮演 角色爲,當外部物體感應之高或低電壓附加在輸入墊105 上時,即把靜電電荷放電之。設計用於CDM模型之第2放 1254442 電電路1 2 Ο,係經由輸入墊i 〇 5而用來洩放蓄積於 置中之靜電電荷,故半導體裝置之內部電路係可受 而免遭致E S D破壞效應。因此,第2放電電路1 2 〇 置在資料輸入緩衝器1 3 0附近且該資料輸入緩衝器 常亦須設以電源。該第2放電電路1 2 0中之該電阻 係用以減少靜電電流容量,故電阻器1 22之電阻値 數百歐姆。 但是’習用的ESD保護電路1〇〇因有諸多缺點 用於高度積體化電路裝置,亦即,因爲用於ΗΒ Μ或 電放電之第1放電電路1 1 0中,僅使用Ρ Μ 0 S電晶 及NMOS電晶體114,故第1放電電路11〇無法瞬 有效地洩放靜電電荷。如是,由外部物體所感應的 荷乃輸入至資料輸入緩衝器1 3 0中之Μ 0 S電晶體的 ,之後將對MO S電晶體造成致命的損壞。特別者 MOS電晶體具有一薄的氧化物膜,俾符合製造高度 的半導體裝置之設計規則,故由ΗΒ Μ或ΝΜ靜電放 Μ 0 S電晶體之損壞將更爲嚴重。 又者,當半導體裝置係以高頻動作時,習用的 護電路1 〇〇即難以應用作爲保護,造成另一個問題 ,當爲低動作頻率,則第2放電電路1 2 0中之電阴 可用以將輸入信號傳送到資料輸入緩衝器1 3 0而無 但如動作頻率越來越高時,輸入信號的帶寬即越來 ,則狹窄帶寬之輸入信號即難以經電阻器1 22傳送 輸入緩衝器1 3 0。詳言之,當其値爲數毫伏特且具高 入信號施加於該半導體裝置時,由於電阻器1 22之 帶電裝 到保護 必須放 130通 器122 通常爲 而不適 ΜΜ靜 體1 12 時地、 靜電電 閘極中 ,由於 積體化 電所致 ESD保 。亦即 器122 問題, 越狹窄 至資料 頻之輸 中斷故 1254442 無法穩定的傳送至資料輸入緩衝器1 3 Ο,就習用E S D保護 電路1 〇〇而言,此種問題爲一種嚴重的缺失。進者,在第2 資料輸入緩衝器1 2 0之電阻器1 2 2的連接節點處,可能具 有一寄生電容器(parastic capacitor),故電阻器122及寄生 電容器將使半導體裝置之電路造成低通濾波器(L P F)特性 ,則高頻的輸入信號乃無法穩定的行經第2放電電路1 2 0。 總之,上述有關先前技術之該等問題,使得半導體裝 置難以高速及高可靠性的動作。 【發明內容】 因之,本發明之目的,係提供一種靜電放電(ESD)保護 電路,可用以瞬間及有效的洩放靜電電荷,並可在無任何 衰減下穩定的將高頻輸入信號傳送於一輸入緩衝器。 依本發明之一態樣,係提供一種用於帶電裝置模型 (CDM)之靜電放電(ESD)保護電路,包括:一輸入墊,用以 接收資料;一資料緩衝器,用以將輸入於輸入墊之信號傳 送到一內部電路;一設於該輸入墊及該資料輸入緩衝器接 地間之二極體,用以經由輸入墊洩放蓄積於一內部電路中 的電荷。 依本發明之另一態樣,係提供一種用於人體模型(HBM) 及機械模型(MM)之ESD保護電路,包括:一輸入墊,用以 接收資料;一資料輸入緩衝器,用以將輸入墊所輸入之資 料傳送至一內部電路;一 NM0S電晶體,其一側連接於接 地另一側連接於輸入墊;一偏壓MOS電晶體,其一側連接 NM0S電晶體之閘極用以導通NM0S電晶體,其中電源電 1254442 壓係施加於一閘極;及設在該輸入墊及該偏壓MOS電晶體 間之一電容器。 依本發明再一個態樣,係提供一種靜電放電(E S D)保護 電路’包括:一輸入墊,用以接收資料;一資料輸入緩衝 器,用以將輸入墊所輸入之資料傳送於一內部電路;一第 1放電裝置,用於連接於該輸入墊之一 HBM/MM ESD;及 一第2放電裝置,設有至少一個用於CDMESD之二極體, 並設在該第1放電裝置及該資料輸入緩衝器之間。 【實施方式】 依本發明係用於半導體裝置之靜電放電(ESD)保護電 路,將舉示數個實施例配合附圖說明於後。 如第2圖所示,係依本發明用於半導體裝置之ESD保 護電路2 0 0的第1實施例。 第2圖中,本發明ESD保護電路200包括一輸入墊205 ,用以接收一輸入資料;一資料輸入緩衝器23 0,用以將 介由該輸入墊20 5接收之資料傳送至半導體裝置之一內部 電路(未顯示);一用於HBM/MM靜電放電之第1放電電路 210;及用於CDM靜電放電之一第2放電電路220。 此處,第1放電電路2 1 0係用以對和外部物體相接觸 所產生的靜電電荷予以放電,例如HBM/MM的靜電放電。 亦即,當人體或金屬物體放電時所致之靜電電荷’該放電 單元2 1 0可供作該靜電電荷之放電路徑。 第1放電電路210具有一 PM0S電晶體212、一 NM0S 電晶體214、一偏壓NM0S電晶體216、及一電容器218’ 1254442 其一側連接該輸入墊205而另一側連接偏壓nm OS電晶體 2 1 6之一側。此處,P Μ 0 S電晶體2 1 2之一側及一閘極係連 接電源電壓V D D而另一側則連接於輸入墊2 〇 5。ν Μ 0 S電 晶體2 0 4之一側係連接輸入墊2 0 5而另一側連接接地電壓 V S S。偏壓Ν Μ 0 S電晶體2 1 6係用以經常導通ν Μ 0 S電晶 體214,其中偏壓NM0S電晶體216之一側係連接NM0S 電晶體2 1 4之閘極,而另一側係連接電容器2 1 8之另一側 。在第1實施例中,雖有Ρ Μ 0 S電晶體之使用,惟遂行 ΗΒΜ/ΜΜ靜電放電動作時,可省略該PM0S電晶體212。 但是,第1放電電路使用有該Ρ Μ 0 S電晶體2 1 2以第1實 施例增加E S D效率。 第2放電電路220係用於在內部電路蓄積有靜電電荷 的放電,即CDM靜電放電。本發明之第2放電電路220具 有一對二極體220,係放置在該輸入墊205及該資料輸入 緩衝器23 0之間。更詳細地說,該對二極體220係用以將 蓄積在內部電路之靜電電荷經由該輸入墊20 5作放電,其 中,該對二極體220之中具有設在輸入墊205與資料輸入 緩衝器2 3 0之一電源電壓V D D間的一只二極體2 2 2,及設 在輸入墊2 0 5與資料輸入緩衝器2 3 0之一接地電壓V S S間 的另一只二極體224。與第1放電電路210相反的是,第2 放電電路2 2 0設有一放電路徑’則靜電電荷可經該路徑而 有效地自帶電裝置放電至外部。更注意的是’用於c D Μ靜 電放電時,第2放電電路220中可省略該第1二極體222 。但是,爲了可改善CDM ^0效率’第2放電電路220 1254442 中仍以使用第1二極體2 2 2爲佳。 如第3圖所示,係使用於本發明E S D保護電路 第2放電電路22〇中,該第1與第2二極體222與 剖面說明圖。 第3圖中,在一半導體基板中具有複數個p_井 井,其中該等P-井及該η-井爲低雜質濃度,故p-穿 井間之耗盡區(depletion region)相當大而使得二極 有一高的崩潰電壓。倘二極體222、224之崩潰電壓 則該等二極體222、224即可有效防止因靜電突波電 致損壞。此外,二極體222、224之較大耗盡區亦可 接合之寄生電容趨小。製造半導體裝置時,因爲有 各裝置相互連接之連接線關係,故通常會產生寄生 寄生電容。因此,在一個較長的行程中,該種寄生 及寄生電容値將造成低通濾波器(L P F )特性。因本發 保護電路200中之二極體222、224的崩潰電壓値甚 寄生電容量即趨小,故可防止先前技術中甚爲嚴重 LPF特性。故而,具有高擊電壓之二極體222、224 電容値低,乃可用於MM或HBM之ESD模型及CDM 模型。 參照第4圖,根據本發明之該第一實施例,顯 該ESD保護電路2 0 0之帶電裝置模型的放電路徑。 的E S D保護電路的運作機制將在下面詳緦地說明之 如第4圖所示,c D Μ靜電放電係經由一對二極 、2 24實現。亦即,係作成內部電路的電壓高於外 200之 2 24的 \ —* η -二及η-體可具 値高, 流而導 令ρ-η 用以供 電阻及 電阻値 明ESD 高,故 問題的 因寄生 之ESD 示使用 該創新 〇 體222 部物體 -12- 1254442 的電壓,靜電電荷係經第1二極體2 2 2放電,其中第 之放電路徑以’’ X ’’符號表示。反之,倘內部電路之電壓 外部物體的電壓時,ESD係第2二極體224實行之, 第4圖之放電路徑以”Y”符號表示。比較習用之ESD 電路而Η ’因本發明在第2放電電路220中並未使用 阻器,故儘管爲高的動作頻率,但輸入信號之帶寬仍 減少。又者,因保護電路中不使用該電阻器,即不致 LPF特性,則半導體裝置可穩定的動作而不致因ESD 電路200造成中斷。 同時,返回第2圖所示,用於ΗΒ Μ或ΜΜ之第1 電路210具有偏壓MOS電晶體216及設於偏壓MOS 體216與輸入墊205間之電容器218,在ΗΒ Μ或ΜΜ 之高電壓施加於輸入墊205之同時,該電容器218可 令NMOS電晶體214導通,亦即,施加於輸入墊205 壓之含義爲高電壓係施加在電容器218的一個節點上 後,當高電壓施加於電容器2 1 8的一個節點時,高電 係施加於其之另一個節點上,此係因耦合效應之故。 NMOS電晶體214經常導通因而可對因外部帶電物體 靜電電荷作放電。換言之,由ΗΒΜ或ΜΜ所感應之靜 荷可快速地予以洩放,因而可確保增強的E S D保護性 如上述,本發明第1實施例之ESD保護電路200 於半導體裝置而不致減少輸入信號的帶寬,故可令輸 號穩定的傳送至輸入緩衝器2 3 0。又者,依本發明之 保護電路200,由諸如ΗΒΜ、ΜΜ或CDM之ESD模型 4圖 低於 其中 保護 一電 不致 產生 保護 放電 電晶 所致 瞬間 的高 。之 壓亦 此將 所致 電電 能。 可用 入信 ESD 所致 -13- 1254442 的靜電電荷,可加以有效地及瞬刻地作放電而不 體裝置。因之,乃可製造對靜電具有增大阻抗之 體裝置並可在高速下穩定的運作。 再如第5圖所示,依本發明之第2實施例, E S D保護電路3 0 0的電路圖。 第5圖中,ESD保護電路300包括:一第1 31〇,用於HBM或MM之靜電放電;一第2放電 ,用於CDM之靜電放電;及一資料輸入緩衝器: 放電電路310係供ΗΒ Μ或MM所致靜電電荷之® 第1放電電路310具有一 PMOS電晶體312; — 晶體314 ; —偏壓MOS電晶體316及一設在輸入 偏壓MOS電晶體316間之電容器318。第1放電 中,PMOS電晶體312之一閘極及一側係連接電源 而另一側係連接輸入墊3 05。NMOS電晶體314之 接輸入墊3 0 5,另一側則連接接地電壓V S S。同 MOS電晶體3 16之一側係連接NMOS電晶體3 14 另一側則連接接地電壓V S S。偏壓MO S電晶體3 極係連電源電壓VDD,故經常導通NMOS電晶體 第2實施例之ESD保護電路3 0 0係利用電容 偏壓M0S電晶體316而防止半導體裝置因HBM 電放電的破壞效應。較諸於習用的E S D保護電路 係修改爲第1放電電路3 1 0,亦即,第2實施例, 護電路300可予應用在對於CDM靜電放電非嚴重 導體裝置上。易言之,由於電阻器332及寄生電容
損及半導 可靠半導 爲另一'種 放電電路 電路3 2 0 3 3 0。第 1 ί電,其中 NMOS 電 墊3 0 5及 :電路3 1 0 電壓VDD 一側係連 時,偏壓 之閘極而 1 6之一鬧 3 14° 器318及 或MM靜 「 100 ,僅 之ESD保 問題之半 器之LPF •14- 1254442 特性並不影響輸入信號進入資料輸入緩衝器3 3 0的傳輸。 因此,第2實施例之ESD保護電路3 0 0係適用於操作於低 頻準位之半導體裝置。 第2實施例中,因第2放電電路3 2 0及資料輸入緩衝 器3 3 0與習用技術雷同,故不作進一步之說明。元件符號 322、324、332、334、336、333 及 335 分 S!]表示電阻器、 一 MOS電晶體、一 PMOS電晶體、一第1 NMOS電晶體、 一第2 NMOS電晶體、一第1控制信號及一第2控制信號 。在第2實施例中,用於ΗΒ Μ或ΜΜ之第1放電電路310 中具有偏壓MOS電晶體316及電容器318,故可快速地進 行靜電放電因而增強了 ESD保護性能。 本申請案之主題內容與2003年12月29日在韓國專利 局所申請之第KR 2 0 0 3 -9 849 3號案相關,該案之全篇內容 可供參照。 又,本發明業已經由特定實施例所闡明,嫺熟於原技 術者,自可在本發明之技術思想及創新精神下作各種變化 及修飾,但仍應均屬本發明之專利保護範疇。 【圖式簡單說明】 第1圖爲習用半導體裝置之靜電放電(ESD)保護電路。 第2圖爲一依據本發明之第一實施例的半導體裝置之 ESD保護電路第1實施例電路圖。 第3圖爲示於第2圖、依本發明第1實施例之E S D保 護電路之二極體的剖面說明圖。 第4圖爲依本發明第1實施例、於ESD保護電路中, -15- 1254442 藉一帶電裝置模型(CDM)之放電路徑說明圖。 第5圖爲依本發明第2實施例用於半導體裝置之 保護電路。 【主要元件符號說明】 100 E S D保護電路 110 第1放電電路 120 第2放電電路 130 資料輸入緩衝器 200 E S D保護電路 210 第1放電電路 220 第2放電電路 2 3 0 資料輸入緩衝器 310 第1放電電路 3 2 0 第2放電電路 3 3 0 資料輸入緩衝器
Claims (1)
1254442 十、申請專利範圍: 1. 一種用於帶電裝置模型(CDM)之靜電放電(ESD)保護電 路,包括: 一輸入墊,用以接收資料; 一輸入緩衝器,用以將來自該輸入墊所輸入之資料 傳送至一內部電路; 一二極體,係配置於該輸入墊及該資料緩衝器之一 接地間,用以經該輸入墊洩放蓄積於一內部電路中之電 荷。 2 ·如申請專利範圍第1項之ESD保護電路,其中尙包括有 配置於該輸入墊及該資料輸入緩衝器之一電源供應電壓 間的另一只二極體。 3 ·如申請專利範圍第2項之E S D保護電路,其中每一二極 體藉調整一雜質濃度而具有一高崩潰電壓。 4·一種用於人體模型(HBM)及機械模型(MM)之ESD保護電 路,包括: 一輸入墊,用以接收資料; 一資料輸入緩衝器,用以將來自該輸入墊所輸入之 資料傳送至一內部電路; 一 NMOS電晶體,其一側係接地而另一側連接於該 輸入墊; 一偏壓Μ 0 S電晶體,其一側係連接於該n Μ 0 S電晶 體之一閘極’可用以令該NMOS電晶體轉換爲導通,其 中一電源電壓係施加於其中一閘極;及 -17- 1254442 一電容器,係配置在該輸入墊及該偏壓MOS電晶體 間。 5 .如申請專利範圍第4項之ESD保護電路,其中尙包括一 PMO S電晶體,其一側連接於該電源電壓而另一側連接 於該輸入墊。 6 . —種靜電放電(E S D )保護電路,包括: 一輸入墊,用以接收資料; 一資料輸入緩衝器,用以將來自該輸入墊所輸入之 資料傳送至一內部電路; 一連接到該輸入墊之第1放電裝置,係用於HBM/ MM ESD ;及 一第2放電裝置,設有至少一只用於CDMESD之二 極體,其係配置在該第1放電裝置及該資料輸入緩衝器 間。 7 ·如申請專利範圍第6項之ESD保護電路,其中該第1放 電裝置,包含, 一 NMOS電晶體,其一側係接地而另一側連接於該 輸入墊; 一偏壓MOS電晶體,其一側係連接於該NMOS電晶 體之閘極以令該NMOS電晶體導通,其中一電源電壓係 施加於其中一閘極;及 一電容器,係配設於該輸入墊及該偏壓MOS電晶體 間。 8 .如申請專利範圍第7項之ESD保護電路,其中該第1放 -18- 1254442 電裝置含有一 PMOS電晶體,該PMOS電晶體之一側及 一閘極係連接於該電源電壓,而其另一側則連接該輸入 墊。 9 .如申請專利範圍第6項之ESD保護電路,其中該二極體 係配置於該輸入墊及該資料輸入緩衝器之一接地電壓間 〇 1 0 ·如申請專利範圍第6項之ESD保護電路,其中該第2放 電裝置之二極體包含一第1與一第2二極體,其中該第 1二極體係設於該輸入墊及該資料輸入緩衝器之一電源 間,而一第2二極體則係設於該輸入墊及該資料輸入緩 衝器之接地間。 1 1 .如申請專利範圍第6項之ESD保護電路,其中該二極體 藉調整雜質濃度而具有一高崩潰電壓。 -19-
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