TWI251403B - Transmitters providing cycle encoded signals - Google Patents

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TWI251403B
TWI251403B TW093121144A TW93121144A TWI251403B TW I251403 B TWI251403 B TW I251403B TW 093121144 A TW093121144 A TW 093121144A TW 93121144 A TW93121144 A TW 93121144A TW I251403 B TWI251403 B TW I251403B
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Jerry Jex
Arnaud Forestier
Kersi Vakil
Abhimanyu Kolla
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Description

1251403 九、發明說明： 【發明所屬之技術領域】 相關申請案之交互參照 本案及第10/625,944號專利申請案名稱「提供週期編碼 5化號之接收器」（代理人檔號42P17324)係於同一天提出申 請’有完全相同之說明書（名稱、發明相關領域說明、申請 專利範圍及摘要除外）且請求相關之主題。 發明領域 本發明係關於提供週期編碼信號之發射器及相關糸 10 統。 【先前技術】 發明背景 符號間干擾(ISI)經由重疊不同頻率之脈波造成信號完 好性的低劣。帶有高頻脈波之資料樣式容易受到ISI影響。 15 脈波頻率愈高，較高頻脈波比較較低頻脈波可能有更多相 移及更大哀減’結果當較面頻脈波重豐較低頻脈波時，導 致較高頻脈波的耗損。因ISI造成資料樣式的失真，結果導 致錯誤。於習知發訊未經補償之隨機資料樣式可發射之頻 率受到ISI所限。 20 等化及彳兒奎氏發訊乃曾經被提出之兩種ISI解決之道 。等化為曲線匹配解，其試圖對較高頻脈波以敏感資料樣 式回復波幅。其尋找預期喪失的資料，且透過窄脈波之前 置強調波幅而回復喪失的資料。等化之缺點包括等化為曲 線匹配解，等化於隨機資料脈波扭絞較高頻脈波波幅來回 1251403 復任何預期波幅的 及極大樣式專—性，/職的喪失具雜大㈣專一性 其使用之各個客戶系=要求調整預職料樣式、以及斜 _，且改m^整。調整對於非預測資料樣式 果導致耗時且有彳^此彳麟決之道的迭代本質結 決之道。H辑—性的實作，無法會聚成為最佳解 訊於==5::項先前技術⑸解決之道，悅奎氏發 使用升π之餘弦或正弦函數脈波來克服ISI。此等 函數之實作_促成無法付諸實際應用。 、 於曼徹斯特編碼，信號於位元單元邊界包括非連續性 二可能導致高ISI。奸頻率遷移錄(FSK)編碼方案可於位元 早兀邊界避開非連續性，但FSKf要多個週期來呈現0幻 資料值。 於來源同步發訊，資料信號及一或多個相關時脈信號 b或選通信號由發射器發射至接收器。時脈信號或選通信號 由接收電路用來判定取樣資料信號的時間。 若干發訊技術中，時序資訊可嵌置於發射之資料信號 ，且經由恶機器回復。内插器例如由鎖相迴路或延遲鎖定 迴路接收複數個時脈信號或選通信號。接收得之時序用來 20於内插為接收之時脈信號或選通信號間作選擇，且提供所 選日寸脈仏號或選通信號給接收器來控制輸入資料信號的取 樣。若干實作中，於資料信號提供訓練資訊，來於發射實 際貝料4取得適當樣本時序。訓練資訊可隨時提供來維持 樣本時序。其它實作中，未使用訓練資訊，但樣本時序係 1251403 由先前時間㈣信_成。衫魏置時序資期之技術 。8B/10B技術屬於眾所周知之技術。 信號的發射可於多投環境（一部發射器對多部接收器） 、或點對點環境(-部發射器對—部接收器）。發射可為單向 、循序雙向或同時雙向。 曾經使用不同電壓位準（而非mu 準）來呈現單純0及1以外的更多數值。 10 15 20 導體信號之雜訊可能造成信號的說誤。降低雜訊效應 =技術係於二導線發射資料，然後於接收器經由察看接收 得之信號間的差異（而非絕對值)來剔除雜訊。典型地， 體載有信號，該信號為另—導體之反相信號。 【發明内容】 發明概要 :發明係有關於—種晶片，包含:―發射器 —週期編碼電路來接收—資料 /、L括 料輸入信號，經由連續接合部分不::碼=回:於該資 週期編碼信號；其巾若干編 ’、、。〜而提供—全 问之頻率，若干編碼錢具有與其它㈣ 2不 ;以及其中資料係以全週期編碼信二:之相位 料時段並未有多於—週期之編碼信號。、、現，資 圖式簡單說明 由前文提供之細節說明以及本發明 完整了解本發明，料非將本發明限_體例之附圖將更 具體例，反而所示及所述之具體例僅供舉::：用之特定 1251403 第1及2圖各自為方塊圖，顯示根據本發明之具體例之 系統。 第3圖為方塊圖，顯示根據本發明之具體例之系統，包 括第1圖之發射器及接收器。 5 第4圖為方塊圖，顯示根據本發明之具體例之系統，包 括第3圖之發射器及接收器範例。 第5圖為日守序圖，顯示根據本發明之具體例之信號。 第6圖為表格，顯示根據本發明之具體例之信號。 第7圖為第4圖接收器之時序圖，顯示根據本發明之具 10 體例之信號。 第8圖為方塊圖，顯示根據本發明之具體例之同步電路 -亥同步電路可選擇性麵合至第4、1()及12圖之接收器。 第囷為方塊圖，顯示根據本發明之具體例，第8圖之 週期性信號導出電路之細節。 15 第戰為方塊®，顯示根據本發明之具體例，第3圖之 接收器範例。 弟11圖為第10圖接收器之時序圖，顯示根據本發明之 具體例之信號。 第I2圖為方塊圖，顯示根據本發明之具體例之系統。 20 帛13®為時序圖，顯示根據本發明之具體例之信號。 第14及15圖各自為方塊圖，顯示根據本發明之具體例 之糸統。 【實施方式】 較佳實施例之詳細說明 1251403 5 10 传號編碼;明包括ϋ，其具有發射11可將資料 週期編碼信號仰…⑽係由部分不同週期 編巧2號連續接合組成，其中資料係藉編碼信號於週期 ^㈣之資_段呈現。部分編碼信號具有與其它編碼 2不R之頻率及/或相位。於⑽，至少若干資料時段不 於-個特定編碼信號。於全⑽，並無任何資 =日0又有多於—個編碼信號週期。於部分CM，若干資料 時段有多於—週期編碼信號，而其它資料時段不具有多於 -週期編碼信號。就第4、5、7、1〇、n、12及13圖說明之 ⑽為全CES。就第4、5、7、1G、11、12及13圖說明之CES ’每個資料時段只有-個編碼信號。其它具體例中，一個 編碼信號可用於㈣時段之—部分，而另—編碼信號可用 於該資料時段之其餘部分。 15 若干具體例中，也形成互補週期編碼信號(CCES)。本 I明也包括接收為來接收CES ;若干具體例中接收器來接 收CCES且回復資料；或若干具體例中回復資料之反相。 使用特定頻率(F、F/2等）而非使用多個且或許為隨機低 頻信號及高頻信號，可減少或消除ISI。CES&CCES由於涉 20及有限數目之頻率而非涉及多重頻率，故稱作為控制頻率 信號。
參照第1圖，系統10包括一晶片或晶片部分14及一晶片 或晶片部分16。於14及16表示晶片部分之情況下，14及16 可於同一個晶片。發射器2〇…22表示N個發射器，導體24A 1251403 、24Β···26Α、26B表示N組二導體，及接收器28…3〇表示n 個接收器。發射器20…22於導體2仏、24B…26A、26B提供 CES及CCES給接收器28…30。發射器40…42表示μ個發射 ’導體44Α、44Β…46Α、46Β表示Μ組二導體及接收器 5 48…50表示Μ個接收器。Μ可與Ν相同數目或不同數目。發
射器40…42於導體44Α、44Β…46Α、46Β提供CES及CCES 給接收器48…50。發射器及接收器可以一組成對發射器及 接收器處理。 第 1圖中，導體24Α、24Β···26Α、26Β及44Α、44Β...46Α 10 、46Β顯示於單一方向發射信號。另外可使用雙向導體。例 如第2圖中，一系統60包括一晶片或晶片部分64及一晶片或 晶片部分66，其中發射器/接收器70··· 72經由雙向導體74Α 、74Β…76Α、76Β而耦合至發射器/接收器78…80。發射可 為循序雙向或同時雙向發射。 15 CES可關聯多種編碼技術如8b/10b編碼使用。於CES發 射之資料非僅限於特定内容或定義。如此，CES資料可傳 輸指令、定址資訊及傳統資料。此等類型内容(指令、位址 及傳統資料）中之二或三者可經時間多工化或封包化。另外 載有此三型内容之CES可於不同導體維持分開。此等類型 20 内容中之一或二者可經由CES傳輸，而其它類型内容可經 由其它類型發訊傳輸。CES無需運用於包括定址的系統。
雖然此處所述發明表示於CES以及或許於CCES發射 資料。但並未排除其它非為CES或CCES之信號於其它時間 通過第1及2圖之導體。舉例言之，可能有若干指令並非CES 10 1251403 或CCES通過導體，於其它時間載有cES或cCES。 匕3虎 例如包括電壓維持恆定；線路置於高阻抗模； J电Μ用 於CES或CCES ;若干低頻信號或高頻信號等。 Β·第3圖之發射器及接收器 5 第3圖顯示發射器102及接收器104，豆Λ篦1面 ，、钩弟1圖發射器 20及接收器28之範例。參照第3圖，週期性表考卢 〇 ^ 藏源 110 提供週期性參考信號如時脈信號或選通信號。週期性俨號 源110可經由多種其它電路形成，經由包括鎖相迴路(冲= 、延遲鎖定迴路(DLL)及晶體振盪器等電路形成。若干具浐 · 10例中，週期參考信號與發射器102於導體108接收之資料輸 入信號有特定相位關係。資料輸入信號可為單端或為差異 。若干具體例中，週期性參考信號係與資料輸入信號之資 料位元同相位，而其它具體例中則非同相位。參考信號之 週其可與資料輸入信號之資料位元單元之時間長度相同， 15或可與資料位元單元之時間長度不同（例如一半大或兩倍 大)。 " 發射器102包括週期編碼電路112及互補週期編碼電路 春 114，其各自接收資料輸入信號及週期性參考信號，且將該 資料輸入信號編碼成為CES及CCES。CES及CCES分別藉驅 20動态122及124驅動至互連裝置24A及24B及接收器1〇4。 初接收電路134接收CES及CCES，且回應於此，提供 至少一個h號給延遲電路138。邏輯電路142回應於該至少 一個延遲信號，決定編碼為CES及CCES之資料輸入信號值 。資料輸出信號（資料出）可與資料輸入信號相同，或與輸入 11 1251403 信號具有已知關係。例如資料輸出信號可為資料輸入信號 之反向。當然可有其它方式來決定CES及CCES之代表值。 C·第4-9圖之發射器、接收器及同步電路 1.第4-6圖之發射器 5 第4圖顯示發射器150及接收器180，其為第3圖之發射 器1〇2及接收器104之範例。參照第4圖，PLL 148提供有頻 率F之週期性參考信號PRSF，此處PLL 148為第3圖之週期 性信號源110之範例。PRSF可為正弦或非正弦。週期編碼 電路152及互補週期編碼電路154為第3圖之週期編碼電路 10 112及114之範例。週期編碼電路152包括延遲電路162、延 遲與反相電路164、延遲與分頻電路166、及延遲、分頻及 反相電路168、及多工器（MUX)156。電路162-168提供編碼 信號SF、SF*、SF/2及SF/2*，此處SF具有頻率F ; SF*具有 頻率F且為SF之反相；SF/2有頻率F/2，但與SF校準；以及 15 SF/2*為SF/2之反相。該例中，SF具有與PRSF信號相同頻率 。編碼信號SF、SF*、SF/2及SF/2*於資料輸入信號之控制 之下選擇性由MUX 156通過。延遲電路162並非必要，但可 用來杈準SF信號與其它信號。此外，電路166並非必要提供 延遲。於需要延遲來校準SF、SF*、SF/2及SF/2*(如第5圖 20所示）之程度’則該延遲可由電路162-168提供。 當MUX 156選擇編碼信號之一時，可使用多種技術來 控制。例如PRSF、SF或其它信號可用於Μυχ 156通過編碼 信號之一時進行控制。 第5圖顯不根據若干具體例資料時段之CES及編螞 12 1251403 信號SF、SF*、SF/2及SF/2*之時序圖。第4-7圖之範例中， 資料時段為來自PLL 148之PRSF時段(週期）。MUX 156依據 資料輸入信號之態、以及依據前一資料時段通過MUX 156 為何種信號，來讓SF、SF*、SF/2及SF/2*信號中之不同者 5 通過MUX 156。於各個資料時段，由MUX 156通過之信號 係以粗體表示。例如於資料時段1及2，通過SF/2 ;於資料 時段3及4通過SF，於資料時段5通過SF/2 ;於資料時段6通 過SF* ;於資料時段7通過SF/2* ;於資料時段8通過SF。 第5圖之CES說明於資料時段「週期」一詞之定義。例 10 如於資料時段3、4、6及8有一週期。於資料時段1、2、5及 7有半週期，半週期少於一週期。若SF有第5圖所示兩倍頻 率，且由MUX 156通過，則資料時段有二週期。 於弟5圖之習慣，當資料輸入信號為邏輯〇時，ces選 定為PRSF頻率之半，當資料輸入信號為邏輯i時，CES選定 15為PRSF相同頻率。當然也可使用相反習慣。 如第5圖可知，第4圖及第5圖之CES為全CES，編碼信 號SF、SF*、SF/2及SF/2*各自有等於(SF及SF*)或大於(SF/2 及SF/2*)資料時段之時間。如此並無資料係由多於一週期編 碼信號表示。當然，雖然電路不完美，但一個週期偶爾可 20略大於一資料時段，而該CES仍然為全CES。 第6圖為圖表，顯示若干具體例可藉Μυχ 156通過之次 一信號。如弟6圖可知，欲藉MUX 156通過之編碼信號作選 擇讓信號並無非連續。例如若前一信號於前一資料時段結 束時之電壓降低，則選用之次一信號於次一資料時段開始 13 1251403 時之電壓降低。若前一信號於前一資料時段結束時之電壓 升南’則選用之次一信號於次一資料時段開始時之電壓升 南。注意編碼信號中週期起點可有不同之位置顯示於第5圖 及第6圖。 5 如圖所示’ CES係由編碼信號SF、SF*、SF/2及SF/2* 連績部分組成。但實際上由於MUX 156可能之不完美、或 電路162-168之不同延遲，CES可能並非完美連續。 參照第4圖’互補週期編碼電路154提供CCES，CCES 由驅動器124驅動至互連裝置24]B及接收器180。週期編碼電 10路154包括延遲與反相電路172、延遲電路174、延遲、分頻 及反相電路176及延遲與分頻電路178來產生信號SF、SF* 、SF/2及SF/2*，該等信號為週期編碼電路152所產生之信 號SF、SF*、SF/2及SF/2*之反相。 2·第4-7圖之接收器 15 第4圖中，接收器180包括初接收電路182及延遲電路 184 ’其為初接收電路134及延遲電路138之範例。排它 -OR(XOR)閘 190、正反器 196及 198、AND閘202及NAND閘 204為第3圖邏輯電路142範例。當然第3圖之電路非僅限於 第4圖所示細節。初接收電路182可為比較器，其比較CES 20 與CCES間之差異。初接收電路182輸出之接收得之信號(rs) 為CES與CCES電壓交越時，由高電壓(H)改成低電壓(L)、 或由L改成Η之近似方波。 延遲電路18 4延遲接收得之信號R s達約ν 4資料時段 (1/4 Τ延遲信號），以及延遲RS達约3/4資料時段(3/4 τ延遲 14 1251403 仏號）。延遲電路184可由延遲鏈組成。延遲電路184 也可提供一個資料時段的延遲來提供1 T延遲信號，但此並 非全部具體例所需。1T延遲信號可用於選擇性額外電路， 例如第8圖電路。 5 延遲電路184之輸出信號可提供給XOR閘190。表1顯示 XOR閘190之真值表，且將該表與CES&CCES表示之值比 較。XOR閘190之輸入信號係與延遲電路184之輸出信號相 同。如圖可知，本特定例中，當CES及CCES表示之值為〇 時，XOR閘190之輸出信號為〇 ;以及當CES&CCES表示之 10值為1時，父0尺閘190之輸出信號為1。此乃任意指定，相反 電壓可對應0及1。 表1 1/4 T延遲 3/4 T延遲 XOR 190之輸 出信號 CES及CCES表示值 0 0 0 0 0 1 1 1 1 0 1 ' 1 1 1 0 ~ 0 15 雖然X〇R閘190之輸出包括於資料時段u、t2、t3、t4 、t5及t6之正確資料’但使用額外電路(正反器196及198、 AND閘及NAND閘202及204)來提供資料輸出信號，其包括 tl、t2、t3、t4、t5、t6及t7間之正確資料。可見於如下第7 圖實施例。 2〇 第7圖顯示RS(初接收電路182之輸出信號）範例、得自 延遲電路184之1/4 丁延遲^號及3/4 T延遲信號、x〇R閘190 15 1251403 之輸出化號、正反态196及198之Q1及Q2輸出信號、以及 AND間202對資料時段1+、2+、3+、4+、5+及6+之輸出信 號。資料時段1+-6+係對應第5圖之資料時段，但經由驅 動裔122、互連瓜置24A及初接收電路182而時間上略為延遲 5 。第7圖遵照使用習慣，「〇」表示低電壓及「1」表示高電 壓。也可使用相反習慣。正反器196及198於時間t〇處於復 置條件（Q1及Q2皆為〇)。 於時間tl，當RS有下降緣時，1/4T延遲及3/4T延遲皆 為1，故X0R閘190輸出〇。RS之下降緣造成正反器198輸出 10 Q2 ’於其D輸入端為〇。qi持續為〇。如此ANd閘2〇2之輸出 信號為0。 於時間tl.5，RS並未變遷。如此qi及Q2不變，資料輸 出信號不變。 於日π間t2，當RS有上升緣時，1/4 T延遲及3/4 T延遲皆 15為〇，故X0R閘190輸出0。RS之上升緣造成正反器196輸出 Ω1於其D輸入端為〇。Q2持續為〇。如此aNd閘202之輸出 信號為0。 於日守間t2.5，當RS有下降緣時，1/4 T延遲為1以及3/4 τ 延遲為〇，故父〇尺閘19〇輸出1。RS之下降緣造成正反器198 〜出Q2於其D輸入端為1。Q1持績為〇。如此and閘202 之輸出信號持續為〇，即使於時間〖25有1^變遷亦如此。 於日寸間t3，當RS有上升緣時，1/4 T延遲為〇以及3/4 τ 延遲為1，故X0R閘190輸出1。RS之上升緣造成正反器196 輸出Q1，於其D輸入端為i。Q2持續為i。如此來自and閘 16 1251403 2〇2之輸出資料於時間t3後不久改成1。RS於時間t3之變遷 與輸出資料變化間之時間量係依據正反器196及198與AND 閘202間之延遲決定。注意第7圖之信號並非必要擴充。確 實，RS信號變化與資料輸出信號變化間之變化延遲可略小 5 於第7圖所示。 於時間t3.5，當RS有下降緣時，1/4T延遲為1以及3/4τ 延遲為0，故XOR閘190輸出1。RS之下降緣造成正反器ι98 輸出Q2，於其D輸入端為1。Q1持續為1。如此AND閘202 之輸出信號持續為1，即使RS有變遷亦如此。 10 於時間t4，當RS有上升緣時，1/4 T延遲為〇以及3/4 τ 延遲為1，故XOR閘190輸出1。RS之上升緣造成正反器196 輸出Q1，於其D輸入端為1。Q2持續為1。如此AND問202 之輸出信號持續為1。 於時間t4.5，RS不會變遷。如此Q1及Q2不變，且資料 15 輸出信號不變。 於時間t5，當RS有下降緣時，1/4 T延遲為1以及3/4 T 延遲為1，故XOR閘190輸出0。RS之下降緣造成正反器198 輸出Q2，於其D輸入端為0。Q1持續為1。如此AND閘202 之輸出信號改變成1。
20 於時間t5.5，當RS有上升緣時，1/4T延遲為〇以及3/4T 延遲為1，故XOR閘190輸出1。RS之上升緣造成正反器196 輸出Q1，於其D輸入端為1。Q2持續為0。如此AND閘202 之輸出信號持續為0，即使RS有變遷亦如此。
於時間t6，當RS有下降緣時，1/4 T延遲為1以及3/4 T 17 k遲為Ο，故父〇11閘19〇輸出1。RS之下降緣造成正反器198 'Q2於其D輸入端為1。Q1持續為1。如此and閘202 之輪出信號改變成1。 〇由此可知，資料輸出信號值係遵循CES信號及CCES信 '值f有延遲如所述。如所述，使用不同邏輯，資料輸 出域有相反值。此外，若有所需，接收器可使用資料輸 出L旒(為貢料輸出信號之反相）來替代資料輸出信號。 要。之，對第4圖之接收器而言，初接收電路182之輸 號k遲，故於该資料時段兩半個別對接收得之信號取 姆 7以第4圖為例，延遲量為1/4及3/4 ;但其它具體例中， 有/、匕里延遲。此外，其它具體例中可有多於二延遲。 3·第8-9圖之同步電路 若干具體例中，提供額外電路來同步化資料輸出信號 及資料輸出*信號與週期信號(例如時脈信號或選通信號)供 用於晶片或晶片部分16之其它部分。例如第8圖顯示同步化 電路2〇0’其同步化間接由CES及CCES導出之第一週期信號 (週期h唬1)與、由晶片或部分晶片16其它部分使用之第二 週期#唬（週期信號2)間之資料輸出信號及資料輸出*信號 。當然發明非僅限於第8圖之細節。當同步電路2〇〇結合接 收裔180使用時，資料輸出信號及資料輸出*信號為得自 AND閘202及204，1 T延遲信號係得自第4圖延遲電路184。 週期信號導出電路206提供週期信號1至第一符列（符列208) 或第二佇列(佇列21〇)。 佇列208及佇列210係銜接，故當佇列208納入資料輸出 1251403 信號及資料輸出*信號時，佇列210提供先前納入之資料輸 出信號及資料輸出*信號由其它電路（圖中未顯示）使用。同 理，當佇列210納入資料輸出信號及資料輸出*信號時，佇 列208提供先前納入之資料輸出信號及資料輸出*信號。週 5期信號1用來納入資料輸出信號及資料輸出*信號至佇列 208或佇列210(例如得自第4圖之AND閘202及204)。週期信 號2用來由仔列208或仔列210提供先前儲存之資料輸出信 號及資料輸出*信號。仲裁器216判定週期信號1及2係施用 至仔列208及210或施用至作列210及208。仲裁器216有多種 10實作方式。一種實作方式係包括一計數器，其計數週期信 號1之週期數目或半週期數目，且於接收得預定數目之週期 或半週期後介於佇列2〇8與210間切換。 資料輸出信號及資料輸出*信號係由佇列208及210輸 出，該信號可為串列信號或並列信號。換言之，佇列208及 15 210接收串列資料輸出信號及資料輸出*信號，提供串列資 料輸出信號及資料輸出*信號。另外，佇列208及210可接收 串列資料輸出信號及資料輸出*信號’且將其轉成並列資料 輸出信號及資料輸出*信號。 週期信號1可為近似方波。於一種辦法，資料輸出信號 20及資料輸出*信號輸入於週期信號1二緣之佇列208或210。 於另一種辦法，資料輸出信號及資料輸出*信號只輸入週期 信號1之上升緣，或只輸入週期號1之下降緣。又有另一 辦法，週期信號1係由兩個彼此180度不同相位之子信號組 成。此種情況下，資料輸出信號及資料輸出*信號依據實作 19 1251403 而定，可輸入二子信號之上升緣、二子信號之下降緣、或 上升緣及下降緣二者。其它實作中，資料輸出信號及資料 輸出*信號係基於電壓位準輸入，而非基於緣輸入。週期信 號2依據實作而定可有週期信號1之相同頻率，或有不同頻 5率（例如週期信號1倍數）。但大部分情況下，預期週期信號工 與週期信號2為不同相位。舉例言之，週期信號2為用於晶 片或晶片部分16其它部分之時脈信號。 週期信號導出電路206導出週期信號之方式有多種。於 第8圖所示具體例中，週期信號導出電路206使用1 T延遲信 10 號及資料輸出#號及資料輸出*信號，但也可使用多種其它 信號。 第9圖顯示週期信號導出電路2〇6之多項可能實作之一 。第9圖中，AND閘242接收來自〇R閘262之資料輸出*信號 及信號回授。AND閘244接收來自〇R閘264之資料輸出*信 15 號及信號回授。XOR閘234接收來自〇R閘264之1 T延遲信 號及信號回授。XOR閘236接收來自〇R閘262之1 T延遲信 號及信號回授。AND閘254接收資料輸出信號及x〇r閘234 之輸出信號。AND閘256接收資料輸出*信號及x〇r閘236 之輸出信號。OR閘262接收AND閘252及254之輸出信號。 2〇 〇R閘264接收AND閘244及256之輸出信號。OR閘264輸出 週期信號1。 D.第10-11圖之接收器 第10圖顯示接收器28及104之其它具體例。參照第10 圖，初接收電路318(可與第4圖電路182相同）接收CES及 20 1251403 CCES ’且回應於此，產生接收信號以。延遲電路32〇提供 1T延遲信號、1/4延遲信號及3/4延遲信號。x〇r閘332回應 於1/4延遲信號及3/4延遲信號，提供信號給正反器336及338 。NOR閘326回應於正反器338之輸出信號(Q2)及經由反相 5器324反相之1T延遲信號而提供信號上升（SR)信號。OR閘 330回應於正反器336之輸出信號(Q1)及打延遲信號，提供 信號下降(SF)信號。呈AND閘342及OR閘344形式之態機器 提供輸出控制信號。AND閘342接收信號下降SF信號及回授 輸出控制信號。OR閘344回應於AND閘342之輸出信號及信 10號上升SR信號，提供輸出控制信號。MUX 352及354係由輸 出控制信號控制。MUX 352接收Q1信號及Q2信號且提供資 料輸出信號。MUX 352接收反相Q1信號及Q2信號（經由反 相菇346及348反相），且提供資料輸出*信號。若干具體例 中，只有MUX 352或只有MUX 354。 15 第11圖為時序圖，顯示第10圖接收器用於若干具體例 之操作。其它具體例可能與第10圖及第11圖所示以及後文 說明有略為偏差或顯著偏差。於時間to或時間t0之前，正反 器336及338經復置，故Q1及Q2為0(低電壓）。SR值及517值 可對tl之前的時間預先定義，故資料輸出信號及資料輸出* 20 信號有已知值。 於時間tl，1 T延遲信號為上升，Q1及Q2為〇，故SR及 SF皆上升。如此正反器336將XOR閘332之〇輸出信號送至 Q1，而正反器338不通過。如此Q1及Q2維持為〇。以3尺為工 ，來自OR閘344之輸出控制信號為1。當SF為1時，AND問 21 1251403 342之輸出信號為1。當輸出控制信號為1時，MUX 352及354 分別通過Q1及Q1*。 於時間tl.5，1 T延遲信號不會變遷，故SF、SR、Q1、 Q2或輸出控制信號不變。
5 於時間t2，1 T延遲信號為下降，Q1及Q2皆為0，故SR 及SF皆下降。如此正反器338將XOR閘332之0輸出信號送至 Q2，而正反器336不通過。如此Q1及Q2維持為〇。以SF為〇 ，AND閘342之輸出為0。此外，因SR為0，故OR閘344之輸 出（輸出控制信號）為〇。當輸出控制信號為0時，MUX 352 10 及354分別通過Q1及Q2*。 於時間t2.5，1 T延遲信號不會變遷，故SF、SR、Q1、 Q2或輸出控制信號不變。 於時間t3，1 T延遲信號為上升，Q1及Q2為〇，故SR及 SF皆上升。如此正反器336將XOR閘332之1輸出信號送至 15 Q1，而正反器338不通過。如此Q1及Q2維持為〇。以SR為1 ，來自OR閘344之輸出控制信號為1。當SF為1時，AND閘 342之輸出信號為1。當輸出控制信號為1時，MUX 352及354 分別通過Q1及Q1*。 於時間t3.5，1 T延遲信號為下降以及Q2為〇，故SR下 20降。但Q1為1，其迫使SF即使於1 τ延遲信號為下降仍然維 持為1。如此正反器336或338通過資料，Q1維持為丨及〇2維 持為0。如此，接收器316經由於Q1為1及1 τ延遲信號為下 降時，封阻OR閘330不接觸改變中的SF(如同t3.5及t4.5之情 况）、或經由當Q2為1及1 T延遲信號上升時，封阻n〇r閘326 22 1251403 不接觸改變中的SR(如同t6.5之情況），接收器316於時段中 變遷期間可維持輸出控制信號或資料不變。當511為1時，輸 出控制#號維持為1，MUX 352及354持續通過Q1及Q1*。 AND閘342之輸出維持為高。 5 於時間t4，1 T延遲信號為升高及Q2為0，故SR上升，
正反器336讓X〇R閘332輸出1給Q1。Q1為1，迫使SF維持1 。但當1 T延遲升高時，即使Q1為0，SF為1。輸出信號及 Q1及Q2皆為〇，故SR及SF皆升高。如此正反器336將XOR 閘331之輸出信號1提供給qi，而正反器338不通過。如此 10 Q1及Q2維持為〇, SR為1，輸出控制信號維持為1，MUX 352 及354分別持續通過〇1及〇1*。AND閘342之輸出信號維持 為南。 於時間t4.5及時間t4.5之後，信號係於時間t3.5及時間 t3.5之後之信號相同。 15 於時間t5，1 T延遲信號為上升及Q2為0，故SR為上升
。如此，正反器336將XOR閘332之0輸出信號送至Q1。於工τ 延遲信號上升之情況下，SF維持為1，Q2維持為0。以SR為 1，得自OR閘344之輸出控制信號為1，MUX 352及354分別 通過Q1及Q1*。AND閘342之輸出信號維持為高。 20 於時間t5.5，1 T延遲信號不會變遷，故SF、SR、Qi、 Q2或輸出控制信號不變。 於時間t6，1 T延遲信號為下降，Q1及Q2皆為0，故^!^ 及SF皆下降。如此正反器338將XOR閘332之1輸出信號送至 Q2，而正反器336不通過。如此Q2改成1，以及Q1維持為〇 23 1251403 。以SF為〇，AND閘342之輸出為0。此外，因SR為0，故OR 閘344之輸出（輸出控制信號）為〇。當輸出控制信號為〇時， MUX 352及354分別通過Q2及Q2*。 於時間t6.5，1 T延遲信號為升高，Q2為1，故SR維持 5 為〇。如前文所述，如此封阻正反器336不通過。因Q1為〇 及1 T延遲信號為〇，故SF改成1及正反器338不通過。然後 Q1及Q2分別維持為〇及1。因輸出控制信號為〇及sr為〇，故 即使SF為1，輸出控制信號仍然維持為〇。如此MUX 352及 354分別持續通過Q2及Q2*。 10 於時間t7，1 T延遲信號為下降，及Q1為0，故SF為下 降。SR也下降。如此正反器338通過XOR閘332之0輸出信號 給Q2，而正反器336不通過。如此Q2改成0而Q1維持為〇。 以SF為0之情況下，AND閘342之輸出信號為0。此外，因SR 為〇，故輸出控制信號為0。以輸出控制信號為0，MUX352 15 及354分別通過Q2及Q2*。 資料輸出信號於第11圖顯示為毗鄰於輸出控制信號。 如圖可知，輸出控制信號具有CES及CCES之相同值，而延 遲略大於1資料時段。當然，可使用不同邏輯，故資料輸出 信號有CES及CCES之相反值。 20 要言之，輸出控制信號於資料時段開始後不久回應於 SR之上升而選擇Q1，以及於資料時段開始後不久回應於SF 之下降而選擇Q2。接收器316封阻CES及CCES之中間時段 變遷效應，否則CES及CCES之中間時段變遷將改變Q1與Q2 之選擇或改變輸出控制信號。 24 1251403 第8圖之同步電路2〇〇可結合接收器316使用。 E·其它具體例及資訊 本發明並非限於使用互補信號CES及CCES 。例如第12 圖頌不發射器384(為第i圖發射器2〇範例）且具有週期編碼 5私路152，但非互補週期編碼電路154，故產生CES，而非 產生CCES。接收器388(其為第丄圖接收器28範例）包括初接 收電路392，其可為比較器，其比較CES與參考信號Vref。 舉例έ之，Vref可介於CES之高電壓與低電壓間。為了顯示 不同可犯，第12圖中，DLL 382提供週期性參考信號，而非 10 如同第4圖之PLL。 本务明並非限於只使用〇或1。例如第13圖表示CES其 可表示0 1或2。何者編碼化就sf、sf*、sf/2、SF/2*、SF/4 及SF/4*表示G、1或2之選擇為任意選擇。第13圖信號可經 由將額外電路加至電路162-168及172一178而形成。接收器可 15於其它所在位置例如經由其它延遲來取樣。此外，邏輯為 比第4圖或第10圖之邏輯更複雜。增加更多電路來提供_ 及SF/8*表示G、1、2及3。編碼信號無f為最大頻率之二之 分數。例如若干具體例中，編碼信號可包括有2/3或3/4最大 頻率之編碼信號。 20 另一種編碼其它表示值(例如〇、1、2、3)之方式係有其 它電壓位準，而非單純為高或低。例如第5圖及第13圖之;： 號有其它電壓位準。 ° 部分CES包括若干編碼信號，其週期係小於⑽如 資料時段，而其它編碼信號之週期係等於或大於資料時段 25 1251403 。其達成方式之一係讓第4圖PRSF之頻率為第4圖頻率之兩 倍’以及降低頻率而只形成若干編碼信號。伴隨接收器電 路可由CES及CCES回復有此等頻率之輸入信號。 於就第4、5、7、10、11、12及13圖所述之CES，每個 5 賁料時段只有一個編碼信號。於其它具體例，一個編碼信 號可用於一資料時段部分，而另一編碼信號可用於該資料 時段其餘部分。於一資料時段有多於一個編碼信號，可用 來單純表示〇或1，或表示多於2值。 於關聯第4、5、7、10、11、12及13圖所述之CES，資 1〇料時段為常數。其它具體例中，資料時段具有可變寬度。 因此表示單純〇或1或表示更多值。 本發明非僅限於發射器與接收器間之特定類型互連裝 置。例如舉例說明之發射器及接收器版本顯示互連裝置為 電導體其載有習知電信號。但可使用各種其它類型之互連 15 裝置，包括電磁互連裝置(例如波導（包括光纖)及射頻(RF)) 。單純舉例言之，第14圖顯示於發射器440之電磁(EM)發射 恭450 ’其提供波導458之EM信號給接收器444之EM接收器 452 °如第14圖所示，CES透過波導發射。此種em發射器及 接收器也可經CCES之波導耦合。
20 第15圖顯示類似第14圖之系統，但於發射器470之EM 發射态476為無線發射器，以及於接收器474之EM接收器 478為無線接收器。舉例言之，EM信號為射頻(RF)信號或 其匕類型EM信號。舉例言之發射器476及接收器478包括 λ/4天線。 26 1251403 導體24A及24B並非必然為連續，反而可包括中間電路 、通孔等。導體可包括電容器用於串列交流耦合，但可能 減慢切換速度。如第1圖及第2圖所示，本發明可用於點對 點互連系統，其中對各個發射器只有一個接收器。本發明 5 也可用於一種系統，其中信號係由單一發射器發射至複數 個接收器。所示電路包括其它電路，例如靜電放電（ESD) 電路、致能信號控制電路及時序鏈。另一具體例中，CES 可於二導體差異承載，CCES可於二導體差異存在。緣觸發 電路可以位準觸發電路替代。可使用電壓控制電路或電流 10 控制電路。 •「回應」一詞表示一事件至少部分造成另一事件，但 該事件可有其它起因。二電路可經由中間電路直接或間接 耦合。 一具體例為本發明之實作或實施例。說明書中述及「 15 一具體例」、「一個具體例」、「若干具體例」或「其它具體 例」表示關聯該具體例所述之特殊特色、結構或特徵係含 括於至少若干本發明具體例，但非必要全部具體例。各次 出現「一具體例」、「一個具體例」、或「若干具體例」並非 全部指同一個具體例。 20 若說明書陳述一晶片、特色、結構或特徵「可」、「可 能」被含括，則該特定晶片特色、結構或特徵並非必要被 含括。若說明書或申請專利範圍表示「一」或「一個」元 件，並非表示為唯一的元件。若說明書或申請專利範圍述 及「額外」元件，則不排除有多於一個額外元件。 27 1251403 本發明非僅限於此處列舉之特定細節。確實熟諳技藝 ^士將了解可於本發明之範圍内，對前述說明及中請專利 範圍做出多種變化而仍然獲得本揭示内容之效果。如此， 如下申凊專利範圍包括界定本發明之範圍之任何相關修改 5 例。 【圖式簡單說明】 第1及2圖各自為方塊圖，顯示根據本發明之具體例之 系統。 第3圖為方塊圖，顯示根據本發明之具體例之系統，包 10 括弟1圖之發射器及接收器。 第4圖為方塊圖，顯示根據本發明之具體例之系統，包 括第3圖之發射器及接收器範例。 第5圖為時序圖，顯示根據本發明之具體例之信號。 第6圖為表格，顯示根據本發明之具體例之信號。 15 第7圖為第4圖接收器之時序圖，顯示根據本發明之具 體例之信號。 第8圖為方塊圖，顯示根據本發明之具體例之同步電路 ’該同步電路可選擇性耦合至第4、忉及；]^圖之接收器。 第9圖為方塊圖，顯示根據本發明之具體例，第8圖之 2〇 週期性信號導出電路之細節。 第10圖為方塊圖，顯示根據本發明之具體例，第3圖之 接收器範例。 第11圖為第10圖接收器之時序圖，顯示根據本發明之 具體例之信號。 28 1251403 第12圖為方塊圖，顯示根據本發明之具體例之系統。 第13圖為時序圖，顯示根據本發明之具體例之信號。 第14及15圖各自為方塊圖，顯示根據本發明之具體例 之系統。 5【主要元件符號說明】 10…系統 14，16…晶片 20，22...發射器 24A-B，26A-B…導體，互連裝置 28，30...接收器 40，42...發射器 44A-B，46A-B·.·導體 48，50...接收器 60…系統 64，66…晶片 70，72，78，80...發射器/接收器 74A-B，76A-B...雙向導體 102.. .發射器 104.. .接收器 108·.·導體 110.. .週期性參考信號源 112.. .週期編碼電路 114.. .互補週期編碼電路 122，124···驅動器 134.. .初接收電路 138.. .延遲電路 142…邏輯電路
148…鎖相迴路，PLL 150.. .發射器 152.M週期編碼電路 154.. .互補週期編碼電路 156.··多工器 162，174，184…延遲電路 164，172…延遲與反相電路 166，178...延遲與分頻電路 168，176…延遲、分頻與反相電路 180.. .接收器 182.. .初接收電路 190···排它 OR(XOR)閘 196，198...正反器 202.. .AND 閘 204.. .NAND 閘 206.. .週期性信號驅動電路 29 1251403 208，210…佇列 352，354...MUX 234，236...XOR閘 382··.延遲鎖定迴路，DLL 242，244...AND 閘 384...發射器 254，256...AND 閘 388...接收器 262，264...0R閘 392...初接收電路 318...初接收電路 440...發射器 320...延遲電路 444...接收器 326...NOR 閘 450...電磁發射器 330...OR 閘 452…電磁接收器 332...XOR 閘 458…波導 336，338...正反器 470...發射器 342...AND 閘 474...接收器 344...0R 閘 476...電磁發射器 346，348··.反相器 478…電磁接收器 30

Claims (1)

1251403 γ 十、申請專利範圍： 第93121144號申請案申請專利範圍修正本 94.07.25. 1. 一種用以發射信號之晶片，包含： 一發射器，其包括用來接收一資料輸入信號、以及 5 響應於該資料輸入信號經由連續接合部分不同編碼信 號而提供一全週期編碼信號的一週期編碼電路；其中若 干編碼信號具有與其它編碼信號不同之頻率，若干編碼 信號具有與其它編碼信號不同之相位；以及其中資料係 以全週期編碼信號之資料時段呈現，資料時段並未有多 10 於一編碼信號之一週期。 2. 如申請專利範圍第1項之晶片，其中該發射器進一步包 括用來接收該資料輸入信號、以及響應於此而提供一互 補全週期編碼信號的一互補週期編碼電路。 3. 如申請專利範圍第1項之晶片，其中該週期編碼電路包 15 括一多工器，其用來接收該資料輸入信號及編碼信號， 以及用來選擇編碼信號之響應於該資料輸入信號形成 該全週期編碼信號部分，以及其編碼信號為前一資料時 段所選擇之編碼信號部分。 4. 如申請專利範圍第1項之晶片，進一步包含用來提供一 20 週期性參考信號之一週期性信號源；以及其中該發射器 包括用來響應於該週期性參考信號提供該編碼信號之 電路。 5. 如申請專利範圍第4項之晶片，其中該週期性參考信號 具有週期係等於該資料時段之時間長度。 31 6. 如申請專利範圍第4項之晶片，其中該週期性參考信號 具有一週期，其係等於該資料輸入信號之一資料位元單 元之時間長度。 7. 如申請專利範圍第1項之晶片，其中該編碼信號包括一 具有頻率F之第一信號、一為第一信號反相信號之第二 信號，一具有頻率F/2之第三信號，以及一為第三信號 之反相信號之第四信號。 8. 如申請專利範圍第1項之晶片，其中該全週期編碼信號 依據資料值而定表示〇或1。 9. 如申請專利範圍第1項之晶片，進一步包含一接收器， 其包括一初接收電路、一延遲電路及用來提供一資料輸 出信號之一邏輯電路，該資料輸出信號由另一全週期編 碼信號回復資料。 10. —種用以發射信號之晶片，包含： 一發射器，其包括用來接收一資料輸入信號及一週 期性參考信號、以及響應於此來提供一週期編碼信號的 一週期編碼電路；其中響應於該資料輸入信號及一週期 性參考信號，該週期編碼信號於接續資料時段期間係由 編碼信號連續接合部分所形成；其中若干編碼信號具有 與其它編碼信號不同之頻率，以及若干編碼信號具有與 其它編碼信號不同之相位。 11. 如申請專利範圍第10項之晶片，其中該週期編碼信號為 一全週期編碼信號，其中並無任何資料時段具有多於一 週期之編碼信號。 1251403 \ \ ) 12. 如申請專利範圍第10項之晶片，其中該發射器進一步包 括用來接收該資料輸入信號及該週期性參考信號、以及 響應於此來提供一互補週期編碼信號的一互補週期編 碼電路，其中該互補週期編碼信號為該週期編碼信號之 5 邏輯反相型態。 13. 如申請專利範圍第10項之晶片，其中該週期編碼電路包 括一個多工器，其用來接收該資料輸入信號及編碼信號 ，以及用來響應於該資料輸入信號選擇該等編碼信號之 形成該全週期編碼信號的部分，以及其編碼信號係針對 10 前一資料時段所選擇。 14. 如申請專利範圍第10項之晶片，其中該編碼信號包括一 具有頻率F之第一信號、——為第一信號反相信號之第二 信號，一具有頻率F/2之第三信號，以及一為第三信號 之反相信號之第四信號。 15 15.如申請專利範圍第10項之晶片，進一步包含一接收器， 其包括一初接收電路、一延遲電路及一邏輯電路來提供 一資料輸出信號，該資料輸出信號由另一全週期編碼信 號回復資料。 16. —種用以發射及接收信號之系統，包含： 20 一發射器，其包括用來接收一資料輸入信號、以及 響應於該資料輸入信號經由連續接合部分不同編碼信 號而提供一全週期編碼信號的一週期編碼電路；其中若 干編碼信號具有與其它編碼信號不同之頻率，若干編碼 信號具有與其它編碼信號不同之相位；以及其中資料係 33 1251403 \ I 以全週期編碼信號之資料時段呈現，資料時段並未有多 於一週期之編碼信號；以及 一接收器，用來接收該全週期編碼信號，且響應於 此回復該資料輸入信號值。 5 17.如申請專利範圍第16項之系統，其中該發射器進一步包 括一互補週期編碼電路，用來接收該資料輸入信號，以 及響應於此，提供一互補全週期編碼信號。 18. 如申請專利範圍第16項之糸統’其中該週期編碼電路包 括一個多工器，其用來接收該資料輸入信號及編碼信號 10 ，以及響應於該資料輸入信號來選擇編碼信號之形成該 全週期編碼信號的部分，以及其編碼信號係針對前一資 料時段所選擇。 19. 如申請專利範圍第16項之系統，進一步包含用來提供一 週期性參考信號之一週期性信號源；以及其中該發射器 15 包括用來響應於該週期性參考信號提供該編碼信號的 電路。 20. 如申請專利範圍第16項之系統，其中該編碼信號包括一 具有頻率F之第一信號、一為第一信號反相信號之第二 信號，一具有頻率F/2之第三信號，以及一為第三信號 20 之反相信號之第四信號。 21. 如申請專利範圍第16項之系統，進一步包含一接收器， 其包括一初接收電路、一延遲電路及一邏輯電路來提供 一資料輸出信號其包括該資料輸入信號之回復值。 22. 如申請專利範圍第21項之系統，其中該回復值為該資料 34 Ο : · -； ；； 1251403 、 輸入信號之值之反相型態。 23. —種用以發射及接收信號之系統，包含： 一發射器，其包括： (a) —週期編碼電路，用來接收一資料輸入信號，以 5 及經由連續接合不同編碼信號之部分來響應於此提供 一週期編碼信號，其中若干編碼信號具有與其它編碼信 號不同之頻率，以及若干編碼信號具有與其它編碼信號 不同之相位；以及 (b) —互補週期編碼電路，用來接收該資料輸入信號 10 ，以及經由連續接合不同編碼信號部分，響應於此來提 供一互補週期編碼信號；以及 一接收器，用來接收該週期編碼信號及該互補週期 編碼信號，以及響應於該等信號回復該資料輸入信號值 〇 15 24.如申請專利範圍第23項之系統，其中該週期編碼電路包 括一個多工器，其用來接收該資料輸入信號及編碼信號 ，以及響應於該資料輸入信號來選擇編碼信號之形成該 全週期編碼信號的部分，以及其編碼信號係針對前一資 料時段所選擇。 20 25.如申請專利範圍第23項之系統，進一步包含用來提供一 週期性參考信號之一週期性信號源；以及其中該發射器 包括用來響應於該週期性參考信號提供該編碼信號之 電路。 2 6.如申請專利範圍第2 3項之系統，其中該編碼信號包括一 35 1251403 K 具有頻率F之第一信號、一為第一信號反相信號之第二 信號，一具有頻率F/2之第三信號，以及一為第三信號 之反相信號之第四信號。 27. 如申請專利範圍第23項之系統，進一步包含一接收器， 5 其包括一初接收電路、一延遲電路及一邏輯電路來提供 一資料輸出信號其包括該資料輸入信號之回復值。 28. 如申請專利範圍第23項之系統，其中該週期編碼信號為 一全週期編碼信號，其中並無任何資料時段具有多於一 週期之編碼信號。 10 36
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