KR20060029291A - 부호화를 위한 시스템 및 칩 - Google Patents

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Abstract

소정 실시예에서, 본 발명은 데이터 입력 신호를 수신하고, 이에 응답하여 상이한 부호화 신호 부분들을 연속적으로 연결함으로써 풀 CES(cycle encoded signal)를 제공하는 사이클 부호화 회로를 구비한 송신기를 포함한다. 일부 부호화 신호는 다른 부호화 신호와 상이한 주파수를 가지고, 일부 부호화 신호는 다른 부호화 신호와 상이한 위상을 가진다. 데이터는 풀 CES의 데이터 시간 세그먼트에서 표현되고, 둘 이상의 부호화 신호 사이클을 가지는 데이터 시간 세그먼트는 없다. 소정 실시예에서, 수신기는 CES를 수신하고, 데이터 입력 신호의 데이터를 복원한다. 또한 다른 실시예를 기술 및 청구한다.

Description

부호화를 위한 시스템 및 칩{SYSTEM AND APPARATUS FOR ENCODING USING DIFFERENT WAVEFORMS}
관련된 출원
본 출원과 "Receivers For Cycle Encoded Signals"(Docket No. 42P17324)라는 명칭의 출원번호 _/__,__ 인 출원은 동일 명세서(발명의 명칭, 기술분야 설명, 청구범위 및 요약서는 제외) 및 주제와 관련된 청구범위를 가지며 동일자에 출원되었다.
본 발명은 사이클 부호화된 신호(cycle encoded signals)를 제공하는 송신기 및 관련 시스템에 관한 것이다.
부호간 간섭(ISI: Inter symbol interference)은 다양한 주파수에서 펄스의 중첩(superimposition)으로 인해 신호 무결성을 저하시킨다. 고주파 펄스를 가진 데이터 패턴은 ISI의 영향을 받기 싶다. 고주파 펄스는 저주파 펄스와 중첩될 때에 저주파 펄스에 비해 더 많은 위상 시프트 및 감쇠를 일으켜 고주파 펄스의 손실 을 일으킨다. ISI에 의해 발생되는 데이터 패턴에 대한 왜곡은 오류를 일으킬 수 있다. 종래의 시그널링에서 보상되지 않은 임의 데이터 패턴을 전송할 수 있는 주파수는 ISI에 의해 제한될 수 있다.
등화 및 나이퀴스트 시그널링은 ISI에 대해 제안된 두가지 해결방안이다. 등화는 민감한 데이터 패턴에서 고주파 펄스에 대한 진폭을 복원시키려는 곡선 맞춤(curve-fitting) 해결방안이다. 이것은 좁은 펄스상의 진폭을 사전강조함으로써 손실 데이터를 예측 및 복원시킨다. 등화의 단점은 잘 해야 진폭에서 임의 예상된 손실을 복원하기 위해 임의 데이터 펄스에서 고주파 펄스의 진폭을 미세조정하는 곡선 맞춤 해결방안을 포함한다는 것이다. 즉, 예측 손실은 상당히 시스템 특정적이며 패턴 특정적이므로, 예측 데이터 패턴 및 사용되는 각 주문형 시스템에 대하여 조정할 필요가 있다. 이것은 예측되지 않은 데이터 패턴 및 가변 시스템 전송함수의 영향을 받기 싶다. 이러한 해결방안의 반복 특성으로 인하여 시간 소비적이며 시스템 특정적인 구현이 되므로 최적의 해결방안이 되지 못한다.
나이퀴스트 시그널링은 ISI에 대한 또다른 종래 방법으로서, ISI를 극복하기 위하여 시영역에서 상승 코사인 또는 사인함수 펄스를 사용한다. 이러한 함수를 구현하는 일은 복잡하여 사실상 힘들다.
맨체스터 부호화에서, 신호는 비트셀 경계에서 불연속성을 보이므로 높은 ISI를 일으킬 수 있다. 소정의 FSK(Frequency Shift Keying) 부호화 방안은 비트셀 경계에서 불연속성을 피하지만 0 또는 1 데이터값을 표현하는 데 다수의 사이클을 가진다.
소스 동기화 시그널링에서. 데이터 신호와 하나 이상의 관련 클럭 또는 스트로브 신호(strobe signals)가 송신기로부터 수신기로 전송된다. 수신 회로는 클럭 또는 스트로브 신호를 사용하여 데이터 신호를 샘플링할 시기를 결정한다.
소정 시그널링 기법에서, 타이밍 정보를 송신 데이터 신호속에 끼워넣고 상태 머신을 통해 복원할 수 있다. 인터폴레이터(interpolator)는 예를 들어, PLL(phase locked loop) 또는 DLL(delay locked loop)로부터의 다수의 클럭 또는 스트로브 신호를 수신한다. 복원된 타이밍을 사용함으로써, 인터폴레이터에 수신된 클럭 또는 스트로브 신호들중에 선택하고, 선택된 클럭 또는 스트로브 신호를 수신기로 제공함으로써, 입력 데이터 신호의 샘플링을 제어한다. 소정 구현에서, 실제 데이터를 전송하기 전에 적절한 샘플 타이밍을 얻기 위하여 훈련 정보(training information)를 데이터 신호에 제공한다. 훈련 정보를 때때로 제공하여 샘플 타이밍을 유지할 수 있다. 다른 구현에서, 훈련 정보를 사용하지 않지만 종래의 데이터 신호로부터 샘플링 타이밍을 생성한다. 타이밍 정보를 끼워넣기 위한 다양한 기법이 있다. 8B/10B 기법은 잘 알려진 기법이다.
신호의 전송은 멀티드롭(multi-drop)(일 송신기 대 다수 수신기) 또는 점 대 점(일 송신기 대 일 수신기) 환경에 있을 수 있다. 송신은 단방향, 순차적인 양방향 또는 동시 양방향일 수 있다.
단순히 저 및 고 값이 아닌 상이한 전압 레벨을 사용함으로써 단순한 0 및 1 보다 많은 값을 표현하였다.
도체상의 신호상 노이즈는 신호의 오류를 일으킬 수 있다. 노이즈의 영향을 감소시키는 기법은 두 배선상으로 데이터를 전송하고, 절대값 보다는 수신 신호들간의 차를 조사하여 수신기에서 노이즈를 제거하는 것이다. 전형적으로, 하나의 도체는 다른 도체의 역인 신호를 운송한다.
본 발명은 상세한 설명 및, 실시예의 첨부도면으로부터 보다 충분히 이해될 수 있을 것이며, 그러나 기술 및 도시된 특정 실시예는 본 발명을 제한하려는 것이 아니라 단지 설명 및 이해를 위한 것이다.
도 1 및 도 2는 본 발명의 소정 실시예에 따른 시스템의 각 블록도.
도 3은 본 발명의 소정 실시예에 따라서 도 1의 송신기 및 수신기를 구비한 시스템의 블록도.
도 4는 본 발명의 소정 실시예에 따라서 도 3의 송신기 및 수신기의 예를 포함한 시스템의 블록도.
도 5는 본 발명의 소정 실시예에 따라서 신호를 도시하는 타이밍도.
도 6은 본 발명의 소정 실시예에 따라서 신호를 도시하는 차트.
도 7은 본 발명의 소정 실시예에 따라서 신호를 도시하는, 도 4의 수신기를 위한 타이밍도.
도 8은 본 발명의 소정 실시예에 따라서 도 4, 도 10 및 도 12의 수신기에 선택사양적으로 연결될 수 있는 동기 회로의 블록도.
도 9는 본 발명의 소정 실시예에 따라서 도 8의 주기 신호 도출 회로를 상세 히 도시하는 블록도.
도 10는 본 발명의 소정 실시예에 따라서 도 3의 수신기의 예를 포함한 블록도.
도 11은 본 발명의 소정 실시예에 따라서 신호를 도시하는, 도 10의 수신부를 위한 타이밍도.
도 12는 본 발명의 소정 실시예에 따라서 시스템을 도시하는 블록도.
도 13은 본 발명의 소정 실시예에 따라서 신호를 도시하는 타이밍도.
도 14 및 도 15의 각각은 본 발명의 소정 실시예에 따라서 시스템을 도시하는 블록도.
가. 개요
본 발명은 데이터 신호를 CES(cycle encoded signal)로 부호화하는 송신기를 구비한 시스템을 포함한다. CES는 연속 연결된 상이한 주기적 부호화 신호 부분으로 만들어지며, 여기서 데이터는 CES의 데이터 시간 세그먼트(data time segments)에서 부호화 신호에 의해 표현된다. 일부 부호화 신호는 다른 부호화 신호와 상이한 주파수 및/또는 위상을 가진다. CES에서, 적어도 일부 데이터 시간 세그먼트는 특정 인코딩 신호의 둘 이상의 사이클을 가지지 않는다. 풀(full) CES에서, 데이터 시간 세그먼트는 둘 이상의 부호화 신호 사이클을 가지지 않는다. 부분 CES에서, 일부 데이터 시간 세그먼트는 둘 이상의 부호화 신호 사이클을 가지며, 다른 데이터 시간 세그먼트는 둘 이상의 부호화 신호 사이클을 가지지 않는다. 도 4, 5, 7, 10, 11, 12, 13과 함께 기술되는 CES는 풀 CES이다. 도 4, 5, 7, 10, 11, 12, 13과 함께 기술되는 CES에서, 데이터 시간 세그먼트마다 단지 하나의 부호화 신호가 있다. 다른 실시예에서, 하나의 부호화 신호는 데이터 시간 세그먼트의 일부에 사용될 수 있고, 반면에 또다른 부호화 신호는 데이터 시간 세그먼트의 나머지에 사용될 수 있다.
소정 실시예에서, CCES(complementary cycle encoded signal)를 또한 생성한다. 또한 본 발명은 CES, 그리고 소정 실시예에서 CCES를 수신하고, 데이터를 복원하기 위해 소정 실시예에서는 이의 역을 수행하기 위한 수신기를 포함한다.
다수의 임의 고 및 저 주파수 신호와 다른 특정 주파수(F, F/2등)를 사용하여 ISI를 감소 또는 제거할 수 있다. CES 및 CCES는 다수의 주파수와 다른 제한된 수의 주파수를 사용하므로 제어된 주파수 신호로 언급된다.
도 1을 참조하면, 시스템(10)은 칩(14) 또는 이 칩의 일부, 또는 칩(16) 또는 이 칩의 일부를 포함한다. 참조번호(14, 16)가 칩의 일부를 나타내는 경우, 동일한 칩에 있을 수 있다. 송신기(20...22)는 N 송신기를 나타내고, 도체(24A, 24B...26A, 26B)는 두 도체의 N 집합을 나타내고, 수신기(28...30)는 N 수신기를 나타낸다. 송신기(20...22)는 도체(24A, 24B...26A, 26B)상의 CES 및 CCES를 수신기(28...30)로 제공한다. 송신기(40...42)는 M 송신기를 나타내고, 도체(44A, 44B...46A, 46B)는 두 도체의 M 집합을 나타내고, 수신기(48...50)는 M 수신기를 나타낸다. M은 N과 동일한 수이거나 혹은 다른 수일 수 있다. 송신기(40...42)는 도체(44A, 44B...46A, 46B)상의 CES 및 CCES를 수신기(48...50)로 제공한다. 송신기 및 수신기는 송신기 및 수신기쌍 그룹으로 다루어 질 수 있다.
도 1에서, 도체(24A, 24B...26A, 26B, 44A, 44B...46A, 46B)는 단일 방향으로 신호를 송신하는 것으로 도시된다. 이 대신에, 양방향 도체를 사용할 수도 있다. 예를 들면 도 2에서, 시스템(60)은 칩(64) 또는 이 칩의 일부, 칩(66) 또는 이 칩의 일부를 포함하고, 송신기/수신기(70...72)는 양방향 도체(74A, 74B...76A, 76B)를 통하여 송신기/수신기(78...80)로 연결된다. 전송은 순차적 양방향이거나 혹은 동시 양방향일 수 있다.
CES는 8b/10b 부호화와 같은 다양한 부호화 기법과 연결하여 사용될 수 있다. CES에 전송되는 데이터는 특정 내용 또는 의미로 제한되지 않는다. 따라서 CES 데이터는 명령, 어드레싱 정보 및 통상 데이터를 운송한다. 이들 둘 또는 세 유형의 내용(명령, 주소 및 통상 데이터)은 시간 다중화되거나 혹은 패키지화될 수 있다. 이 대신에, 이들 세 유형의 내용을 운송하는 CES는 상이한 도체상에서 독립적으로 유지될 수 있다. 이들 하나 또는 둘 유형의 내용이 CES를 통해 운송될 수 있고, 다른 유형의 내용은 다른 유형의 시그널링을 통해 운송될 수 있다. 시스템에 사용되는 CES가 어드레싱을 포함할 필요는 없다.
본 발명이 CES와 CCES에서 데이터의 전송을 언급할 지라도, 도 1 및 도 2의 도체상으로 다른 시기에 통과하는 CES 또는 CCES가 아닌 다른 신호를 배제하지는 않는다. 예를 들면, 다른 시기에 CES 또는 CCES를 운송하는 도체상으로 통과하는, CES 또는 CCES가 아닌 소정 명령이 있을 수 있다. 다른 신호의 예는 일정하게 유지되는 전압, 고 임피던스 모드에 높인 선, CES 또는 CCES에 사용되는 상이한 전압, 소정의 보다 낮거나 혹은 보다 높은 주파수 신호등을 포함한다.
나. 도 3의 송신기 및 수신기
도 3은 도 1의 송신기(20) 및 수신기(28)의 예인 송신기(102) 및 수신기(104)를 도시한다. 도 3을 참조하면, 주기적 기준 신호원(110)은 클럭 또는 스트로브 신호와 같은 주기적 기준 신호를 제공한다. 주기적 신호원(110)은 PPL, DLL, 수정 발진기를 포함한 다양한 회로를 통해 생성될 수 있다. 소정 실시예에서, 주기적 기준 신호는 도체(들)(108)상으로 송신기(102)에 수신된 데이터 입력 신호와 특정 위상 관계를 가진다. 데이터 입력 신호는 단일 단부 또는 차동일 수 있다. 소정 실시예에서, 주기적 기준 신호는 데이터 입력 신호의 데이터 비트와 동상이지만, 다른 실시예에서는 동상이 아니다. 기준 신호의 주기는 데이터 입력 신호의 데이터 비트 셀의 시길이와 동일하거나, 혹은 데이터 비트 셀의 길이와 다를 수 있다(예를 들면, 절반 만큼 크거나 혹은 두배만큼 클 수 있다).
송신기(102)는 사이클 부호화 회로(112)와 상보형 사이클 부호화 회로(114)를 포함하며, 각각은 데이터 입력 신호와 주기적 기준 신호를 수신하고, 데이터 입력 신호를 CES 및 CCES로 부호화한다. 구동기(122, 124)는 CES 및 CCES를 구동하여 각 도체(24A 24B)를 수신기(104)와 상호연결시킨다.
초기 수신 회로(134)는 CES 및 CCES를 수신하고, 이에 응답하여 적어도 하나의 신호를 지연 회로(138)에 공급한다. 논리 회로(142)는 적어도 하나의 지연신호에 응답하여 CES 및 CCES로서 부호화되었던 데이터 입력 신호의 값을 결정한다. 데이터 출력(데이터 아웃) 신호는 데이터 입력 신호와 동일하거나, 혹은 입력 신호와 알려진 관계를 가질 수 있다. 예를 들면, 데이터 아웃 신호는 데이터 입력 신호의 역일 수 있다. 물론, CES 및 CCES의 표현값을 결정하기 위한 다른 방식이 있다.
다. 도 4-9의 송신기, 수신기 및 동기 회로
1. 도 4-6의 송신기
도 4는 도 3의 송신기(102) 및 수신기(104)의 예인 송신기(150) 및 수신기(180)를 도시한다. 도 4를 참조하면, PLL(148)은 주파수 F를 가진 주기적 기준 신호(PRSF)를 제공하는 데, 여기서 PLL(148)은 도 3의 주기적 신호원(110)의 예이다. PRSF는 사인 곡선이거나 사인 곡선이 아닐 수 있다. 사이클 부호화 회로(152)와 상보형 사이클 부호화 회로(154)는 도 3의 사이클 부호화 회로(112, 114)의 예이다. 사이클 부호화 회로(152)는 지연 회로(162), 지연 및 반전회로(164), 제산회로(166), 지연, 제산 및 반전회로(168), 그리고 멀티플렉서(MUX)(156)를 포함한다. 회로(162-168)는 부호화 신호(SF, SF*, SF/2 및 SF/2*)를 제공하고, 여기서 SF는 주파수 F를 가지고, SF*는 주파수 F를 가지지만 SF의 역이고, SF/2는 주파수 F/2를 가지지만 SF와 정렬되고, SF/2*는 SF/2의 역이다. 예에서, SF는 PRSF 신호와 동일한 신호를 가진다. MUX(156)는 부호화 신호(SF, SF*, SF/2, SF/2*)를 데이터 입력 신호의 제어하에서 선택적으로 통과시킨다. 지연 회로(162)는 필수적인 것은 아니지만 다른 신호와 SF를 정렬시키는 데 사용될 수 있다. 또한, 회로(166)가 지연을 제공할 필요는 없다. 지연은 (도 5에 도시된 바와 같이) SF, SF*, SF/2 및 SF/2*를 정렬하는 데 필요하다는 점에서, 회로(162-168)가 지연을 제공할 수 있다.
MUX(156)가 부호화 신호중의 하나를 선택할 때에 다양한 기법을 사용하여 제어할 수 있다. 예를 들면, MUX(156)가 부호화 신호중의 하나를 통과시킬 때에 PRSF, SF 또는 다른 신호를 사용하여 제어할 수 있다.
도 5는 소정 실시예에 따라서 데이터 시간 세그먼트(1-8)동안 CES와 부호화 신호(SF, SF*, SF/2, SF/2*)의 타이밍도를 도시한다. 도 4 내지 도 7의 예에서, 데이터 시간 세그먼트는 PLL(148)로부터의 PRSF의 주기(사이클)이다. MUX(156)는 데이터 입력 신호와 이전 데이터 시간 세그먼트동안에 MUX를 통과했던 신호의 상태에 따라 SF, SF*, SF/2, SF/2* 신호중의 상이한 하나를 통화시킨다. 각 데이터 시간 세그먼트에서 MUX(156)를 통과한 신호는 굵은 실선으로 표시되어 있다. 예를 들면, 데이터 시간 세그먼트(1 또는 2)에서는 SF/2가 통과하고, 데이터 시간 세그먼트(3 및 4)에서는 SF가 통과하고, 데이터 시간 세그먼트(5)에서는 SF/2가 통과하고, 데이터 세그먼트(6)에서는 SF*가 통과하고, 데이터 시간 세그먼트(7)에서는 SF/2*가 통과하고, 데이터 시간 세그먼트(8)에서는 SF가 통과한다.
도 5의 CES는 데이터 시간 세그먼트에서 용어 "사이클"의 의미를 도시한다. 예를 들면, 데이터 시간 세그먼트(3, 4, 6, 8)에는 하나의 사이클이 있다. 데이터 시간 세그먼트(1, 2, 5, 7)에는 일 사이클 보다 작은 절반 사이클이 있다. SF가 도 5에 도시된 주파수의 두배를 가지며 MUX(156)를 통과한 경우, 데이터 시간 세그먼트에 두 사이클이 있게 된다.
도 5의 규정에서, CES는 데이터 입력 신호가 논리 0일 때에 PRSF의 주파수의 절반이도록 선택되고, 데이터 입력 신호가 논리 1일 때에는 PRSF의 주파수와 동일하도록 선택된다. 물론, 반대의 규정을 사용할 수도 있다.
도 5에서 알 수 있는 바와 같이, 도 4 및 도 5의 CES는 각 부호화 신호(SF, SF*, SF/2, SF/2*)가 데이터 시간 세그먼트의 시간과 동일하거나(SF 및 SF*) 혹은 보다 큰(SF/2과 SF/2*) 주기를 가진다. 따라서, 부호화 신호의 둘 이상의 사이클에 의해 표현되는 데이터는 없다. 물론, 회로에 결함이 있을 지라도, 사이클은 때때로 데이터 시간 세그먼트보다 다소 클 수 있으며, CES는 여전히 풀 CES이다.
도 6은 소정 실시예에서 MUX(156)를 통과할 수 있는 다음 신호를 도시하는 차트이다. 도 6에서 알 수 있는 바와 같이, MUX(156)를 통과할 부호화 신호를 선택시에는 신호에 불연속된 부분이 없도록 행한다. 예를 들면, 이전 신호가 이전 데이터 시간 세그먼트의 단부에서 전압 감소중이였다면, 선택된 다음 신호는 다음 데이터 시간 세그먼트의 시작부에서 감소된다. 이전 신호가 이전 데이터 시간 세그먼트의 단부에서 전압 증가중이였다면, 선택된 다음 신호는 다음 데이터 시간 세그먼트의 시작부에서 증가된다. 사이클이 시작되는 부호화 신호에서의 장소는 도 5 및 도 6에 도시된 바와 상이할 수 있다는 점에 주목한다.
전술한 바와 같이, CES는 부호화 신호(SF, SF*, SF/2, SF/2*)의 연속 부분으로 만들어 진다. 그러나 실제로는 MUX(156)에서 가능한 결함 또는 회로(162-168)에서의 상이한 지연으로 인하여 완벽하게 연속되지 않을 수 있다.
도 4를 참조하면, 상보형 사이클 부호화 회로(154)는 24B와 수신기(180)를 상호연결하기 위해 구동기(124)에 의해 구동되는 CCES를 제공한다. 사이클 부호화 회로(154)는 지연 및 반전회로(172), 지연 회로(174), 지연, 제산 및 반전회로(176), 그리고 지연 및 제산회로(178)를 포함하여 신호(SF*, SF, SF/2* SF/2)를 각각 생성하며, 이들은 사이클 부호화 회로(152)에 의해 생성된 신호(SF, SF*, SF/2, SF/2*)의 역이다.
2. 도 4-7에서 수신기
도 4에서, 수신기(180)는 초기 수신 회로(134)와 지연 회로(138)의 예인 초기 수신 회로(182)와 지연 회로(184)를 포함한다. 배타적 논리합(XOR) 게이트(190), 플립플롭(196, 198), AND 게이트(202), NAND 게이트(204)는 도 3의 논리 회로(142)의 예이다. 물론, 도 3의 회로는 도 4에 도시된 상세사항으로 제한되지 않는다. 초기 수신 회로(182)는 CES와 CCES간의 차이를 비교하는 비교기일 수 있다. 초기 수신 회로(182)에 의해 출력되는 수신 신호(RS)는 대체로, CES와 CCES의 전압이 교차할 때 고전압(H)으로부터 저전압(L)으로 변하거나, 혹은 L로부터 H로 변하는 구형파이다.
지연 회로(184)는 데이터 시간 세그먼트의 약 1/4 만큼(1/4 T 지연신호), 그리고 데이터 시간 세그먼트의 약 3/4 만큼(3/4 T 지연신호) RS를 지연시킨다. 지연 회로(184)는 지연 체인 또는 DLL로 만들어질 수 있다. 또한 지연 회로(184)는 1T 지연신호를 제공하도록 하나의 데이터 시간 세그먼트의 지연을 제공할 수 있지만, 모든 실시예에서 요구되는 것은 아니다. 1 T 지연신호는 도 8에서와 같은 선택사양적 부가회로에 사용될 수 있다.
지연 회로(184)의 출력은 XOR 게이트(190)로 제공된다. 아래의 표 1은 XOR 게이트(190)에 대한 진리표를 보여주며, CES 및 CCES에 의해 표현된 값과 이를 비교한다. XOR(190)로의 입력은 지연 회로(184)의 출력과 동일하다. 알 수 있는 바와 같이, 특정 예에서, CES 및 CCES에 의해 표현된 값이 0일 때, XOR 게이트(190)의 출력은 0이고, CES 및 CCES에 의해 표현된 값이 1일 때, XOR 게이트(190)의 출력은 1이다. 이것은 임의적이며, 반대 전압은 0과 1에 대응할 수 있다.
Figure 112006005067468-PCT00001
XOR(190)의 출력이 데이터 시간 세그먼트(t1, t2, t3, t4, t5, t6)에서 올바른 데이터를 포함하지만, 부가회로(플립플롭(196, 198), NAD 및 NAND 게이트(202, 204))를 사용하여 t1, t2, t3, t4, t5, t6, t7 사이에 올바른 데이터를 포함한 데이터 아웃 신호를 제공한다. 이것은 도 7의 다음 예에서 알 수 있을 것이다.
도 7은 데이터 시간 세그먼트 1+, 2+, 3+, 4+, 5+ 및 6+ 동안에 RS(초기 수신 회로(182)의 출력), 지연 회로(184)로부터의 1/4 T 지연 및 3/4 T 지연신호, XOR 게이트(190)의 출력, 플립플롭(196, 198)의 Q1 및 Q2 출력, 그리고 AND 게이트(202)의 출력의 예를 도시한다. 데이터 시간 세그먼트 1+ 내지 6+는 도 5의 데이터 시간 세그먼트 1 내지 6에 대응하지만, 구동기(122), 상호연결부(24A) 및 초기 수신 회로(182)를 통과하는 시간에 다소 지연된다. 도 7은 "0"이 저전압을 표현하고, "1"은 고전압을 표현한다는 규정을 따른다. 반대되는 규정을 사용할 수도 있다. 플립플롭(196, 198)은 시간 t0에서 리셋 상태에 있다(Q1 및 Q2가 모두 0).
시간 t1에서, RS가 하강에지를 가질 때, 1/4 T 지연과 3/4 T 지연의 모두가 1이므로 XOR(190)은 0을 출력한다. RS의 하강에지는 플립플롭(198)으로 하여금 D 입력을 Q2로서 0을 출력하게 한다. Q1은 계속 0이 된다. 따라서 AND 게이트(202)의 출력은 0이다.
시간 t1.5에서, RS는 천이하지 않는다. 따라서 Q1 및 Q2는 변하지 않으며 데이터 아웃 신호가 변하지 않는다.
시간 t2에서, RS가 상승에지를 가질 때, 1/4 T 지연과 3/4 T 지연의 모두가 0이므로, XOR(190)은 0을 출력한다. RS의 상승에지는 플립플롭(196)으로 하여금 D 입력을 Q1으로서 0을 출력하게 한다. Q2는 계속 0이 된다. 따라서 AND 게이트(202)의 출력은 0이다.
시간 t2.5에서, RS가 하강에지를 가질 때, 1/4 T 지연은 1이고 3/4 T 지연은 0이므로, XOR(190)은 1을 출력한다. RS의 하강에지는 플립플롭(198)으로 하여금 D 입력을 Q2로서 1을 출력하게 한다. Q1은 계속 0이 된다. 따라서 AND 게이트(202)의 출력은 시간 t2.5에서 RS의 천이가 있었을 지라도 계속 0이 된다.
시간 t3에서, RS가 상승에지에 있을 때, 1/4 T 지연이 0이고 3/4 T 지연이 1이므로, XOR(190)은 1을 출력한다. RS의 상승에지가 플립플롭(196)으로 하여금 D 입력을 Q1으로서 1을 출력하게 한다. Q2는 계속 1이 된다. 따라서 AND 게이트(202)로부터 출력 데이터는 시간 t3에 바로 후속하여 1로 변경된다. t3에서 RS의 천이와 출력 데이터의 변동간의 시간량은 플립플롭(196, 198)과 AND 게이트(202)간의 지연에 의존한다. 도 7의 신호를 스케일링할 필요는 없다는 점에 주목한다. 사실상, RS 신호에서의 변동과 데이터 아웃 신호에서의 변동간의 지연은 도 7에 도시된 것 보다 다소 작을 수 있다.
시간 t3.5에서, RS가 하강에지를 가질 때, 1/4 T 지연이 1이고 3/4 T 지연이 0이므로, XOR(190)은 1을 출력한다. RS의 하강에지는 플립플롭(198)으로 하여금 D 입력을 Q2로서 1을 출력하게 한다. Q1은 계속 1이 된다. 따라서 AND 게이트(202)는 RS의 천이가 있었을 지라도 계속 1이 된다.
시간 t4에서, RS가 상승에지를 가질 때, 1/4 T 지연은 0이고, 3/4 T 지연은 1이므로 XOR(190)는 1을 출력한다. RS의 상승에지를 플립플롭(196)으로 하여금 D 입력을 Q1으로서 1을 출력하게 한다. Q2는 계속 1이 된다. 따라서 AND 게이트(202)의 출력은 계속 1이 된다.
시간 t4.5에서, RS는 천이하지 않는다. 따라서 Q1 및 Q2는 변하지 않으며 데이터 아웃 신호도 변하지 않는다.
시간 t5에서, RS가 하강에지를 가질 때, 1/4 T 지연은 1이고 3/4 T 지연은 1이므로, XOR(190)은 0을 출력한다. RS의 하강에지는 플립플롭(198)으로 하여금 D 입력을 Q2로서 0을 출력하게 한다. Q1은 계속 1이 된다. 따라서 AND 게이트(202)의 출력은 계속 0으로 변한다.
시간 t5.5에서, RS가 상승에지를 가질 때, 1/4 T 지연은 0이고 3/4 T 지연은 1이므로, XOR(190)은 1을 출력한다. RS의 상승에지는 플립플롭(196)으로 하여금 D 입력을 Q1으로서 1을 출력하게 한다. Q2는 계속 0이 된다. 따라서 AND 게이트(202)의 출력은 RS의 천이가 있었을 지라도 계속 0이 된다.
시간 t6에서, RS가 하강에지를 가질 때, 1/4 T 지연이 1이고 3/4 T 지연이 0이므로, XOR(190)은 1을 출력한다. RS의 하강에지는 D 입력을 Q2로서 1을 출력하게 한다. Q1은 계속 1이 된다. 따라서 AND 게이트(202)의 출력은 1로 변한다.
알 수 있는 바와 같이, 데이터 아웃 신호의 값은 전술한 바와 같은 지연을 가지며 CES 및 CCES 신호의 값을 따른다. 언급한 바와 같이, 상이한 논리부로써 데이터 아웃 신호는 반대값을 가질 수 있다. 또한 수신기는 원하는 경우에 데이터 아웃 신호 대신에 (데이터 아웃 신호의 역인) 데이터 아웃* 신호를 사용할 수 있다.
요약하면, 도 4의 수신기의 경우, 초기 수신 회로(182)의 출력이 지연되므로, 데이터 시간 세그먼트의 두 절반의 각각에 수신된 신호를 샘플로 취한다. 도 4의 경우에, 지연은 1/4 및 3/4의 양만큼이지만, 다른 실시예에서는 다른 양만큼의 지연이 행해질 수 있다. 또한 다른 실시예에서, 셋 이상의 지연이 행해질 수 있다.
3. 도 8-9의 동기 회로
소정 실시예에서, 칩(16)의 일부 또는 다른 부분에 사용하기 위한 주기 신호(예를 들면, 클럭 또는 스트로브 신호)에 데이터 아웃 및 데이터 아웃* 신호를 동기시키기 위한 부가 회로를 제공한다. 예를 들면, 도 8은 CES 및 CCES로부터 간접적으로 도출된 제1 주기 신호(주기 신호 1)와, 칩(16)의 일부 또는 칩의 다른 부분에 의해 사용되는 제2 주기 신호(주기 신호 2) 사이에 데이터 아웃 및 데이터 아웃* 신호를 동기시키는 동기 회로(200)를 도시한다. 물론, 본 발명은 도 8의 실시예로 제한되지 않는다. 동기 회로(200)를 수신기(180)와 연결하여 사용할 때, 데이터 아웃 및 데이터 아웃* 신호는 AND 게이트(202, 204)로부터의 신호이며, 1 T 지연신호는 도 4의 지연 회로(184)로부터의 신호이다. 주기 신호 도출 회로(206)는 제1 큐(큐 208) 또는 제2 큐(큐 210)로 주기 신호 1를 제공한다.
큐(208, 210)는 직렬로 작동하므로, 큐(208)가 데이터 아웃 및 데이터 아웃* 신호를 취하고 있을 때, 큐(210)는 (도시되지 않은) 다른 회로에 사용하기 위해 데이터 아웃 및 데이터 아웃* 신호를 출력 제공한다. 이와 같이, 큐(210)가 데이터 아웃 및 데이터 아웃* 신호를 취할 때, 큐(208)는 이전에 취한 데이터 아웃 및 데이터 아웃* 신호를 출력 제공한다. 주기 신호 1는 (예를 들면, 도 4의 AND 게이트(202, 204)로부터) 큐(208 또는 210)으로의 데이터 아웃 및 데이터 아웃* 신호를 취하는 데 사용된다. 주기 신호 2는 큐(208 또는 210)로부터 이전에 저장된 데이터 아웃 및 데이터 아웃* 신호를 출력 제공하는 데 사용된다. 아비터(arbiter)(216)는 주기 신호 1 및 주기 신호 2가 제각기 큐(208, 210)로, 혹은 큐(210, 208)로 인가되는 지의 여부를 결정한다. 아비터(216)를 구현하는 다양한 방식이 있다. 한가지 방식은 주기 신호 1의 절반 사이클 또는 사이클의 수를 계산하기 위한 카운터를 포함하고, 소정 수의 사이클 또는 절반 사이클을 수신한 후에 큐(208)와 큐(210) 사이에 전환하는 것이다.
큐(208, 210)로부터 출력되는 데이터 아웃 및 데이터 아웃* 신호는 직렬 또는 병렬 신호일 수 있다. 즉, 큐(208, 210)는 직렬 데이터 아웃 및 데이터 아웃* 신호를 수신할 수 있고, 직렬 데이터 아웃 및 데이터 아웃* 신호를 제공할 수 있다. 이 대신에, 큐(208, 210)는 직렬 데이터 아웃 및 데이터 아웃* 신호를 수신하고, 이들을 병렬 데이터 아웃 및 데이터 아웃* 신호로 변환할 수 있다.
주기 신호 1는 대체로 구형파일 수 있다. 하나의 접근방안에서, 데이터 아웃 및 데이터 아웃* 신호는 주기 신호 1의 두 에지에서 큐(208 또는 210)로 입력된다. 또다른 접근방안에서, 데이터 아웃 및 데이터 아웃* 신호는 단지 주기 신호 1의 상승에지에서, 혹은 하강에지에서만 입력된다. 또다른 접근방안에서, 주기 신호 1는 서로 180도 위상차가 나는 두 서브신호로 만들어진다. 이 경우에, 데이터 아웃 및 데이터 아웃* 신호는 구현에 따라서 두 서브신호의 상승에지, 두 신호의 하강에지, 또는 상승 및 하강에지의 모두에서 입력될 수 있다. 다른 구현에서, 데이터 아웃 및 데이터 아웃* 신호는 에지가 아닌 다른 전압 레벨을 기반으로 입력된다. 주기 신호 2는 구현에 따라 주기 신호 1와 동일한 주파수를 가지거나, 혹은 상이한 주파수(예를 들면, 주기 신호 1의 배수)를 가질 수 있다. 그러나 대부분의 경우, 주기 신호 1, 2는 서로 위상차가 나는 것으로 예상된다. 예를 들면, 주기 신호 2는 칩(16) 부분 또는 칩의 다른 부분에 사용되는 클럭신호일 수 있다.
주기 신호 도출 회로(206)가 주기 신호를 도출할 수 있는 다양한 방식이 있다. 도 8의 도시된 실시예에서, 주기 신호 도출 회로(206)는 1 T 지연신호를 사용하고, 데이터 아웃 및 데이터 아웃* 신호를 사용하지만, 다양한 다른 신호를 사용할 수 있다.
도 9는 주기 신호 도출 회로(206)의 다수의 다양한 구현중의 하나를 도시한다. 도 9에서, AND 게이트(242)는 데이터 아웃* 신호와, OR 게이트(262)로부터의 피드백 신호를 수신한다. AND 게이트(244)는 데이터 아웃 신호와, OR 게이트(264)로부터의 피드백 신호를 수신한다. XOR 게이트(234)는 1 T 지연신호와, OR 게이트(264)로부터의 피드백 신호를 수신한다. XOR 게이트(236)는 1 T 지연신호와, OR 게이트(262)로부터의 피드백 신호를 수신한다. AND 게이트(254)는 데이터 아웃 신호와, XOR 게이트(234)의 출력을 수신한다. AND 게이트(256)는 데이터 아웃* 신호와, XOR 게이트(236)의 출력을 수신한다. OR 게이트(262)는 AND 게이트(242, 254)의 출력을 수신한다. OR 게이트(264)는 AND 게이트(244, 256)의 출력을 수신한다. OR 게이트(264)는 주기 신호 1를 출력한다.
라. 도 10-11의 수신기
도 10은 수신기(28, 104)의 다른 실시예를 도시한다. 도 10을 참조하면, (도 4의 회로(182)와 동일할 수 있는) 초기 수신 회로(318)는 CES 및 CCES를 수신하고, 이에 응답하여 수신 신호 RS를 생성한다. 지연 회로(320)는 1 T 지연신호, 1/4 지연신호 및 3/4 지연신호를 제공한다. XOR 게이트(332)는 1/4 및 3/4 지연신호에 응답하여 플립플롭(336, 338)으로 신호를 제공한다. NOR 게이트(326)는 플립플롭(338)의 출력(Q2)과, 인버터(324)를 통해 반전된 1 T 지연신호에 응답하여 신호 상승(SR) 신호를 제공한다. OR 게이트(330)는 플립플롭(336)의 출력(Q1)과 1 T 지연신호에 응답하여 신호 하강(SF) 신호를 제공한다. AND 게이트(342) 및 OR 게이트(344)의 형태인 상태머신은 출력 제어신호를 제공한다. AND 게이트(342)는 SF 신호와 피드백 출력 제어신호를 수신한다. OR 게이트(344)는 AND 게이트(342)의 출력과 SR 신호에 응답하여 출력 제어신호를 제공한다. MUX(352, 354)는 출력 제어신호에 의해 제어된다. MUX(352)는 Q1 및 Q2 신호를 수신하고, 데이터 아웃 신호를 제공한다. MUX(352)는 (인버터(346, 348)를 통해) 반전된 Q1 및 Q2 신호를 수신하고, 데이터 아웃* 신호를 제공한다. 소정 실시예에서, 단지 MUX(352) 또는 MUX(354)만 있다.
도 11은 소정 실시예에 대하여 도 10의 수신기의 동작을 도시하는 타이밍도이다. 다른 실시예는 도 10 및 도 11에 도시된 바 및 다음의 상세한 설명과 다소 혹은 상당히 차이가 있을 수 있다. 시간 t0에 혹은 이전에, 플립플롭(336, 338)은 리셋되어 Q1 및 Q2는 0이다(저전압). 데이터 아웃 및 데이터 아웃* 신호에 대한 값을 알고 있으므로, SR 및 SF의 값은 t1 이전 시간 동안에 사전정의된다.
시간 t1에, 1 T 지연신호가 상승하므로, Q1 및 Q2가 0이므로, SR 및 SF의 모두가 상승한다. 따라서 플립플롭(336)은 XOR(332)의 0 출력을 Q1으로 보내고, 플립플롭(338)은 클럭하지 않는다. 따라서 Q1 및 Q2는 그대로 0이다. SR이 1이므로, OR 게이트(344)로부터 출력 제어신호는 1이다. SF 1이므로, AND 게이트(342)의 출력은 1이다. 출력 제어신호가 1이므로, MUX(352, 354)는 각각 Q1 및 Q1*를 통과시킨다.
시간 t1.5에서, 1 T 지연신호는 천이하지 않으므로, SF, SR, Q1, Q2 또는 출력 제어신호에 변동이 없다.
시간 t2에서, 1 T 지연신호가 하강하므로, Q1 및 Q2가 0이므로, SR 및 SF의 모두가 하강한다. 따라서 플립플롭(338)은 XOR(332)에 의한 0 출력을 Q2로 클럭하며, 플립플롭(336)은 클럭하지 않는다. 따라서 Q1 및 Q2는 여전히 0이다. SF가 0이므로, AND 게이트(342)의 출력은 0이다. 또한 SR이 0이므로, OR 게이트(344)의 출력(출력 제어신호)은 0이다. 출력 제어신호가 0이므로, MUX(352, 354)는 각각 Q2 및 Q2*를 통과시킨다.
시간 t2.5에서, 1 T 지연신호가 천이하지 않으므로, SF, SR, Q1, Q2 또는 출력 제어신호에 변동이 없다.
시간 t3에서, 1 T 지연신호가 상승하고 Q1 및 Q2가 0이므로, SR 및 SF의 모두가 상승한다. 따라서 플립플롭(336)은 XOR(332)에 의한 1 출력을 Q1으로 클럭하고, 플립플롭(338)은 클럭하지 않는다. 따라서 Q1 및 Q2는 여전히 0이다. SR이 1이므로, OR 게이트(344)로부터의 출력 제어신호는 1이다. SF가 1이므로, AND 게이트(342)의 출력은 1이다. 출력 제어신호가 1이므로, MUX(352, 354)는 각각 Q1 및 Q1*를 통과시킨다.
시간 t3.5에서, 1 T 지연신호가 하강하고 Q2가 0이므로, SR은 하강한다. 그러나 Q1이 1이므로 1 T 지연신호가 하강하더라도 SF를 여전히 1이 되게 한다. 따라서 플립플롭(336 또는 338)는 이 데이터를 클럭하고 Q1은 그대로 1이며 Q2도 여전히 0이다. 이와 같이, 수신기(316)는 (t3.5 및 t4.5의 경우에서와 같이) Q1이 1이고 1 T 지연신호가 하강할 때에 OR 게이트(330)가 SF를 변동시키지 않도록 해줌으로써, 혹은 (t6.5의 경우에서와 같이) Q2가 1이고 1T 지연신호 상승할 때에 NOR 게이트(326)가 SR을 변경시키지 않도록 해줌으로써 중간 세그먼트 천이동안에 출력 제어신호 또는 데이터가 변하지 않게 해준다. SR이 1이므로, 출력 제어신호는 1로 유지되고, MUX(352, 354)는 계속해서 각각 Q1 및 Q1*을 통과시킨다. AND 게이트(342)의 출력은 하이(high)로 유지된다.
시간 t4에서, 1 T 지연신호가 상승하고 Q2가 0이므로, SR은 상승하고 플립플롭(336)은 XOR(332)에 의한 1 출력을 Q1으로 클럭한다. Q1은 1이므로 SF를 1로 유지시킨다. 그러나 1 T 지연이 상승하므로, Q1이 0일 지라도 SF는 1이다. 출력, Q1 및 Q2가 0이므로, SR 및 SF의 모두가 상승한다. 따라서 플립플롭(336)은 XOR(332)의 1 출력을 Q1으로 통과시키고, 플립플롭(338)은 클럭하지 않는다. 따라서 Q1 및 Q2는 0으로 유지된다. SR이 1이므로, 출력 제어신호는 1로 유지되고, MUX(352, 354)는 계속해서 Q1 및 Q1*를 통과시킨다. AND 게이트(342)의 출력은 하이로 유지된다.
시간 t4.5 및 그 이후에, 신호는 시간 t3.5 및 그 이후에서와 동일하다.
시간 t5에서, 1 T 지연신호는 상승중이고 Q2는 0이므로, SR이 상승한다. 따라서 플립플롭(336)은 XOR(332)의 0 출력을 Q1으로 통과시킨다. 1 T 지연신호가 상승하므로, SF는 1로 유지되고, Q2는 0으로 유지된다. SR이 1이므로, OR 게이터(344)로부터 출력 제어신호는 1이고 MUX(352, 354)는 각각 Q1 및 Q1*을 통과시킨다. AND 게이트(342)의 출력은 하이로 유지된다.
시간 t5.5에서, 1 T 지연신호가 천이하지 않으므로, SF, SR, Q1, Q2 또는 출력 제어신호에 변동이 없다.
시간 t6에서, 1 T 지연신호가 하강하고 Q1 및 Q2가 0이므로, SR 및 SF의 모두가 하강한다. 따라서 플립플롭(338)은 XOR(332)에 의한 1 출력을 Q2로 클럭하고, 플립플롭(336)은 클럭하지 않는다. 따라서, Q2는 1로 변하고 Q1은 0으로 유지된다. SF이 0이므로, AND 게이트(342)의 출력은 0이다. 또한 SR이 0이므로, OR 게이트(344)(출력 제어신호)의 출력은 0이다. 출력 제어신호가 0이므로, MUX(352, 354)는 각각 Q2 및 Q2*를 통과시킨다.
시간 t6.5에서, 1 T 지연신호는 상승하고 Q2는 1이므로, SR은 0으로 유지된다. 전술한 바와 같이, 이것은 플립플롭(336)의 클럭킹을 막는다. Q1이 0이고 1 T 지연신호가 0이므로, SF는 1로 변경되고 플립플롭(338)은 클럭하지 않는다. 따라서 Q1 및 Q2는 0 및 1로 각각 유지된다. 출력 제어신호가 0이였고 SR이 0이므로, SF가 0일 지라도 출력 제어신호는 0으로 유지된다. 따라서 MUX(352, 354)는 계속해서 각각 Q2 및 Q2*를 통과시킨다.
시간 t7에서, 1 T 지연신호가 하강하고 Q1이 0이므로, SF는 하강한다. SR이 또한 하강한다. 따라서 플립플롭(338)은 XOR(332)에 의한 0 출력을 Q2로 클럭하고 플립플롭(336)은 클럭하지 않는다. 따라서 Q2는 0으로 변하고 Q1은 0으로 유지된다. SF가 0이므로, AND 게이트(342)의 출력은 0이다. 또한 SR이 0이므로, 출력 제어신호는 0이다. 출력 제어신호가 0이므로, MUX(352, 354)는 각각 Q2 및 Q2*를 통과시킨다.
도 11에서 출력 제어신호의 부근에 데이터 아웃 신호의 값을 도시한다. 알 수 있는 바와 같이, 출력 제어신호는 1 데이터 시간 세그먼트보다 다소 큰 지연을 가지며 CES 및 CCES와 동일한 값을 가진다. 물론, 데이터 아웃 신호가 CES 및 CCES와 반대값을 가지도록 상이한 논리부를 사용할 수 있다.
요약하면, 출력 제어신호는 데이터 시간 세그먼트의 시작 바로 뒤에 SR 상승에 응답하여 Q1을 선택하고, 데이터 시간 세그먼트의 시작 바로 뒤에 SF 하강에 응답하여 Q2를 선택한다. 수신기(316)는 Q1과 Q2간의 선택 또는 출력 제어 신호를 변경시키는 CES 및 CCES의 중간 세그먼트 천이의 영향을 막는다.
도 8의 동기 회로(200)는 수신기(316)와 함께 사용될 수 있다.
마. 추가 실시예 및 정보
본 발명은 상보형 신호 CES 및 CCES와의 사용으로 제한되지 않는다. 예를 들면, 도 12는 CCES가 아닌 CES를 생성하도록 사이클 부호화 회로(152)를 가지며, 상보형 사이클 부호화 회로(154)를 가지지 않는 (도 1의 송신기(20)의 예인) 송신기(384)를 도시한다. (도 1의 수신기(28)의 예인) 수신기(388)는 비교기일 수 있으며, CES를 기준 신호(Vref)와 비교하는 초기 수신 회로(392)를 포함한다. 예를 들면, Vref는 CES를 위한 고 및 저 전압 사이일 수 있다. 상이한 가능성들을 보여주기 위하여, 도 12에서 DLL(382)은 도 4에서 PLL과 다른 주기적 기준 신호를 제공한다.
본 발명은 표현된 0 또는 1과만의 사용으로 제한되지 않는다. 예를 들면, 도 13은 0, 1 또는 2를 표혐할 수 있는 CES를 도시한다. 0, 1 또는 2를 표현할 수 있는 부호화 신호(SF, SF*, SF/2, SF/2*, SF/4 및 SF/4*)의 선택은 임의적이다. 도 13의 신호는 회로(162-168)와 (172-178)에 부가 회로를 추가함으로써 생성될 수 있다. 수신기는 예를 들면, 추가 지연을 통해 추가 위치에서 샘플을 취할 수 있다. 또한 논리부는 도 4 또는 도 10에 도시된 것 보다 복잡한 논리부이다. 0, 1, 2 및 3을 표현하기 위하여 SF/8 및 SF/8*을 제공하기 위하여 더 많은 회로를 추가할 수 있다. 부호화 신호가 최대 주파수를 2로 제산한 주파수일 필요는 없다. 예를 들어, 소정 실시예에서, 부호화 신호는 최대 주파수의 2/3 또는 3/4을 가질 수 있다.
추가 표현값(예를 들면, 0, 1, 2, 3)을 부호화하는 다른 방식은 단순히 하이 또는 로우가 아닌 추가 전압 레벨을 가지는 것이다. 예를 들어, 도 5 및 도 13의 신호는 추가 전압 레벨을 가질 수 있다.
부분 CES는 데이터 시간 세그먼트보다 작은(예를 들면, 절반) 주기를 가진 소정 부호화 신호를 포함하며, 반면 다른 부호화 신호는 데이터 시간 세그먼트와 동일하거나 혹은 보다 큰 주기를 가진다. 이를 성취하기 위한 한가지 방식은 도 4에서 주파수의 두배인 도 4의 PRSF의 주파수를 가져야 하고, 단지 소정 부호화 신호를 생성시에 주파수를 감소시켜야 한다는 것이다. 수반된 수신기의 회로는 이들 주파수로써 CES 및 CCES로부터 입력 데이터를 복원하기 위한 것이다.
도 4, 5, 7, 10, 11, 12 및 13과 함께 기술한 CES에서는 데이터 시간 세그먼트당 단지 하나의 부호화 신호가 있다. 다른 실시예에서, 하나의 부호화 신호는 데이터 시간 세그먼트의 일부에 사용되고, 다른 부호화 신호가 데이터 시간 세그먼트의 나머지에 사용될 수 있다. 데이터 시간 세그먼트에 둘 이상의 부호화 신호를 가지게 되면 단순히 0 또는 1, 혹은 셋 이상의 값을 표현하는 데 사용될 수 있다.
도 4, 5, 7, 10, 11, 12 및 13과 함께 기술한 CES에서는 데이터 시간 세그먼트가 일정하다. 다른 실시예에서, 데이터 시간 세그먼트는 가변 폭을 가질 수 있다. 단순히 0 또는 1, 혹은 더 많은 값을 표현할 수 있다.
본 발명은 송신기와 수신기간의 특정 유형의 상호연결로 제한되지 않는다. 예를 들면, 도시된 버전의 송신기 및 수신기는 통상 전기신호를 운송하는 전기 도체로서의 상호연결부를 도시한다. 그러나 전자기 상호연결부(예를 들면 (광섬유를 포함한) 도파로와 무선주파수(RF))를 포함한 다양한 다른 유형의 상호연결부를 사용할 수 있다. 단순히 예를 들면, 도 14는 도파로(458)상으로 EM 신호를 수신기(444)의 EM 수신기(452)로 제공하는 송신기(440)의 전자기(EM) 송신기(450)를 도시한다. 도 14에 도시된 바와 같이, CES는 도파로상으로 운송된다. 또한 CCES를 위해 도파로를 통하여 연결된 이러한 EM 송신기 및 수신기가 있을 수 있다.
도 15는 송신기(470)에서 EM 송신기(476)가 무선 송신기이고 수신기(474)에서 EM 수신기(478)이 무선 수신기인것을 제외하고는 도 14와 유사한 시스템을 도시한다. 예를 들어, EM 신호는 무선 주파수(RF) 신호 또는 다른 유형의 EM 신호일 수 있다. 예를 들어, 송신기(476) 및 수신기(478)는 λ/4 안테나를 포함할 수 있다.
도체(24A, 24B)는 연속적일 필요는 없으며 중간 회로등을 포함할 수 있다. 도체는 전환 속도를 느리게 할 수 있지만 직렬 AC 결합을 위해 커패시터를 포함할 수 있다. 본 발명은 각 송신기에 하나의 수신기가 있는 도 1 및 도 2에 도시된 바와 같은 점 대 점 상호연결 시스템에 사용될 수 있다. 또한 본 발명은 하나의 송신기로부터 다수 수신기로 신호를 전송하는 시스템에 사용될 수 있다. 도시된 회로는 전자기 방전(ESD) 회로, 이네이블 신호 제어회로 및 타이밍 체인과 같은 부가 회로를 포함할 수 있다. 다른 실시예에서, CES는 두 도체상에 상이하게 운송될 수 있고, CCES는 두 도체상으로 상이하게 운송될 수 있다. 에지 트리거 회로를 레벨 트리거 회로로 교체할 수 있다. 전압 제어 또는 전류 제어 회로를 사용할 수 있다.
용어 "응답(responsive)"이라는 의미는 일 또는 사건에 대한 다른 원인이 있을 수 있지만 다른 일 또는 사건을 적어도 부분적으로 일으키는 일 또는 사건을 의미한다. 두 회로는 직접, 또는 중간 회로를 통해 간접적으로 연결될 수 있다.
실시예는 본 발명의 구현 또는 예이다. "실시예", "일 실시예", "소정 실시예" 또는 "다른 실시예"에 대한 명세는 실시예와 관련하여 기술된 특정 특징, 구조 또는 특성이 본 발명의 적어도 일부 실시예에 포함되며 모든 실시예에 포함될 필요는 없다는 것을 의미한다. "실시예", "일 실시예" 또는 "소정 실시예"의 다양한 용어의 모두가 동일 실시예를 참조할 필요는 없다.
명세서가 칩, 특징, 구조 또는 특징을 "포함할 수 있다(may, might 또는 could)"고 언급하는 경우에, 이 특정 칩, 특징, 구조 또는 특성을 포함하도록 요구하는 것을 아니다. 명세서 또는 청구의 범위가 용어"소자(a 또는 an element)" 를 언급하는 경우, 이것은 단지 하나의 소자가 있다는 것을 의미하지는 않는다. 명세서 또는 청구의 범위가 "추가, 부가(an additional)" 소자를 언급하는 경우에, 둘 이상의 추가 소자가 있을 수 있다는 것을 배제하지 않는다.
본 발명은 본 명세서에 기술된 특정 상세사항으로 제한되지 않는다. 사실상, 당업자라면 본 발명의 범주내에 전술한 설명 및 도면의 다수의 다른 변경을 행할 수 있다는 것을 알 것이다. 따라서 임의 수정을 포함한 다음의 청구의 범위가 본 발명의 범주를 정의한다.

Claims (28)

  1. 데이터 입력 신호를 수신하고, 이에 응답하여 상이한 부호화 신호의 부분들을 연속적으로 연결함으로써 풀 CES(full cycle encoded signal)를 제공하기 위한 사이클 부호화 회로를 구비한 송신기
    를 포함하고,
    일부 부호화 신호는 다른 부호화 신호와 상이한 주파수를 가지며, 일부 부호화 신호는 다른 부호화 신호와 상이한 위상을 가지고, 데이터는 상기 풀 CES의 데이터 시간 세그먼트(data time segment)에서 표현되고, 데이터 시간 세그먼트는 둘 이상의 부호화 신호 사이클을 가지지 않는
    칩.
  2. 제 1 항에 있어서,
    상기 송신기는, 상기 데이터 입력 신호를 수신하고 이에 응답하여 상보형(complementary) 풀 CES를 제공하기 위한 상보형 사이클 부호화 회로를 더 포함하는 칩.
  3. 제 1 항에 있어서,
    상기 사이클 부호화 회로는, 상기 데이터 입력 신호 및 상기 부호화 신호를 수신하고 상기 데이터 입력 신호와, 이전 데이터 시간 세그먼트 동안에 선택했던 부호화 신호에 응답하여 상기 풀 CES를 형성할 상기 부호화 신호 부분들을 선택하기 위해 멀티플렉서를 포함하는 칩.
  4. 제 1 항에 있어서,
    주기적 기준 신호를 제공하기 위한 주기적 신호원을 더 포함하고,
    상기 송신기는 상기 주기적 기준 신호에 응답하여 상기 부호화 신호를 제공하기 위한 회로를 포함하는 칩.
  5. 제 4 항에 있어서,
    상기 주기적 기준 신호는 상기 데이터 시간 세그먼트의 시간 길이와 동일한 주기를 가지는 칩.
  6. 제 4 항에 있어서,
    상기 주기적 기준 신호는 상기 데이터 입력 신호의 데이터 비트셀(data bit cell)의 시간 길이와 동일한 주기를 가지는 칩.
  7. 제 1 항에 있어서,
    상기 부호화 신호는 주파수 F를 가진 제1 신호, 상기 제1 신호의 역인 제2 신호, 주파수 F/2를 가진 제3 신호, 상기 제3 신호의 역인 제4 신호를 포함하는 칩.
  8. 제 1 항에 있어서,
    상기 풀 CES는 상기 데이터 값에 따라 0 또는 1을 표현하는 칩.
  9. 제 1 항에 있어서,
    또다른 풀 CES로부터 데이터를 복원하는 데이터 아웃 신호(data out signal)를 제공하기 위하여 초기 수신 회로, 지연 회로 및 논리 회로를 포함한 수신기를 더 포함하는 칩.
  10. 데이터 입력 신호와 주기적 기준 신호를 수신하고, 이에 응답하여 CES를 제공하기 위한 사이클 부호화 회로를 구비한 송신기
    를 포함하고,
    상기 데이터 입력 신호와 상기 주기적 기준 신호에 응답하여, 상기 CES는 연속된 데이터 시간 세그먼트동안에 연속적으로 연결된 인코딩 신호 부분들로 형성되고, 일부 부호화 신호는 다른 부호화 신호와 상이한 주파수를 가지며, 일부 부호화 신호는 다른 부호화 신호와 다른 상이한 위상을 가지는
    칩.
  11. 제 10 항에 있어서,
    상기 CES는 둘 이상의 부호화 신호 사이클을 가지는 데이터 시간 세그먼트가 없는 풀 CES인 칩.
  12. 제 10 항에 있어서,
    상기 송신기는 상기 데이터 입력 신호 및 상기 주기적 기준 신호를 수신하고 이에 응답하여 상보형 CES를 제공하기 위하여 상보형 사이클 부호화 회로를 더 포함하고, 상기 상보형 CES는 상기 CES의 논리역인 칩.
  13. 제 10 항에 있어서,
    상기 사이클 부호화 회로는, 상기 데이터 입력 신호 및 상기 부호화 신호를 수신하고 상기 데이터 입력 신호와, 이전 데이터 시간 세그먼트 동안에 선택했던 부호화 신호에 응답하여 상기 CES를 형성할 상기 부호화 신호 부분을 선택하기 위해 멀티플렉서를 포함하는 칩.
  14. 제 10 항에 있어서,
    상기 부호화 신호는 주파수 F를 가진 제1 신호, 상기 제1 신호의 역인 제2 신호, 주파수 F/2를 가지는 제3 신호, 상기 제3 신호의 역인 제4 신호를 포함하는 칩.
  15. 제 10 항에 있어서,
    또다른 CES로부터 데이터를 복원하는 데이터 아웃 신호를 제공하기 위하여 초기 수신 회로, 지연 회로 및 논리 회로를 구비한 수신기를 더 포함하는 칩.
  16. 데이터 입력 신호를 수신하고, 이에 응답하여 상이한 부호화 신호 부분들을 연속하여 연결함으로써 풀 CES를 제공하기 위한 사이클 부호화 회로를 구비한 송신기와,
    상기 풀 CES를 수신하고, 이에 응답하여 상기 데이터 입력 신호의 값을 복원 하기 위한 수신기
    를 포함하고,
    일부 부호화 신호는 다른 부호화 신호와 상이한 주파수를 가지고, 일부 부호화 신호는 다른 부호화 신호와 다른 상이한 위상을 가지고, 데이터는 상기 풀 CES의 데이터 시간 세그먼트에서 표현되고, 데이터 시간 세그먼트는 둘 이상의 부호화 신호 사이클을 가지지 않는
    시스템.
  17. 제 16 항에 있어서,
    상기 송신기는, 상기 데이터 입력 신호를 수신하고 이에 응답하여 상보형 풀 CES를 제공하기 위한 상보형 사이클 부호화 회로를 더 포함하는 시스템.
  18. 제 16 항에 있어서,
    상기 사이클 부호화 회로는, 상기 데이터 입력 신호 및 상기 부호화 신호를 수신하고 상기 데이터 입력 신호와, 이전 데이터 시간 세그먼트 동안에 선택했던 부호화 신호에 응답하여 상기 풀 CES를 형성할 상기 부호화 신호 부분을 선택하기 위해 멀티플렉서를 포함하는 시스템.
  19. 제 16 항에 있어서,
    주기적 기준 신호를 제공하기 위한 주기적 신호원을 더 포함하고, 상기 송신기는 상기 주기적 기준 신호에 응답하여 상기 부호화 신호를 제공하기 위한 회로를 포함하는 시스템.
  20. 제 16 항에 있어서,
    상기 부호화 신호는 주파수 F를 가진 제1 신호, 상기 제1 신호의 역인 제2 신호, 주파수 F/2를 가진 제3 신호, 그리고 상기 제3 신호의 역인 제4 신호를 포함하는 시스템.
  21. 제 16 항에 있어서,
    상기 수신기는 상기 데이터 입력 신호의 복원값을 포함한 데이터 아웃 신호를 제공하기 위하여 초기 수신 회로, 지연 회로 및 논리 회로를 포함하는 시스템.
  22. 제 21 항에 있어서,
    상기 복원값은 상기 데이터 입력 신호의 역인 시스템.
  23. 송신기―상기 송신기는, (가) 데이터 입력 신호를 수신하고, 이에 응답하여 상이한 부호화 신호 부분들을 연속적으로 연결함으로써 CES를 제공하기 위한 사이클 부호화 회로로서, 일부 부호화 신호는 다른 부호화 신호와 상이한 주파수를 가지고, 일부 부호화 신호는 다른 부호화 신호와 상이한 위상을 가지는 상기 사이클 부호화 회로와,
    (나) 상기 데이터 입력 신호를 수신하고, 이에 응답하여 상기 상이한 부호화 신호 부분들을 연속적으로 연결함으로써 상보형 CES를 제공하기 위한 상보형 사이클 부호화 회로를 포함함―와,
    상기 CES와 상기 상보형 CES를 수신하고, 이에 응답하여 상기 데이터 입력 신호의 값을 복원하기 위한 수신기를 포함하는
    시스템.
  24. 제 23 항에 있어서,
    상기 사이클 부호화 회로는, 상기 데이터 입력 신호와 상기 부호화 신호를 수신하고 상기 데이터 입력 신호와, 이전 데이터 시간 세그먼트 동안에 선택했던 부호화 신호에 응답하여 상기 CES를 형성할 상기 부호화 신호 부분을 선택하기 위해 멀티플렉서를 포함하는 시스템.
  25. 제 23 항에 있어서,
    주기적 기준 신호를 제공하기 위한 주기적 신호원을 더 포함하고, 상기 송신기는 상기 주기적 기준 신호에 응답하여 상기 부호화 신호를 제공하기 위한 회로를 포함하는 시스템.
  26. 제 23 항에 있어서,
    상기 부호화 신호는 주파수 F를 가진 제1 신호, 상기 제1 신호의 역인 제2 신호, 주파수 F/2를 가진 제3 신호, 상기 제3 신호의 역인 제4 신호를 포함하는 시스템.
  27. 제 23 항에 있어서,
    상기 수신기는 상기 데이터 입력 신호의 복원값을 포함하는 데이터 아웃 신호를 제공하기 위하여 초기 수신 회로, 지연 회로 및 논리 회로를 포함하는 시스템.
  28. 제 23 항에 있어서,
    상기 CES는 둘 이상의 부호화 신호 사이클을 가지는 데이터 시간 세그먼트가 없는 CES인 시스템.
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