TWI246081B - Memory channel with bit lane fail-over - Google Patents

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1246081 玖、發明說明： 【發明所屬技術領域3 本發明係有關於具有位元線路故障結束（或失效接管） 功能之記憶體通道技術。 5 【先前技術】 發明背景 第1圖顯示非正式地被習知為RamLink之習知技藝的 記憶體系統，其被電氣與電子工程師協會(IEEE)提議作為 標準。該標準被指定為IEEE Std 1596.4-1996且正式地被習 10 知為 High-Bandwidth Memory Interface Based on Scalable Coherent Interface(SCI) Signaling Technology(RamLink)。第 1圖之系統包括一記憶體控制器10與一個以上的記憶體模 組12。記憶體控制器10典型上為處理器内建的或為一處理 器被組配於所附之晶片組上。每一記憶體模組12具有一從 15介面14，其具有一連結輸入與一連結輸出。以RamLink發信 拓撲被配置之元件，其被習知為具有元件間單向連結16的 RamLink。在每一模組上之控制介面18形成從介面14與記憶 體裝置20之介面。在第i圖顯示之系統中，被習知為Syndink 的另一RamLink發信拓撲在從介面與記憶體裝置間被使用。 20 RamLink系統之目的為要提供對記憶體裝置之高速存 取。資料在圮憶體控制器與模組間以封包被轉送，其沿著

RamLmk循環。控制器負產生所有要求封包，並將從反應封 包之回送排程。 當控制為發送包括命令、位址、時間與資料之要求封 1246081 包至特定模組時一寫入交易被起動。該封包由模組至模組 被傳送至其到達所欲的從機為止，然後其傳送該資料至該 等記憶體裝置之一。然後該從機發送一反應封包，其由模 組至模組被傳送至其到達該控制器以確認該寫入交易完成 5 為止。 當控制器發送包括命令、位址、時間之要求封至一模 組時一讀取交易被起動。在此模組之從機由該等記憶體裝 置之一擷取該被要求之資料，並在一反應封包中將其送回 該控制器，其再次由模組至模組被傳送至其到達該控制器 10 為止。 第2圖顯示習知技藝之RamLink從介面電路。在第2圖 之電路中，源極同步選通脈衝被用以為到來的資料信號作 出時鐘。此即，伴隨該到來的資料信號之一選通脈衝被用 以將到來的資料抽樣。第2圖之電路使用鎖相迴路(PLL)以 15 由被分配至其他從介面電路的一基準時鐘信號產生穩定的 一區域準時信號。該區域準時信號被使用為外出的資料信 號重新做出時鐘而在資料沿著下游被傳送時之累積的抖 動。 【發明内容】 20 本發明係為一種記憶體緩衝器，包含：一個再驅動電 路，具有數條位元線路；一記憶體介面；以及一失效接管 電路被耦合於該等數條位元線路與該記憶體介面間。 圖式簡單說明 第1圖顯示習知技藝之RamLink記憶體系統。 1246081 第2圖顯示習知技藝之RamLink介面電路。 第3圖顯示依據此專利之發明性原理的記憶體介面系 統之一實施例。 第4圖顯示依據此專利之發明性原理的記憶體模組之 5 一實施例。 第5圖顯示依據此專利之發明性原理的記憶體模組之 另一實施例與記憶體緩衝器之一實施例。 第6圖顯示依據此專利之發明性原理的記憶體系統、記 憶體模組與記憶體緩衝器之額外實施例。 10 第7圖顯示依據此專利之發明性原理的記憶體緩衝器 之另一實施例。 第8圖顯示依據此專利之發明性原理的再驅動電路之 一實施例。 第9圖顯示依據此專利之發明性原理的I/O胞元之一實 15 施例。 第10圖顯示依據此專利之發明性原理的I/O胞元之另 一實施例。 第11圖顯示依據此專利之發明性原理的I/O胞元之另 一實施例。 20 第12圖顯示依據此專利之發明性原理的I/O胞元之另 一實施例。 第13圖顯示依據此專利之發明性原理的失效接管電路 之一實施例。 第14圖顯示依據此專利之發明性原理的在一正常模式 1246081 操作之一個以上的另一實施例。 第15圖顯示依據此專利之發明性原理的在一失效接管 模式操作之一個以上的另一實施例。 第16圖顯示依據此專利之發明性原理的具有位元通道 5 失效接管能力之記憶體緩衝器的一實施例。 第17圖顯示依據此專利之發明性原理的具有位元通道 失效接管能力之記憶體控制器的一實施例。 第18圖顯示依據此專利之發明性原理的用於施作排列 狀態型態之方法的實施例。 10 第19圖顯示依據此專利之發明性原理的排列型態產生 器之一實施例。 第20至23圖顯示依據此專利之發明性原理的狀態型態 之實施例。 第24圖顯示依據此專利之發明性原理的記憶體代理人 15 之一實施例。 第25圖顯示依據此專利之發明性原理的詢訊作業之實 施例。 I：實施方式3 較佳實施例之詳細說明 20 本專利包容具有獨立效用之很多發明。在某些情形 中，當一些原理彼此以各種組合被運用時，額外的利益被 實現而產生額外的發明。這些原理可在無數的實施例中被 實現。雖然一些特定細節就說明該等發明性的原理被顯 示，很多其他配置可依據此專利之發明性原理被想出。因 〇81 而’5亥寺發明性的原理不受限於此處被揭示之特定細節。 第3圖顯示依據此專利之發明性原理的記憶體介面系 、、、之一實施例。第3圖之系統包括—記憶體控制器獅—個 Γ上的記憶體·52,其透過由單向連結所組成之通道通 ^。β亥柄具有—向外路徑，其包括—個以上的向外連社 與—向内路徑，其包括—個以上的向内連結56。每一 $、’且此由連結至連結在向外路徑及由連結至連結在向内路 0 2地再驅動⑽。每_例如於若簡组制其為最外 的模組’或對來自記憶體控制器之命令 擇性地使任-再驅動特徵失效。 5 、每—模組包括—個以上的記憶體裝置58被配置以在一 2以上的路徑上來回轉送資料。例如’該模組可被配置使 得來自該向外路徑之資料被轉送至一記憶體裝置，及來自 °亥德體裝置之資料被轉送至該向内路徑。一個以上的緩 衝器可被配置於-個以上的記憶體裝置與一個以上的記憶 體控制器間。該等模組可被組配於與該系統其餘者分離之 基體上#可在與控制益及連結共同的基體上被組配、或 以任何其他的機械配置被實現。該等模組亦不限於如唯讀 記憶體(ROM)、動態隨機存取記憶體(DRam)、快閃記憔體 〇 等之任何特定型式之記憶體。 第4圖顯示依據此專利之發明性原理的記憶體模組之 一實施例。第4圖之模組包括二個再驅動電路㈨與6]以分別 在單向連結54A與56A上接收信號，及在單向連結54B與56b 上接收信號。一個以上的記憶體裝置58被配置以與一個以 1246081 上的再驅動電路來回轉送資料。 ， * 第4圖之模組不限於單向連結之任何特定配置盘毅 * 與再驅動電路來回轉送資料之任何特定配置。若第4圖之# * 組將在如第3關示之記憶體系統被使用，則再驅動電路60 5可被指定為-向外再驅動電路且被配置以在包括連結54a 共54B之連結的向外連結上接收與再驅動信號，及再驅動| · 路62可被指定為-向内再驅動電路且被配置以在包括連結 56A與56B之連結的向内連結上接收與再驅動信號。在此例 中’-個以上的58可被配置使得資料由向外再驅動電細 φ 1〇至記憶體裝置及由記憶體裝置至向内再驅動電路⑽被轉 送。 若該模組為一通道上最外面的模組，該模組能偵測且 因之選擇性地使任何再驅動特徵失效。例如，若第4圖之模 組被使用為第3圖顯示之記憶體系統且該模組偵測其為最 15外面的模組，該向外再驅動電路在連結54A上接收到來的信 號，但不將之再驅動。類似地，該向内再驅動電路僅以對 應於由記憶體裝置被接收之資料的信號與/或可被模組内 鲁 部地產生之信號來驅動連結56B。或者，就算該模組偵測其 非最外面的模組，其可被構建，使其能操作成好像為最外 2〇 面的模組(例如在對來自一記憶體控制器之反應下），在此情 、 形中，其可忽略來向内連結56A上被接收之信號，且其不將 ， 信號再驅動至向外連結54B上。 第5圖顯示依據此專利之發明性原理的憶體緩衝器之 、· 一實施例與記憶體模組之另一實施例。第5圖之模組包括_ 10 1246081 5 10 記憶體緩衝@64 ’具有二個再驅動電路6q與伽分別在單 向連結54A與56A上接收信號，及在單向連結地與刀娜上再 驅動該等信號。記Μ緩衝祕亦包括—記龍介面的被 配置以與-個以上的記憶體裝置58來轉送資料。該記憶 體緩衝ϋ能制其是否為―通道上的最後—個代理人並因

之選擇性地使任何再軸碰失效。該記憶體緩衝器可例 如在對來自記憶體控制器之命令反應下能操作成其好像為 通道上的最後-個代理人，就算其不是亦然。如此處被使 用般地，代理人係指與該通道成介面之任_記憶體控制器 (亦被稱為主機）、模組、緩衝器等。 第5圖之模組與記憶體緩衝器不限於用於在記憶體介 面與再驅動電路間轉送之任何特定的配置或單向連結之任 何特定的配置。若第5圖之模組將在如第3圖顯示之記憶體 系統被使用，則再驅動電路6〇可被指定為一向外再驅動電 15路且被配置以在包括連結54A與54B之連結的向外連結上 接收與再驅動信號，及再驅動電路62可被指定為 一向内再

驅動電路且被配置以在包括連結56A與56B之連結的向内 連結上接收與再驅動信號。在此例中，該記憶體介面可被 配置使得資料由向外再驅動電路6 0至記憶體裝置及由記憶 2〇 體裝置至向内再驅動電路62被轉送。 各種機械配置可被用以施作第4圖與第5圖之記憶體模 組與/或憶體緩衝器。例如，記憶體裝置58、再驅動電路6〇 #62 '及憶體緩衝器64全部可被實現為安裝在分離電路板 4共同電路板上之分離的積體電路。該等元件之各種組合 11 1246081 的積體電路上-起被組配，或其可全部在單-積 = 被組配。該等電路板(若有的話）能被插入—母板之 5 10 15 20 與該母《體地配置、或以任何其他方式被:^ =元件例如被製作為多晶片模組之一部分，其可能沒 &依據此專利之發明性原理的憶體緩衝器可被用 =非記《裝置之介面裝置與通道成介面。例如，依據 利之發明性原理之記憶體緩衝器可被用以使ι/〇控制 裔或橋段與通道成介面。 依據此專利之發明性原理的額外實施例以參照「向 内」、向外」、路徑、連結、再驅動電路等被描述，以促進 了解該裝置如何在如第3圖顯示之實施例的記憶體系統中 被運用。然而這些裝置不限於内容分配連結之任何特定配 置、在連結與其他電路間用於轉送資料所顯示之任何特定 配置、所顯示之任何施作細節。 第6圖顯示依據此專利之發明性原理記憶體系統、記憶 體模組與憶體緩衝器之額外實施例。參照第6圖，一個以上 的圯憶體模組52以印刷電路板為基礎，沿著一邊緣之兩側 具有接觸指以創立一雙入線路記憶體模組(DIMM)，其可被 插入固定系統其他元件之另一電路板的連接器。現存的尺 寸外型（form factor)可就該模組被採用，例如DIMM尺寸外 型被用於Double Data Rate II(DDR2)動態隨機存取(DRAM) 記憶體。 該等模組用記憶體裝置58(例如為DDR2 DRAM之商品 型式的DRAM)被繁殖。在每一模組上之記憶體緩衝器64將 12 1246081 5 10 15 20 記憶體裝m道隔絕’其形成與被稱為主機之記憶體 控制器50之介面。該通道以包括向外連結54之向外路與 包括向内連結56之向内路徑的·點對點配置被配線。此=結 可用平行内容分配位it通道使用低電壓差別信號被施作了 在第6圖之實施例中’無額外的信號線路用於如命令、 重置、與預置之類的功能。反而是’這些功能係以在料 以皮發送之㈣直接闕。然而，或者任何數目之額外信 號線路被用以施作這類功能。 ——基準時鐘信號腳⑴^被再_合成㈣可能透過 -再驅動緩衝器78被分配至主機與模組。此促進準非同步 Sir其中局部被產生之再驅動信號被用以將到來 人為》纽再驅動。由於—共同的基準時鐘在每一代理 或者可:的’資料信號可不f任何頻率追蹤地被計時鐘。 另區域時鐘信號可與任何基準時鐘獨立地被產生。 被使;選做法為’如來源同步選通脈衝之同步時鐘計晝可 用2 W的實施财，域可能以封包或減（此處的 最裏面㈣來料#料魏以外路經之 外路徑上之下二取裏面的杈組接收並再驅動該資料至向 料至复 —個模組。每—杨接收並再驅動該向外資 企圖再I:最外面之模組為止。雖然該最外面之模組可能 測（或、 〖在」的向外連結，每一模組能债 以降低τ、為取外面之馳並使任何再驅動電路失效 •必要的電力消耗與雜訊等。在此實施例中，在主 ❿ 13 1246081 機方向（即向内）的資料轉送被該最外面之模組起動。每一模 組沿著該向内路經接收及再驅動向内資料至其到達主機為 止。 任何適當的通訊協定可在實體通道上被使用。例如， 5該主機可被指定以啟動所有的向内舆向外資料轉送及將之 Μ或者S a理人可被允許以起動資料轉送。資料 訊框可被組配以承載命令、讀取資料、狀態資訊、錯誤資 訊、預置資料、閒置型態等，或其任何組合。通訊協定可 被施作’使得當主機沿著向外路徑發送命令訊框至一目標 1〇模組時，該目標模組藉由沿著向内路捏發送一反應訊框: 反應。在此實施例中，該目標模組不在向外路徑上再驅動 命令訊框。 在替選實施例中，該目標接收命令訊框，然後在 向外路徑上再驅動該命令訊框。當最外面之模組接收該命 15令訊框時’其啟動一反應訊框(可能只是一閒置訊妈。該目 標模組等候至反應訊框到達其接收器為止。然後該目標模 組將其反應合併至向内資料流内，藉由的為用該目標模組 之真實反應訊框取代被最外面之模組發送的反應訊框。 第7圖顯示依據此專利之發明性原理記憶體緩衝器的 2〇另一實施例。第7圖之記憶體緩衝器包括一向外再驅動電路 60以在包括連結54A與54B之一向外路徑上接收並再驅動 信號，及一向内再驅動電路62以在包括連結56A與56B之一 向内路徑上接收並再驅動^號。一記憶體介面66可能透過 一記憶體匯流排68使該緩衝器與一個以上的記憶體裝置成 14 1246081 介面。該記憶體介面可包括如FIFO緩衝器之讀取與/或寫入 緩衝器。來自向内路徑之資料被耦合於記憶體介面，此可 能透過一解除偏斜電路70，其在向内路徑若具有一個以上 的位元通道時消除資料之位元的偏斜。一型態產生器72可 5 被使用，以在如緩衝器若發生為在一通道上之最外面的代 理人時產生狀態型態以傳輸至向内路徑内。一多工器74選 擇性地耦合來自記憶體介面或型態產生器至資料至向内再 驅動電路。 該記憶體介面不受限於任何特定配置，其可與標準記 10 憶體裝置相容，特別是如DDR2 DRAM之商品記憶體裝置。 該整個記憶體緩衝器可在單一積體電路上被整合、其可被 整合至一個以上的記憶體裝置内，其構成元件可被整合於 分離的元件上、或任何其他機械配置可被運用。第7圖顯示 之實施例僅為釋例性的，且其實施例依據此專利之發明性 15 原理為可能的。例如，第7圖之實施例以由向外再驅動電路 至記憶體介面及由記憶體介面至向内再驅動電路流動之内 容分配資料被顯示。然而，此資料流可為雙向的，且其他 的配置被企畫。就算第7圖之實施例將在其中記憶體介面之 資料僅須如第7圖顯示地流動的通道系統中被使用，其仍可 20 用具有完全雙向的資料存取之再驅動電路被實現，原因在 於例如其可促進内建自我測試功能（BIST)之施作，在此情 形中用於由向内路徑解除偏斜資料之第二解除偏斜電路可 為有助益的。 第8圖顯示依據此專利之發明性原理的再驅動電路之 1246081 一實施例。第8圖之電路包括一個以上的輸入/輸出（1/0)胞 \ 元74，其每一個接收可再驅動為一輸出資料信號TX之一輸 · 入資料信號RX。或者，一I/O胞元玎取代或併入一讀取資料 信號RDX至輸出資料信號内。一寫入資料信號WDX可在其 · 5被再驅動為輸出資料信號之前或之後由輸出資料信號被取 _ 得。 在任一上面信號名稱中之“X”表示其為數個類似信號 中之一，視再驅動電路中之I/O胞元個數而定。例如，具有 9個位元通道之再驅動電路將具有9個I/O胞元，以輸出資料 · 10 信號被定名為R〇，R1，...，R8。在僅有單一I/O胞元之再驅 動電路中，該輸出資料信號被定名為R0或僅為R。RX之項 被用以在屬性上指任一或全部輸出資料信號。 「寫入資料」為了方便被使用，以表示由運行通過I/O 胞元之資料流被取得的任一資料。然而，此不意味該寫入 15 資料必須被導向記憶體介面或記憶體裝置。類似地，「讀取 資料」係指被輸入I/O胞元之任一資料，但讀取資料可來自 任何源頭，而不只是記憶體裝置或記憶體介面。 修 再次參照弟8圖，時鐘產生器go在回應於一基準時鐘信 號REF CLK下產生數個相位時鐘信號PCX與一傳輸時鐘信 20號TC。該時鐘產生器包括一鎖相迴路(PLL)82，其產生時鐘 . TC作為數個基準時鐘信號ref CLK，及一相位時鐘產生哭、 · 84。在一可能的實施例中有4個相位時鐘信號PC〇，pci， PC2與PC3相隔90度且由傳輸時鐘Tc被導出。每一 1/〇胞元 ‘ · 可使用一個以上的TC與PCX時鐘信號以抽樣與/或再驅動 · · 16 1246081 資料信號、與/或產生額外區域時鐘信號。在此實施例中， 相位時鐘與傳輸時鐘信號就其不回應於任一輸入信號狀 之相位被調整之意義下為穩定的信號。 第9圖顯示依據此專利之發明性原理的ι/〇胞元之一實 5施例。一接收魏被配置以在回應於一抽樣時鐘信號 料信號RX並將之再驅動為資料信號τχ。該抽樣時 鐘信號藉由對能回應調整抽樣時鐘信號之 N·知產生器88抽樣。-寫人資料信號WDX可由接收器86之 ，入或輸出被取得。若如第9圖顯示地由接收器之輸出被取 1〇得/該抽樣時鐘信號sc可被用以作為或再驅動_選通_ 信號用於該寫入資料。對抽樣時鐘產生器之輸入可由非第9 圖顯示之接收器的輸人之點被取得 收為之輸出被取得。 第10圖顯示依據此專利之發明性原理的I/O胞元之另 實^例在第10圖之實施例中，抽樣時鐘信號狀用—内 插器90與-接收器追蹤單元(rtu)92被施作。該内插器藉由 ^應於來自接收器追蹤單元之追蹤信號下於數個相位時 L號PCX(在此情形中為9〇度相位外之四個信號）内插來 ▲ ^樣日_彳&5虎。該接收器追蹤單元觀察資料信號RX並 调正追心谠，使得該抽樣時鐘信號致使該接收器在適當 時間將資料作缺& H Τ7 ^ 、"〜抽樣及再驅動。因而，該抽樣時鐘信號可 動態地追蹤該資料信號。 在一可能實施例中，該接收器追蹤單元藉由過度抽 該資料信號及，敕 ^ 观及η周整该時鐘時鐘信號觀察資料信號rx中之 17 1246081 5 10 15 20 轉移，以在該資料眼之中心(即在資料信號中轉移間 點)將該貢料信號抽樣及再驅動。該抽樣時鐘 二 Γ渡波其測純元胞元，料終^定^㈣ 整該抽樣時鐘信號之相位以捕取更t近該㈣眼位置^中 心的資料。到抽樣時鐘產生器之輸人可由非如第 之接收器的輸人被取得。例如，其也 ％不 被取得。 w接收益之輸出 依據此專利之發明性原理的I/Q胞元之—實施 訓練職元以動態追蹤資料信號計晝被使用。：:：^ _d/〇胞元被使用做為第3圖顯示的記憶體㈣且之—， 邊主機可㈣地發送訓練訊框至向外路徑上。這此气 2具有之邊緣密度為適於確保該接收器單元在資料信於觀 4夠的轉移而能調整該時鐘信號。類似地，第3圖 外面的模組可定期地發送訓練訊框至向内路徑上。取 —第U圖顯示依據此專利之發明性原理的i/q 。第⑽之實施例類似於 ^ 被添加於資料卢躲枚/- L 破衝為94 移補：二=、緩衝器94可為-抖動避免或漂 器使與溫度利發之效應。該緩衝 4立=WTX與—傳輸時鐘信號骑同步化。該傳輸時 =就其相位不以該時鐘時鐘嫩之方式對該資:: 5虎回應下被調整之意義下為穩定的。 庫於之/施例中，該緩衝器能在通過模式或在回 中，該信號以未被抽樣及被再驅動。此促成1/0胞元在2

18 1246081 的再驅動模式操作。在一可能實施例中，若該模式信號被 · 箄明，該緩衝器於通過模式操作。此被稱為再抽樣模式， - 且因資料信號被用以將資料抽樣之同一時鐘被再驅動可形 成較短的延遲。若該模式信號未被聲明，該緩衝器於再驅 # 5動模式操作，使得資料被再同步化為該傳輸時鐘。此被稱 為再同步化模式且可形成較長的延遲，但可減少抖動。 胞凡可被設計於具有輸入用於接收模式信號之憶體緩衝器 或模組内。若該憶體緩衝器或模組在其中有較短的信號路 L至下一個代理人之系統被使用，該輸入可被聲明（或不聲 鲁 10明，依極性而定）以致使I/O胞元於再抽樣模式中操作，原因 為在短信號路徑上可容忍的抖動較多。另一方面，若該記 體緩衝裔或模組在其中有較長的信號路徑至下一個代理 人之系統被使用，該輸入可被解除聲明以致使1/〇胞元於再 同步化模式中操作，原因為此減少抖動，縱然其可能的代 I5價為延遲較長。《者，被登記之一旗標可在記憶體緩衝器 或模組上、或在再驅動電路内、或在1/0胞元本身内被使用 以控制該模式信號。 參 第12圖顯示依據此專利之發明性原理的1/〇胞元之另 一貫施例。在第12圖顯示之實施例中，被接收及被傳輸之 2〇資料信號RX及TX為差別信號且被顯示為橫越其上該ι/〇胞 - 元可被製作之一積體電路模上。接收器86包括一時鐘單元 · 96與-截止單元98。抽樣單元在回應於對來自抽樣時鐘產 生器之相位時鐘信號反應的内插器9〇所產生之抽樣時鐘信 ·. 號SC下將到來的資料信號抽樣。該截止單元提供差別的截 19 1246081 5 10 15 20 止亚將差別的資料信號變換 移補償緩衝器免或漂 鐘作f卢Th— P 穩定的傳輸時 ”U —下為貝'料做為時鐘。多工器100選擇性地耦人 來自緩衝器94或串化哭1ΓΙ9+ σ ° 02之—的資料信號至傳輪閂104。 :讀信號職队叫在串化識樣料被接收。另 工Π皮配置於緩衝器94與傳輸m_，以―輸人被 至该緩衝器及另-輪入被連接至内插器之輸出。 耗需要將資料併入資料流時，多工器選擇其被 穿j匕益之輸入使得該傳輸閃在回應於該傳輸時鐘信 ^下做為出自I/O胞元之讀取資料的時鐘。否則，多工哭 ^來自緩衝器之資料信號，然後其被傳輸狀驅動^ 1Q6f^§號"1 "Γ個㈣分配連結讀鶴前被傳輸器 欠回1職號。寫人詩由傳朗之輸出被取得、在 解除串化器108被收集、.然後被路由至一解除偏斜電路、 位疋通道失效接管機構或其他電路。該解除串化器亦可提 :一位元線路時鐘信號BLC，其可由該抽樣時鐘信號被導 出以表不寫入資料WDX[〇."nK7時為有效的。 此專利之-些發明性原理係有關由再驅動路徑分離地 解除信號偏斜。-再驅動路徑被一個以上的元件定義，被 餘及被再驅動之—信號藉此而傳播。例如，在第9與则 ，實施例中，該再驅動路徑包括接收器86。在第^圖之實 施:中，再驅動路徑包括接收器86與緩衝器94。在第糊 之實施例中，再驅動路徑包括抽樣單元96、截止單元98、 緩衝器94、多工器⑽、傳輸_4與傳輪器雇。

20 I246〇8i 依據此專利之發明性原理，一解除偏斜電路可被整合 · 於一再驅動電路内，使得該解除偏斜電路之各別位元通道 - 破包括於該等再驅動路徑内。因而，位元通道上之位元通 5逼在其沿著一路徑被再驅動時於每一再驅動電路中被解除 扁蚪。或者，然而依據此專利之發明性原理之一解除偏斜 黾路了由该專再驅動路徑被分離。例如，在第7圖之實施例 中 解除偏斜電路不僅被顯示在再驅動電路6〇中由該等 再驅動路徑被分離，但亦由整個再驅動電路被分離。或者， 依據此專利之發明性原理的一解除偏斜電路可被整合於再 馨 10驅動電路内，但仍由該等再驅動路徑被分離。例如，在第 12圖之實施例中，一個以上的解除偏斜閂可位於串化器忉2 之輪出與/或解除串化器108之輸入。 用於如上述地由再驅動路徑分離地解除偏斜信號之方 法與裝置的實施例僅為釋例性地且不限於這些特定的例 15 子。此外，有關依據此專利分離地由再驅動路徑解除偏斜 信號之原理與本專利其他發明性原理為獨立的。例如，就 如第9-12圖顯示之再驅動電路的實施例不限於在具有分離 修 向外與向内路徑中使用，所以有關依據此專利由再驅動路 徑分離地解除偏斜信號之原理也可以運用如使用RamLink 20 之環式配置連結架構的内容分配連結之其他型式的記憶體 _ 架構被使用。 - 此專利之一些發明性原理係有關於處理故障的位元通 道。例如，介於第3，4，5，6或7圖之實施例所顯示的任何 ·. 代理人間之内容分配連結可具有一個以上的值元通道。依 -· 21 1246081 據此專利之發明性原理一個以上的信號可在位元通道上再 被$引以避免壞的位元通道。如記憶體控制器（主機）、模 、、且、綾衝态等之任一代理人能在數個位元通道上再導引一 個以上的信號。一信號可在一連結之一或二端被再導引。 5任代ί里人能自動地或以另—代理人之助偵測故障的位元 通道，且任一代理人可回應於來自另一代理人之命令而再 導引信號。 第13圖顯不依據此專利之發明性原理的失效接管電路 之κ苑例。第U圖之失效接管110與再驅動電路112之一 具施例僅就說明的目的被顯示，但本發明性的原理不限於 使用任何肢的再驅㈣路，且失效接管電路也不受限於 ^囷之特疋細節。再驅動電路112包括數個位元通道被配 置以在内容分配連結上接收及再驅動信號。每一位元通道 被實施成一I/O胞元114，具有一接收器116與一傳輸器118。 5 失效接官電路係指能與數個位元通道來回再導引一 個以上的化號之電路。在第13圖之實施例中，該失效接管 電路被施作成具有—個以上的多玉城nm之多工器。每 切換為具有—第—輪人油合至-位元通道及-第二輸 ^被_合至相鄰的位元通道，使得其可由其中之一位元通 ^再導引m其輪出。第13圖顯示之實施例具有6個切換 為以服務6個位元通道，但任何數目之城器與位元通道可 被使用，且該等切換器可以非所顯示之鄰近位元通道的組 配之各種組配被配置。 在正吊的麵作模式之際，每一切換器導引信號如第14 22 1246081 圖顯示地由其第-輸人至其輪出，使得寫人資料作。虎 刪’ WD1，WD2，WD3，WD4與WD5分別被導引至輪= ουτο，（Dim，〇UT2，謝3，_4與0咖。在此; 5 10 15 例中’例如對應於漏之位元通道可被用輯其他位^ 道之資料的錯誤檢查。

若壞的位元通道被偵測，多工器可在失效接管模式操 作’其中—個以上的切換器被操縱以將壞的位元通道= ，出來。例如，若與WD3相關之位元通道未適當地作業，該 寻多工②’切換器可如第15圖顯示地分別再導引寫入資料传 號WD4與WD5至輸出OUT^〇UT4。在此模式中，價㈣ 一位元通道之錢容量會敎。若料位元料之^已被 指定為錯歸查’原本欲用於壞位元通道之信號可在該錯 誤檢查上被再路由，且該錯誤檢查功能會失效。 曰

立失效接管電路之輸出可被輕合至一記憶體介面、—記 憶體裝置或其他電路。在第13圖之實施例中，失效接管電 路被顯示與再‘_電路分離，但討被整合於再驅動電路 内。依據此專狀發明性原理敎效好電路可如顯示地 ^間單的多工器被實現，但如完整蚊叙城ϋ亦為可 一第13圖顯示之失效接管電路實施例被配置以搞合來自 位7L通蚊寫人:賴至其輸出。或者，依據此專利之發明 2原理的失效齡電路實_可被配置以在相反方向轉送 在此情形中輸出QUTX會魏接收讀取資料之輸入、 。亥等夕工切換H可被稱為解多均換器、及每— I/O胞元可 23 1246081 在接收器與傳輸器間具有一多工器以將來自失效接管電路 之讀取貧料併入該位元通道。因而，多工器稱為多工器與 解多工器。作為另一替選的是，依據此專利之發明性原理 的失效接官電路實施例可就位元通道與記憶體裝置、記憶 5體介面或其他介面間之雙向資料流被配置。 具有彳立元通道失效接管能力之記憶體緩衝器、記憶體 模組、§己憶體控制器（主機）或其他代理人依據此專利之發明 性原理亦可具有各種能力用於偵測故障的位元通道、再導 引信號與照映出壞位元通道之類。例如，具有第13圖顯示 10之失效接管電路實施例的代理人可被設計，使其能如藉由 觀察另—代理人所發送的測試資料型態及再導引信號以照 映出故障的位元通道而偵測故障的位元通道。或者，該代 理人可被心汁使得其可在回應於如在一記憶體通道上指示 一個以上的代理人之記憶體控制ϋ的另-代理人之命令下 15照映出故障的位元線路。或者，該代理人可具有此二種能 力0 第關顯示依據此專利之發明性原理的具有位元通道 失效接管能力之記憶體_㈣―實 = 20

例類似於第7圖者，㈣包括—失效接圖之貫施 解除偏斜電路70與記憶體介面66。替選的實合: 的°例如’失效接管電路可被配置於再驅動 偏斜電路間，或其可被整合於再義料内^ G與㈣ 知例亦包括另-失效接f電路i 2 4，其被_示_ ，之貝 7續再驅動電路62間，但其可被整合於==工器 1勒電路内或以 24 1246081 其他方式被配置。第16圖之記憶體緩衝器可替選地被實施 為m抵緩，在此情形中，該記憶體介面被一記憶體 裝置取代。 第17圖_示依據此專利之發明性原理具有位元通道失 5效接管能力的紀憶體控制器之一實施例。第17圖之控制器 匕括向外人向内内容分配連結介面與Kg，具有數個位 兀通逼其在此實施例中分別包括數個傳輸器與數個接收 失放接&電路13〇與132分別被耦合於介面126與128中 之位凡通運。在第17圖之實施例中，該等失效接管電路被 10择員不成與連結介面分離，但其可替選地與該等介面整合。 该控制器能偵剛故障的位元通道，在此情形中，該等失效 接管電路可照映出故障的位元通道。額外或替選地，該控 制器能發出-命令以指導一代理人照映出故障的位元通 道。 15 現在依據此專利之發明性原理的額外失效接管方法與 裝置將在完整的記憶體通道系統釋例性實施例之文意下被 描述，其包括依據此專利之發明性原理的記憶體控制器（主 機）、記憶體模組與記憶體緩衝器之額外實施例。然而，該 等元件無一受限於此釋例性系統或其中所描述之任何細 20 節。 该釋例性系統包括一主機實施例，具有參照第17圖所 描述之失效接管能力與具有參照第16圖所描述之具有失效 接管能力的緩衝器之一個以上的記憶體模組實施例。在此 例中，該等主機與模組被配置成一通道組配，具有如第7圖 25 1246081 '頁不之向外與向内路徑，雖然該系統可僅包括一模組。 _ 彳丨中’该等主機與模組用被習知為“SMBus，，之系 吕里匯机排加以相互連接，其為被用以在一系統中管理 文件之串列、、六4 t ^ /以排糸統。然而，SMBus之使用對此專利發 5明性原理為非必丄 要的’且元件間之其他形式的通訊可被使 用包括其本身的記憶體通道路徑。 π依據此專利之發明性原理用於在該釋例性系統中偵測 、出故障位元通道的方法實施例如下列般地進行。該 上、義在向外路I之每_位元通道上傳輸—測試型態。該測 1〇 试型態被每—^ » / 輪、、且之緩衝器沿著向外路徑加以接收及再驅 /、達最外面的模組為止。然後該最外面的模組在向 二路仏之每一位元通道上傳輸一測試型態。該測試型態被 每模、、且之緩衝為沿著向内路徑加以接收及再驅動至其到 達°亥主機為止。該等模組上之主機與缓衝器觀察在向内與/ 或向外路;^之每一位元通道上的測試型態以就適當的位元 通道作業加以檢查。在向内與向外路徑中之位元通道 時被測試。 巧 20

一故Ρ早的位7L通道藉由透過SMBus發送結果至主機與 ^藉由在4通道上傳輪_結果訊框至主機而被報告。此— -果祕可在向内路#被該最外面的模組加以起動且與复 他模組(若有的話)可將其結果資訊併入向内路徑之；料 内。若來自每-模組之結果在—個以上的位元 冗 地傳輸，㈣的位元_何針齡果之報告。餘 一旦該主機接收該等結果，其可透過SMBUS在該通道 26 1246081 上，或透過其他形式之通訊發出一組配命令。該組配命令 指示該等模組有那些位元通道（若有的話）為壞的且應被照 映出來。該等模組藉由操縱一個以上的失效接管電路以再 導引壞的位元通道（若有的話）周圍之信號並再組配任何内 5 部功能以容納位元通道的損失而回應於該組配命令。例 如，若一位元通道被指定用於錯誤檢查資料，該缓衝器或 模組可使錯誤檢查功能失效。 上面描述的失效接管方法與裝置實施例僅為釋例性 的，且此專利的發明性原理不限於這些特定的例子。依據 10 此專利的失效接管方法與裝置之原理已參照如第3圖實施 例之具有分離的向内與向外路徑之記憶體系統被描述，但 該等原理亦可被應用於運用單向連結之記憶體架構，例如 運用RamLink之環式配置連結的架構。 此專利的一些發明性原理係有關於排列狀態型態。在 15 如參照第1與3圖所描述之其中記憶體讀取與寫入資料在記 憶體代理人間被轉送的記憶體系統中，發送如閒置型態、 警告型態與記憶體代理人間之其他狀態資訊為有用的。此 可藉由發送資料型態與狀態型態於相同連結或連接記憶體 代理人之連結上而被完成。依據此專利之發明性原理，該 20 等狀態型態可隨著時間被排列。 例如，參照第3圖，記憶體控制器50可發送具有如一讀 取命令之資料型態的訊框至一個以上的模組52,其藉由發 送具有如一讀取命令之資料型態的回到控制器而反應。例 如，若該模組無法足夠快速地由記憶體裝置58擷取讀取資 27 1246081 ;： 個以上的模組發送具有閒置型態之訊框回到記憶體 ， 控制裔為有用的。一預設的資料型態可被指定為閒置型 - 恶’使得該記憶體控制器若接收該閒置型態，其知道其非 正在接收讀取資料。然而，若該實際讀取資料恰巧符合所 5指定的通訊資料，此會造成問題。 依據此專利之發明性原理，該記憶體控制器與一個以 上的核組均能以可預設的方式排列該通訊資料，使得該通 几貝料隨時間改變。例如，該記憶體控制器與該等模組可 在母人閒置訊框被發送與/或接收時依據一預設的順序 馨 10改、支其通訊資料。依據此專利之發明性原理的方法之一實 施例在第18圖被顯示。因而，若該控制器發送一讀取命令 吼框（158)且接收一反應訊框（16〇)，具有目前的通訊資料 (162) ’其可再發送相同的讀取命令（164)。若該第二反應訊 框（166)含有與第—個相同的型態（168)，其將該型態解譯為 15實際的讀取資料（Π0)。然而，若該第二反應訊框中之型態 與被排列的通訊資料相符（168)，該記憶體控制器知道該第 一反應訊框為一閒置訊框（172)。 Φ 依據此專利之發明性原理，在狀態型態中被發送之狀 態資訊可為通訊資料、警告型態與其他狀態資訊如來自一 2〇模組之命令錯誤資訊、來自一模組之熱過度負荷資訊 '以 · 及表示一模組已偵測到另一模組在記憶體通道之向外路徑 上出現的資訊。狀態型態的一些型式可被施作為輔助型 態。例如，一警告型態（其可被用以通知一錯誤狀況給代理 .. 人)可被施作為一通訊資料的邏輯上之輔助。此可利用如允 ‘ 28 1246081 5 10 15 20 許記憶體代理人為閒置與警告型態使用相同的塑態產生器 而簡化施作。輔助狀態型態之使用可為有益的，就算排列 型態未被使用亦然。 依據此專利之發明性原理的記憶體代理人亦能有意地 產生如在狀態型態中之循環冗餘檢查(CRC)錯誤。此技術在 作為由狀態型態分辨資料型態之替選或補充辦法為有用 的。例如’在某些δ己fe體糸統中’母一訊框係與被用以檢 查該訊框之資料整體性的CRC碼一起被發送。 依據此專利之發明性原理，一記憶體代理人可有意地 發送具有包含一狀態型態之訊框的錯誤CRC碼。然後該接 收的代理人可解譯該訊框為狀態訊框而非資料訊框。一些 記憶體系統可運用具有額外位元通道之路徑來承載crc資 料。若此系統能在失效接管模式作業，代理人若非在失效 接管模式作業便可僅制-有意的CRC錯誤。如此處所使 用者’ CRC乙詞不僅指循環冗餘檢查，亦指被用以驗證訊 框或型,％之整體性的其他型式之錯誤檢查方式。 雖然依據此專利之發明性原理的狀態型態排列與處理 '、可應用至任何型式之記憶體代理人且與此專利的立他 發明性原理獨立的，-些額外的層面將針對如第7圖辦之 貫施，的記憶體緩衝器及在如第6圖顯示之實施例的系統 之文思下被“茶照第6圖，若記憶體緩衝器Μ為記憶體 岐之最外_代理人’其不論何時其在未發送該主機由 附加於5己k體介面6 8之任—記憶體裝置被要求的資料時均 能在向内連結56B上傳輪排列通訊資料。

29 1246081 第19圖顯示依據此專利之發明性原理的排列型態產生 器之一實施例。第19圖之實施例為一 12位元之具有x12+x7 + x4 + x3+l多項式的線性回饋進位暫存器（LFSR)。其起始 狀態可被設定為〇〇〇〇〇〇〇〇〇〇〇 1且在該型態被重複前有經由 5 212—1個狀態（4095個訊框）之LFSR週期。LFSR之每一位元 可被映象至在一資料路徑上之一連結的一位元通道，且每 一位元可就整個訊框之際在對應的位元通道發生之所有轉 送被使用。例如，在具有每一連結中12位元通道之資料路 徑的系統中，由LFSR每一階段之輸出可被映象至該等位元 10 通道之一。例如為第13位元通道之額外通道可利用來自以 一訊框被延遲之LFSR的最小有效位元之值被容納。 第20圖顯示被第19圖之排列型態產生器之第一狀態型 態。在此例中’一訊框為12次轉送之長度。第21_22圖分別 顯示第二、第二與第四狀態型態。藉由在整個訊框之際使 15用每一位元通道上的同一值，電磁干擾(EMI或雜訊)可被降 低。 此處所顯示之13位元通道乘12位元轉送的訊框僅為舉 例，且依據此專利之發明性原理不限於這些細節，也不限 於上面描述之排列型態產生器的特定實施例。例如，依據 20此專利之發明性原理的排列型態產生器不須以如上述 LFSR之專用邏輯電路被施作。替選地，其可用可程式邏輯 被施作，或作為一處理器或其他可程式狀態機器的法則， 其可被用以監督與/或施作在記憶體介面之邏輯或一緩衝 器或運用排列狀態型態的其他記憶體代理人之其他功能。 30 1246081 某些依據此專利之發明性原理係有關於運用一個以上 · 的位元通道來❹卜記憶體代理人在記憶體連結之出現。 : 例如’在第7圖顯示之記憶體緩衝器實施例中，該缓衝器能 偵測是否有另-記憶體代理人被舞合於向外連結MB。此可 5藉由運用該連結之單-位元通道測試另一記憶體代理人之 出現而被完成。然而，在該連絲有—個以上的位元通道， -個以上的位元通道可被用以依據此專利之發明性原理來 偵測另-記憶體代理人之出現。此可防止壞位元通道之存 在而免於干擾出現偵測之作業。 馨 10 為了方便起見’依據此專利之發明性原理之有關運用 -個以上的位元通道以债測_記憶體代理人之出現將各別 地及集體地被稱為冗餘出現债測。冗餘出現侧可被施用 至具有數個位元通道之連結介面的任何型式之記憶體代理 人。例如，第13圖顯示之實施例的任何二個以上的傳輸器 15 118可被視為-連結介面，在此情形為_傳輸連結介面。類 似地，第13圖顯示之實施例的任何二個以上的接收器ιΐ6可 被視為-連結介面，在此情形為—接收連結介面。冗餘出 · 現偵測可被施用至這些連結介面以及第17圖顯示之實施例 的連結介面126與128之一。 20 回到第7圖之實施例再次作為例子，記憶體緩衝器可在 ’ 其向内傳輸連結56B上驅動三個位元通道至一預設的出現 - 賴測邏輯位準(例如為1)，以在如重置發生之出現债測事件 中對另-緩衝器發信號表示其出現。同樣在一出現偵測事 -. 件之際，在一通道上來自第一緩衝器位於向内之此第二記 ·. 31 a^46〇8i 二體緩衝為可在其向内接收連結56A上組配對應的三個位 · 凡通逼以偵測第一緩衝器之出現。在此例中，該第一記憶 、、戈衝為將被稱為外層代理人，而該第二記憶體緩衝器將 致稱為内層代理人。 5 * 用於組配一位元通道以偵測另一代理人出現之一技術 例子為使此位元通道之接收器嘗試在該位元通道置以一偏 及電流而迫使該位元通道為該出現偵測邏輯位準之反相。 另 二立 〜記憶體代理人在一出現偵測事件之際被耦合至該位元 通逼’此位元通道上之其傳輸器將迫使該位元通道為該出 修 1〇 現偵測邏輯位準。 若該内層代理人在三個位元通道的二個偵測到該出現 偵測邏輯位準，其知道該外層代理人已出現，且使其全部 或部分外層埠留為有源的（在此例中，該外層埠包括向外連 結54Β用之連結介面與向内連結56Α用之連結介面）。若該内 15層代理人在二個位元通道的至少二個偵測失敗，其可決定 該外層代理人未出現，且使其全部或部分外層埠留為失效 的。該内層代理人能向例如為一記憶體控制器之另一代理 鲁 人報告一外層代理人之出現或未出現而對一狀態檢查命令 反應。 20 依據此專利之發明性原理的冗餘出現偵測不限於上面 - 討論的特定實施例。例如，僅有二個位元通道可取代上面 — 例孑之二個位元通道地被用以出現偵測，在此情形中，内 層代理人僅須偵測單一位元通道上之出現偵測邏輯位準以 - 得到外層代理人出現之結論。類似地，冗餘出現偵測可被 · 32 1246081 應用於運用其他型式之記憶體架構的系統與元件，例如運 用RamLink之結環式配置的架構。 一些額外的依據此專利之發明性原理係有關於主機插 入與/或由一記憶體通道移除元件，此即在記憶體通道正在 5作業之時添加與/或移除元件。第24圖顯示依據此專利之發 明性原理的記憶體代理人134之一實施例。第24圖之實施= 可為一記憶體模組、記憶體緩衝器與記憶體控制器等。★亥 代理人包括一第一埠136與一第二埠138。若僅為說明之目 的該代理人被假設為如第6圖之實施例中的模組52之一的 10記憶體模組，該第一埠可被指定作為一内層埠，原因在於 其被配置以與位於較靠近記憶體控制器之記憶體通道的其 他代理人通訊。類似地，該第二埠可被指定作為一外層埠， 原因在於其被配置以與位於較遠離記憶體控制器之記憶體 通道的其他代理人通訊。這些指定僅為說明之目的，且該 15等說明性之原理不限於該記憶體代理人的這些細節，也不 限於第6圖顯示之特定記憶體通道。這些原理亦可應用如第 1圖顯示之RamLink架構的其他記憶體通道架構。 依據此專利之發明性原理之記憶體代理人的每一璋具 有一個以上的連結介面。在第24圖之實施例中，每一埠均 20具有一接收連結介面與一傳輸連結介面。該内層埠136具有 一接收連結介面140，其可為再驅動電路6〇之一部分的一個 以上的接收器。該外層埠分別具有接收與傳輸連結介面144 與146 ’其分別亦為再驅動電路62與60之一部分。連結介面 140與146可分別被耦合於向外連結54A與54B。及連結介面 33 1246081 142與144可分別被耦合於向内連結56A與56B。每一連結介 ♦ 面可具有一個以上的位元通道，且該等位元通道與介面可 · 被稱為使用此名詞的任何組合。例如，介面142中之位元通 道可被稱為向内傳輸或向内丁以立元通道。介面144中之位元 5通道可被稱為向内接收或向内Rx位元通道。 ， 第24圖之實施例僅為釋例性的，且記憶體代理人與埠 - 可以不同的方式被實施。此在第17圖顯示之記憶體控制器 實施例中被說明，其中一埠可包括不為再驅動電路之部分 的連結介面126與128。該等連結介面可包括只有一個或任 馨 10何數目之位元通道，且一璋可僅具有一接收連結介面或一 傳輸介面。 依據此專利之發明性原理之一記憶體代理人能偵測在 其蜂之一的另一記憶體代理人之出現，且其能依另一記憶 體代理人之出現或未出現而定地採取各種行動。例如，第 15 24圖之記憶體代理人在另外的記憶體代理人若未於該埠出 現日守使所有或部分的埠失效。其可向另一代理人報告一外 層代理人之出現或未出現，例如透過其内層埠向一記憶體 鲁 控制器報告。第24圖之記憶體代理人能實施一出現偵測作 業’其可包括在該外層埠向一潛在的外層代理人發信號表 2〇不出現偵測事件。其亦能實施快速的重置作業。 · 依據此專利之發明性原理之促進熱添加/移除將在記 - ^體系統實施例之文意被描述。該實施例將參照第24圖之 兄憶體代理人以第6圖之記憶體系統的文意被描述。在此實 -· 施例中’其將被假設第24圖之記憶體代理人被用以實施第6 .. 34 1246081 圖之一個以上的缓衝器，其再為具有記憶體裝置之模組的 ·· 一部分。然而所有這些細節僅用於解釋之目的，且該等發 · 明性的原理不限於這些細節。 在3亥糸統例中，3己fe體代理人月b執行快速重置作掌、 王重置作業、與/或各種询讯或出現债剩作業。在該系統例 中可能須最小數目之時鐘轉移以維持在每一位元通道上所 - 導出之時鐘被鎖定至該資料流。因而，記憶體控制器（或主 機）可藉由在預設的期間發送在向外模組之一個以上的位 元通道的〇與1之連續流來啟動重置作業。由於資料在路徑 春 10 上被每一緩衝器再驅動，所有的緩衝器接收該重置命令或 事件。在該系統例中，三個最小有效位元(LSB)通道可被用 以針對重置作業發信號。接收之代理人可藉由感應該等3個 LSB之任一個的osi資料流而偵測該重置事件。此可確保 故障位元通道之位元通道不會干擾重置作業，但甚至不 15需超過-個位元通道之發明㈣理不限於此種施作。 &在β系統例中’該主機可無限地發送在一第一重置狀 ^的保持通迢上所有代理人(在此例中為具有緩衝器之模 % 1)之0的連續流’例如在該主機被外部狀況保持於重置之 二…、m機可就_第一時間量（如二訊框期間）發送工之 貝料* ’然後回到為〇以對其他代理人發信號以執行快速重 ^ 置作業或者，然後該主機可就一第二時間量（如超過訊框 - 期間)發送1之資料流，然後叫為⑽對其他代理人發信號 、執行王重置作業。全重置可包括各種内部校估作業，如 連。上之阻抗媒配、在任一接收器或再驅動電路之電流源 k 35 1246081 校估與接收為偏置消除之類。在校估作業實施後，該主機 便可對緩衝器發信號以轉移為快速重置作業。 快速重置作業可在如校估作業的全重置之際繞過被實 施之某些作業。快速重置作業可由出現偵測作業開始。在 5出現偵測作業之際，通道上之每一緩衝器可在三個LSB產 生裔Rx位元通道若非被連接於外層代理人時於其上置以電 流以迫使其位元為〇。同樣在出現偵測作業之際，每一緩衝 器可驅動三個L S B產生器R X位元通道為工。然後每一緩衝器 可檢查其三個LSB向内RX，且若其在三個通道的二個偵蜊 10到1，其可使其外層埠留為有源的並因之更新一狀態暫存 器。若緩衝器未偵測到二個i，其可假設沒有外層代理人、 使其全部或部分外層埠失效、將其本身組配以在通道上之 最外面的代理人實施功能、與/或因之更新一狀態暫存器。 一主機可遵從類似的出現偵測作業以決定任一代理人是否 15在通道上。該等緩衝器可在回應於來自主機之狀態要求下 轉播該狀態資訊至狀態訊框中之主機。 在出現偵測作業後，在系統例中之緩衝器可在快速重 —際透過各種其他作業轉移，如時鐘訓練狀態以訓練緩 衝為上之區域時鐘而鎖定於資料流上、訊框訓練狀態以使 〇在通逼上被發运之訊框對齊、位元通道測試以檢查所有位 凡通逼之作業且在其若有此能力時將緩衝器置於失效接管 模式等。同樣地，-旦該主機知道有多少其他代理人被連 接至通道日守，其可調整訊框之大小、時機等以容納所有的 代理人。 36 1246081 5 紫例中、己憶體代理人亦(或替選地)能實施各種 射二貞财喊上新近錄加之代理人的出現。例 士母、、友衝以對其外層埠實施詢訊作業是否為其為最 g的緩衝器以決定新的代理人是否已被添加至該通道。 弟25圖，貞讀據此翻之發明性原理詢訊作業之 例。 、

在MS ’该代理人可使全部或部分外層4失效。若該代 理人為一緩衝器或模組，其可等候來自主機之命令以轉移 至在150之熱重置。若該代理人為一主機，其可使其全部或 10部分外層璋失效並等候來自系統環境之喚醒命令。在接收 ，亥奐酉生P 7之際’其可使其全部或部分外層埠失效變為有 可能的並轉移為重置狀態。 在150，該代理人可使其外層埠為有源的並驅動〇至三 個LSB向外Tx位元通道上而發送一重置至其外層埠之潛在 15的新代理人。然後該代理人轉移至在152之熱校估作業。

在152，該代理人可驅動1至三個LSB向外了以立元通道 以迫使潛在的新代理人通過全重置（包括校估作業），原因為 新近被偵測之代理人預先被假設需要校估。然後該代理人 可轉移至在154之熱偵測作業。 2〇 在154，該代理人可驅動〇至三個LSB向外Tx位元通道

並對三個L S B向内R X置以偏壓電流而迫使未被連接至外層 代理人者之位元為0。然後該代理人可檢查該等三個LSB向 内Rx位元通道，且若其偵測到至少二個1，其可在155決定 外層代理人出現並轉移至在156之熱代理人出現作業。否則 37 1246081 該代理人可在155決定外層代理人未出現並轉移回到在148 · 之睡眠作業。 · 在156 ’该代理人可更新一狀悲暫存器以表示其已偵測 到一外層代理人，然後例如在回應於一狀態要求下轉播此 · 5資訊至該主機，或採取一些其他行動以轉播此資訊至該主 機或其他代理人。該代理人亦可等候接收一通道重置。 該主機可透過周期性狀態要求或其他技術而變得注意 新近被债測之代理人及啟動快速重置以用在通道上且在通 道時機被容納的新代理人來再預置整個通道。 · 1〇 下列為依據此專利之發明性原理的熱添加/移除順序 的-些額外實施例。這些額外實施例亦參照第6圖顯示之記 憶體系統實施例以較大系統之文意被描述，如具有運用第6 圖之記憶體系統的使用者介面與系統韌體之伺服器。然 而，這些額外實施例所顯示的發明性原理不限於此處所描 15 述之特定細節。 依據此專利之發明性原理的熱添加順序可在使用者附 掛新代理人至記憶體通道上(例如在最外面的代理人之外 · 層埠上)時開始。使用者可通知該系統動體說一代理人已被 附掛。然後該㈣可致使電力被細至被附掛之代理人， 20並透過…奐醒命令通知主機說—代理人已被附掛。然後肖 . 主機可發送-詢訊命令至先前之最外面的代理人，其便彳 透過參照第25圖所描述之詢訊作業而循環。在詢訊作業 後，該先前之最外面的代理人可報告新代理人之出現。然 -· 後該主機可偵測新代理人之出現並發出—快速重置命令α ·- 38 1246081 導致新代理人進入作業及使整個通道重新計時。在新代理 人為作業性的後，該主機可岔斷系統韌體以報告該新代理 人為作業性的。或者該主機可等候系統韌體以查詢該主機 以決定是否該新代理人為作業性的。然後該系統韌體可組 5 配该主機以容納新代理人所呈現之硬體，如若該代理人為 記憶體模組或緩衝器所能呈現之新記憶體裝置。 依據此專利之發明性原理的熱移除順序在使用者通知 系統說記憶體通道上特定的代理人將被移除時開始。該系 統可由一系統地圖移除對應的主機位址範圍。若該系統使 10 用成鏡技術，該系統可再映象該主機位址範圍至代理人 鏡。若該主機位址範圍尚未被照鏡，該系統便由此複製或 移動資料至其他位置。然後該系統可詢訊至所有顯著的交 易完成為止。該系統便可致使該主機發送一命令至恰在要 被移除之代理人内側的代理人，此致使該代理人假設其為 通道上最外面的代理人，而致使其在後續的快速重置之際 使其外層埠失效並採取該最外面的代理人之功能（全重置 會廢棄此命令）。然後該系統起動一快速重置而為附加於該 被選擇的代理人之元件關閉該被選擇的代理人與任何通道 介面。該系統便可鬆開與該被選擇的代理人之連接電力並 2〇 通知使用者該代理人可被移除。 依據此專利之發明性原理的熱取代順序可在上述的熱 移除順序完成後開始。使用可添加新代理人取代被移除 者，然後通知系統韌體新代理人已被添加。運轉中之系统 便可為新近被取代的元件準備主機並供應電力至新元件。 39 1246081 然後系統韌體可致使該主機發送命令至先前最外面的代理 人以讓其知道其應不再假設其為最外面的代理人。此可致 使該先前最外面的代理人在回應於下一次重置下使其外層 埠賦能並等候一詢訊命令。韌體便可指示該主機發送一詢 5 訊命令至該先前最外面的代理人，其再實施如先前參照第 25圖被描述之詢訊作業。該先前最外面的代理人便可報告 新外層埠之出現。然後該主機可偵測新代理人之出現並發 出一新的重置命令以導致新代理人進入作業及使整個通道 重新計時。在新代理人為作業性的後，該主機可岔斷系統 10 韌體以報告該新代理人為作業性的。或者該主機可等候系 統韌體以查詢該主機以決定是否該新代理人為作業性的。 此處所描述之實施例可在配置與細節被修改而不致偏 離該等發明性的原理。因之，此類變化與修改被視為落在 下列申請專利範圍之領域内。 15 【圖式簡單說明】 第1圖顯示習知技藝之RamLink記憶體系統。 第2圖顯示習知技藝之RamLink介面電路。 第3圖顯示依據此專利之發明性原理的記憶體介面系 統之一實施例。 20 第4圖顯示依據此專利之發明性原理的記憶體模組之 一實施例。 第5圖顯示依據此專利之發明性原理的記憶體模組之 另一實施例與記憶體緩衝器之一實施例。 第6圖顯示依據此專利之發明性原理的記憶體系統、記 1246081 憶體模組與記憶體緩衝器之額外實施例。 第7圖顯示依據此專利之發明性原理的記憶體緩衝器 之另一實施例。 第8圖顯示依據此專利之發明性原理的再驅動電路之 5 一實施例。 第9圖顯示依據此專利之發明性原理的I/O胞元之一實 施例。 第10圖顯示依據此專利之發明性原理的I/O胞元之另 一實施例。 10 第11圖顯示依據此專利之發明性原理的I/O胞元之另 一實施例。 第12圖顯示依據此專利之發明性原理的VO胞元之另 一實施例。 第13圖顯示依據此專利之發明性原理的失效接管電路 15 之一實施例。 第14圖顯示依據此專利之發明性原理的在一正常模式 操作之一個以上的另一實施例。 第15圖顯示依據此專利之發明性原理的在一失效接管 模式操作之一個以上的另一實施例。 20 第16圖顯示依據此專利之發明性原理的具有位元通道 失效接管能力之記憶體緩衝器的一實施例。 第17圖顯示依據此專利之發明性原理的具有位元通道 失效接管能力之記憶體控制器的一實施例。 第18圖顯示依據此專利之發明性原理的用於施作排列 1246081 狀態型態之方法的實施例。 第19圖顯示依據此專利之發明性原理的排列型態產生 器之一實施例。 第20至23圖顯示依據此專利之發明性原理的狀態型態 5 之實施例。 第24圖顯示依據此專利之發明性原理的記憶體代理人 之一實施例。 第25圖顯示依據此專利之發明性原理的詢訊作業之實 施例。 10 【圖式之主要元件代表符號表】 10…記憶體控制器 58···記憶體裝置 12…記憶體模組 60…向外再驅動電路 14…從介面 62…向内再驅動電路 16…單向連結 64…記憶體緩衝器 18…控制介面 66···記憶體介面 20…記憶體裝置 68…記憶體匯流排 50…記憶體控制器 70…解除偏斜電路 52…記憶體模組 72…型態產生器 54…向外連結 74…多工器 54A…單方向連結 76…時鐘合成器 54B···單方向連結 78…時鐘緩衝器 56···向内連結 80…時鐘產生器 56A…單方向連結 82···鎖相迴路(PLL) 56B···單方向連結 84···相位時鐘 42 1246081 86···接收器 118…傳輸器 88…抽樣時鐘產生器 120…多工切換器 90···内插器 122···失效接管電路 92…接收器追蹤單元(RTU) 124…失效接管電路 94…緩衝器 126…單向連結介面 96…抽樣單元 128…單向連結介面 98…截止單元 130…失效接管電路 100…多工器 132…失效接管電路 102···串化器 134…記憶體代理人 104…傳輸閂 136…第一埠 106…傳輸器 138…第二埠 108···解除串化器 140…接收連結介面 110···失效接管電路 142…傳輸連結介面 112…再驅動電路 144…傳輸連結介面 114···Ι/0 胞元 146…傳輸連結介面 116…接收器

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Claims (1)

1246081 沁年&月々Eh夢(更)正本丨 拾、申請專利範圍··--一一一一一_I 第93115101號申請案申請專利範圍修正本 94 】· 一種記憶體緩衝器，包含： 一個再驅動電路，具有數條位元線路； 5 一記憶體介面；以及 耦合於該等數條位元線路與該記憶體介面間之一 失效接管電路。

2·如申請專利範圍第1項所述之記憶體緩衝器，其中該失 效接管電路與該再驅動電路分離。 3·如申請專利範圍第1項所述之記憶體緩衝器，進一步包 含耦合於該等數條位元線路與該失效接管電路間之_ 解除偏斜電路。 4·如申請專利範圍第1項所述之記憶體緩衝器，進一步包 15 含耦合於該失效接管電路與該記憶體介面間之一解除 偏斜電路。

5·如申凊專利範圍第1項所述之記憶體緩衝器，其中該失 效接管電路包含一交叉條交換器。 6·如申請專利範圍第1項所述之記憶體緩衝器，其中該失 效接管電路包含一多工器。 7·如申請專利範圍第1項所述之記憶體緩衝器，其中該記 憶體緩衝器能偵測一故障的位元線路。 8·如申請專利範圍第1項所述之記憶體緩衝器，其中該記 憶體緩衝器能在回應於一命令下照映出一故障的位元 線路。 44 1246081 9· 一種記憶體模組，包含： 一個再驅動電路，具有數條位元線路； 一記憶體裝置；以及 _禺合於該等數條位元線路與該記憶體介面間之一 5 失效接管電路。 10·如申請專利範圍第9項所述之記憶體模組，其中該記憶 體模組能偵測一故障的位元線路。 11·如申請專利範圍第9項所述之記憶體模組，其中該記憶 體模組能在回應於一命令下照映出一故障的位元線路。 10 12· 一種記憶體控制器，包含： 一單方向性的連結介面，具有數條位元線路；以及 轉合於該等數條位元線路之一失效接管電路。 13·如申請專利範圍第12項所述之記憶體控制器，其中該記 憶體控制器能偵測一故障的位元線路。 15 Μ·如申請專利範圍第12項所述之記憶體控制器，其中該記 憶體控制器能發出一命令，其引導一代理器照映出該等 數條位元線路之故障的一條位元線路。 !5· —種記憶體系統，包含： 一第一代理器； 2〇 一第二代理器；以及 卓方向丨生的連結介面，其具有數條被耗合於該等 第一與第二代理器間之位元線路； 其中該第一代理器能在該等數條位元線路上再引 導一個以上的信號。 45 1246081 16·如申凊專利範圍第15項所述之記憶體系統，其中該第二 代理态能在該等數條位元線路上再引導一個以上的信 號。 Π·如申請專利範圍第15項所述之記憶體系統，其中該第一 代理器包含一失效接管電路。 18·如申請專利範圍第15項所述之記憶體系統，其中該第一 代理為能谓測一故障的位元線路。

19·如申請專利範圍第15項所述之記憶體系統，其中該第一 1〇 代理器能在喊於—命令下照映出-故障的位元線路。 1〇 2〇· 一種用則喿作記憶體代理器之方法，包含下列步驟： 在數條位元線路上再引導信號； 在該等數條位元線路與一記憶體介面間耦合信 號；以及 在該等數條位元線路與該記憶體介面間再 15 個以上的信號。

21·如申請專利範圍第20項所述之方法，進一步包含偵測一 故障的位元線路。 、、 过如申請專利範圍第20項所述之方法，其中再引導_個以 上的信號之步驟包含在回應於一命令下照映出— 0 的位元線路。 23.-種用於與記憶體控制器通訊之方法，包含下列步驟： 在具有數條位元線路之—第一單方向性的連結上 傳輸來自一記憶體控制器之信號； 在具有數條位元線路之—第二單方向性的連結上 46 1246081 於該記憶體控制器接收信號；以及 在该等單方向性的連結之 弓i導一個以上的信號。 的數條位元線路上再 10 15 20 申料利翻第23韻叙枝，進—步包含在該考 早方向性的連結二者之數條位元線路上再引導_個以 上的信號。 25·1°Ι請專利範圍第23項所述之方法，進-步包含谓測- 故障的位元線路。26^請專利範㈣23項所述之方H步包含發出一 27 y，其引導—代理11照映出—故障的位元線路。 .驟種用於在記代理㈣通訊之方法，包含下列步 —在具有數條位元線路之-單方向性的連結之由-弟-記憶體代理器傳輸信號至—第二記憶體代理器；以及 28 數純元線路上再料—㈣上的信號。 利範圍第27項所述之方法，進—步包含偵測一 故ρ早的位元線路。 29.=利範圍第27項所述之方法，其中再引導-個以 的位元線路。如應於—命令下照映出一故障30·Ι^Γ範圍第27項所述之方法，其中再引導一個以 31士由紅步驟包含照映出-故障的位元線路。 ·::=利範_所述之方法，其中照映出一故障 、4之步驟包含在該第-記憶體代理器與該第

47 1246081 二記憶體代理器二者為該故障的位元線路有意地再引 導一信號。

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