TWI230504B - Apparatus and method for power efficient line driver - Google Patents

Description

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發明範圍 本發明範圍係關於一電路，特別關於一供功率功效線性 驅動器之裝置及方法。 背景 圖1 a顯示一驅動器1 03用以負責在通信線丨〇5上驅動資訊 至接收機104。通信線105(以可稱為線1〇5以求簡便）為一 ‘電條，其傳輸驅動器1 03發出之資訊至接收機丨〇4。視實 施而定，通信線105可對應於在一對半導體晶片間之接線（ 即龟路1 〇 1對應第一半晶片，及電路1 0 2對應第二半導體晶 片）’或在相同半導體晶片之不同區（電路101對應第一區， 電路102對應第二區，該區101及102為在同一半導體晶片 上）。 ^半導體製造技術日新月異時，半導體晶片之操作速度 亦繼續增加，因此，與驅動器1〇3傳輸信號至接收機1〇4相 關之頻率問題，當電路101，電路1〇2及線路1〇5以複雜之 半導體製造技術實施時繼續增加。當信號傳輸頻率增加時 複雜性亦日增。 特別在信號頻率增加時，其可能性愈增，由驅動器1 〇3 驅動至線105之信號波形之不完美可能性（由波形之前後，， 反射’·於接收機1 04與驅動器1 03之間引起）將干擾資料在接 收機1 04之可靠接收。一範例理想信號波形1 1 2(即無不完 美），其顯示子邏輯低渡越至邏輯高在時間Τ1與Τ2之間， 如圖1 b所示。 設計電路1 0 1，電路1 02及線路1 0 5之設計挑戰為降低上 -4- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐） 1230504 A7

迷之可能 、 人 < 冰 i U5 〇終結負載1 0 6之設計具有盘峻〗〇 $夕U· rr π ”、银i U5之特性阻抗相近之電阻 R。當R接近線105之特性阻抗時，接收機1〇4與驅動号⑻ 間之反射強度可降低，同時，與信號波形112之較少°干 對應。 & 與傳統電阻性終結負載技術相關之問題（如上述）為所引 起之功率消耗。特別在電流通過電阻器時，功率根據 P = I2R = VVR關係而由電阻器消耗（其中！為通過電阻器之電 流，R為電阻器之電阻，V為跨電阻器之電壓）。 參考圖lb範例波形1 12，功率由負載電阻器1〇6根據以下 公式消耗：l)(Voh-Vtem)2/R，即當一邏輯高（具有電壓v〇h) 由驅動器103驅動至線1〇5時消耗；2)根據公式（Vterm-Vol)2/R ’即當邏輯低（具有電壓ν〇1)被驅動器1〇3驅動至線 1 〇 5時消耗。當應用於具有大量高速度信號時，每一高速 線之額外終端電阻將大幅增加功率消耗，導致低可靠度及/ 或電池壽命降低（以手持應用而言）。 圖式之簡略說明 本發明以舉例而非限制說明以下伴隨圖式，其中： 圖1 a顯示一電阻性終端負載技術。 圖1 b顯示可被驅動至圖1 a之通信線上之範例波形。 圖2 a顯示一第一功率節省波形。 圖2 b顯示第二功率節省波形。 圖2 c顯示第三功率節省波形。 圖3顯示產生功率節省波形之方法。 -5- 本纸張尺度適用中國國家標準(CNS) A4規格(2i〇X297公爱） 1230504 A7 B7

圖4 a顯示可由圖4b驅動器產生之第四個功率節省波形。 圖4 b顯示可實施圖3方法之驅動器之一實施例。 圖5顯示與圖4a及4b相符之方法 圖6顯示供DDR介面之多時脈週期脈衝。 詳細說明 回憶背景中之討論，電阻性終端負載所消耗之功率為一 值得注意之問題，因為高功率消耗可造成可靠性及電池壽 命問題（此等應用係由電池操作）。自圖丨a及丨b之實施例5 之討論，功率由終結負載106根據以下公式消耗 Vterm)2/R，即當一邏輯高由驅動器1〇3驅動至線1〇5時；及 2)根據公式（Vterm-V()1)2/R，即當邏輯低被驅動器ι〇3驅動 至線105時消耗。 注意，由於以上表示之關係，當波形丨丨2之電壓跨越增 加（即Voh-Vol增加），終結負載1〇6消耗之功率增。此點甚 合理，因為當終端負載接收高電壓信號時將預期消耗大量 功率。具有大電壓渡越之波形係由簡單設計之驅動器所致。 通常，半導體晶片中存在之最大電壓差係正供應電壓與 (即半導體技術之+3.3 V ’ 2.5V或1 ·8 V)與地參考電壓（典型 為0 · 0 V)或負供應電壓間之差。簡單設計之驅動器之適當例 子為一驅動器之設計為發展僅有一對位準之波形，該位準 位於此二極端（邏輯高位準Voh之正供應電邏輯低之負供應 電壓VQl)。 此一範例π簡單’’驅動器可看作設計用以將至正供應電壓 之線1 0 5 ’’短路’’以供邏輯高位準之用，及設計將至地參考 -6 - 本紙張尺度適用中® g家;(CNS) Α4規格(21GX297公着) "~ ----- 1230504 A7

=壓miG5"短路”以供低邏輯之用。因此，終端負載⑽ sVoh等於供應電壓，（v〇h_Vterm)2/R為最大時，及當V。!等 於地參考電壓時及(vterm_vol)2/R為最大時消耗最大功率。 無論如何’習知技㈣單設計之驅動器（或與上述驅動器操 作不同之其他簡單驅動器）’此一最大功率消耗在所有時： 消耗，不論邏輯資訊在線105上被傳輸之任何時間。 一較複之驅動器將產生一更複雜之波形其目的降低功率 消耗及資訊之可靠傳輸。此種波形舉例如圖2a，2b，。示 。圖2a顯示第-波形212a，其自Tla與T2a時間之間自邏輯 低ν01渡越至邏輯高VQh。在―實施例中，^對應正供應電 壓，應地參考電壓。此時，最大電壓差發生於波形自 邏輯高渡越至邏輯低之時。 與遨輯渡越有關之自▽。1至乂。11之電壓擺動，係由使用足 夠大之電流以克服信號線10|之電容性負載所導致（亦可能 由接收機104之輸入）。為保持高操作速度，以足夠大之電 流實施信號線1 0 5上邏輯資訊值之改變。 信號線105上之邏輯值可以較小電流保持，較迅速改變 信號線105上之邏輯值所需之電流量為小·，根據一產生圖2 之波形2 1 2a之較複雜驅動器之設計，在稍後時間之渡越文 成（時間T3a)後，使用較少電流保持邏輯高電壓位準。因 而k號線105上之電壓自最大voh位降至較低邏輯高v。^(已 到達時間T4a，如圖2a所示）。圖U之驅動器1〇3為一能產 生圖2a波形2 12a之複雜驅動器，邏輯高電壓位準自v〇h將至 ▽。卜有一效應，即能保持邏輯高位準，及降低終端負載ι〇6

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之功率消耗。 即，可保持邏輯高位準，因為即使波形電壓212&已降低 牛低之Vohe位準仍然保持在高邏輯位準可由接收機1 訪、 出之位準以上（即Vterm)。終端負載1()6之功率消耗已降低 ，（與圖lb之習知技藝方法比較），因為當（v__vte_)小 於（V0h-vterm)時，（v〇he-Vterm)2/R 將較（uterm)2/R 為 小〇 圖2a之波形212a可看作與圖lb之載負同一資訊之波形 1 12相同。但因發生在時間T3a&T4a間之電壓降，圖2a之 波形212a與圖lb之波形1 12相較，在終端負載1〇6將消耗較 少之功率。 在一貫施例中，如以上所提，為發展如圖2 a所示之較複 雜波形2 1 2 a ’驅動機1 〇 3設計用以調變其輸出電流I 〇。例如 ，時間T2a與T3a之間，驅動器經終端負載1〇6，’推出，，一輸 出電流Io = (Voh-Vterm)/R ;自時間T4a及以後，驅動器103 經終端負載106推出一降低之電-流1〇 = (乂(^^_111)/11。 因此，驅動器1 03可看作其設計係用以驅動一對輸出電 流，同時提供一穩定邏輯高電壓於線10 5 :第一較大電流 (Voh-Vterm)/R(時間T2a及T3a間）及一第二較小電流（Vohe-Vterm)/R(時間T4a之後）。其他電流可能在渡越期間存在， 該期間在時間Tla及T2a與T3a及T4a之間。 注意，關於圖2 a，在時間T1 a時，邏輯值開始由邏輯低 改變為邏輯高。與線1 05有關之分路電容（或串聯電感）（或 接收機104及/或驅動器103)有效”抵抗π線105上之突然電 -8- 本紙張尺度適用中國國家標準(CNS) Α4規格(210 X 297公釐） 1230504 A7 _____B7 五、發明説明（6 ) 壓改變。線105中緩慢電壓改變對應緩慢線信號，被認為 不甚理想。 但’驅動為1 0 3供應之輸出電流！ 〇越高，線1 〇 5上之電壓 迅速改變越容易。在某一意識上，較強電流可克服分流電 容（或串聯電感）之有害效應。為產生一波形如圖2 a顯示之 波形2 1 2 a，咼’’驅動器輸出電流I 〇用來實施邏輯值之改變 (俾線105上之邏輯值可迅速改變）。 例如，驅動器103可設計為提供一輸出電流I〇 = (v^_ Vterm)/R或較高電流於時間TU及T2a間之時間存在之第一 渡越期間，以便迅速增加圖2 a中觀察之線電壓。當波形穩 定時（即在接近時間T2a時，第一渡越期間之終了），驅動 裔之輸出電流接近（或保持）一電流值lo^Vwvterm)/R。 一 ’’高’’驅動器輸出電流I〇 = (Voh-Vterm)/R於是可以維持 一延長之時間（直到時間T3a如圖2a所示）。於是，驅動器 1 0 3降低其輸出電流’造成自時間τ 3 a至T 4 a之第二渡越期 間。當波形穩定時（即在時間T 4 a之第二渡越期間之終了已 到達）’驅動器輸出電流接近（或保持）一值I 〇 = (v Vterm)/R。 因此，驅動器103之設計可視為使用：1)”高”輸出電流於 第一時間週期（自時間T1 a至時間T3a) ; 2)”低，，輸出電流於 第一時間過後（即時間T3a之後）以便保持線之邏輯位準於 降低功率於已改變之後。 利用一較高電流以實施邏輯值改變可使邏輯致迅速改變 (其對應高速信號），而使用較低電流保持邏輯位準以對靡 -9 - ^紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公^ --—--一 — 1230504 A7 B7 發明説明 終結負載1 06之敬低之功率消耗。因此功率可節念 即喝而未降 低性能。 圖2 a之範例波形顯示自低邏輯值至高邏輯值 ^ 〜峰輯值改 變。圖2b顯示波形212b之對應實施例，其自邏龉a y你 、科兩位準 V〇h渡越至邏輯低位準V於時間Tib至丁2b。i圄9 〃固z a之波形 2 12a相似’在渡越完成後（時間T3b)，邏輯低電壓位準自 V0l位準上升至較高邏輯低位準v〇le(時間T4b時到達，如图 2 a所示）。 邏輯低電壓位準自VQl增加至乂^有一效應，即可保持邏 輯低為準，又可降低終結負載1〇6之功率消耗。邏輯低位 準之能保持係因為即使波形212b上升，較高位準v…仍保 持低，但仍能被接收機1〇4所認出（即Vterm)。終結負載^⑽ 之功率消耗可降低（與圖丨b之習知技藝方法比較），因為當 (Vterm-V〇le)較（Vterm_v〇i：^ 小時，（v⑽心^2/汉將較 (Vterm-V。丨）2/R為小。 為產生一與圖2b波形212b之波形（或相似），，，高”驅動器 輸出電流Ιο用以實施邏輯值之改變（俾線1〇5之邏輯值可迅 速改變）。例如，驅動器103可設計為，，推出"一輸出電流 I〇 = (Vterm-Vol)/R或較高（在流入驅動器i 〇3之方向）於時間 Tib至T2b間之第-渡越期間，以便產生圖2b上觀察之迅速 之線電壓降低。 當波形穩定時（時間T2b第一渡越終了已到達），驅動器 ^輸出電流接近（或保持）I〇 = (Vterm_v〇l)/R。一，，高，，驅動 器輸出電流Io = (Vterm-V〇1)/R可保持一延長之時間（即直到 -10- 本紙張尺度適用中關家標準(CNS) A4規格(加χ 297公爱)------- 1230504 五、發明説明（8 : 時間T 3 b如圖2 b所示）。於a庄广名 、 於疋驅動器1 〇3降低其輸出電流， 造成自T3b至T4b之第-、、库办如 弟一 /度越期間。當波形穩定時（即T4b時 弟二渡越期間之終了至I丨；查\ ' 〗<、、f至丨達），驅動器之輸出電流接近（或保 持）值 IolVterm-VdeVR。 注意，控制利用"高”輸出電流之時間期間之方式（即圖 2a中時間Tia至時間T3a間之時間量，或圖2b之時間『η至 時間Τ3b間之時間量）可能每# σ 〜 丁丨』里j κ施例與另一實施例有不同變化 。在不同實施例中’驅動器1G3可數計為以類比方式控制 此時間期間（即在RC時間常數（或多個）過後其他形式之傳 播延遲，觸發’’切換”自高輪出電流至低輸出電流）。 在另一實施例中，驅動器1〇3可設計為以數位方式控制 時間期間（在脈衝週期之邊緣觸發”切換，，自高輸出電流至 低輸出電流）。以數位方式控制時間期間之驅動器之一例如 以下詳述。不論使或用類比或數位方法，，，高，，電流時間期 間長度應足夠以保證邏輯值在特別應用中迅速改變。 圖2 c顯示三邏輯改變之順序（以丨〇丨，’位元圖案型式）， 其中"南’’電流週期設計為較一資訊位元之期間為小。因此 ，母一資訊位元以一 ’’高”驅動器電流及一”低”驅動器電流 形成。例如，第一位元（” 1 ”）係以：1) 一”高”電流週期其自 時間Tic延伸至時間T3c ;及2) —，，低，，電流期間其自時間 T3c延伸至T5c。注意，接收機1〇4在波形1 12c上升高於

Vterm(發生在時間Tic之後）及直到波形1 12c降低於Vterm( 發生在T5c之後）能認出第一位元。 第二位元（π 0 ")之形成以：1 ) 一”高’’電流時間週期自T5c -11 - 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐） 1230504 A7 B7 五、發明説明（9 ) 延伸至T7c ;及2) — ”低，，電流時間週期自T7c延伸至T9c。 第三位元（，，1 ”）開始以時間T9c開始之，，高”電流時間週期形 成。注意，接收機104在波形112c降低低於Vterm(發生在 T5c之後）及直到波形1 1 2c上升高於Vterm(發生於時間T9c 之後）將認出第二位元。 圖3顯示一方法用以產生圖2c之波形112c。根據圖3之 方法’一邏輯位準以低電流驅動3〇1線以保持。此位準可 自對應之高電流區自時間T3c延伸至丁5 c(圖2 c之第一位元） ’或低電流T7c至T9c(圖2c之第二位元）觀察到。 如邏輯值需要改變302，可用高電流驅動3〇3線以改變邏 輯值。此可由對應高電流區自T5c延伸至T7c(圖2 c之第一 位元）觀察到，或自T9c延伸至Tllc之高電流區（圖2c之第 二位元）觀察到。接著，以低電流驅動3〇1線，邏輯值再度 被保持。此可自對應之低電流區自T7c延伸至T9c(圖2(：之 第一位元），或自低電流區自丁llc延伸至T12c(圖2c之第三 位元）觀察到。 注意，如邏輯值不需改變302，在3〇1，以低電流驅動線 邏輯值仍然保持。雖然此特性未出現於圖2c之波形n2c， 但可想像到。例如，#第二位元為對應一，，”(俾表示一，， 111位7〇圖#)，自邏輯高渡越至邏輯低在實間T5c不會發 生。反之，波形將繼續，沿時間自T5c至丁12(:之1^位準未 改變。因此，在相同位元重複之情形下，重複之位元值表 示為低功信號。 圖4a與4b與另一實施例有關。圖4a顯示:1)將在線上被 ，_一__-12- 本紙張尺度適用巾國國家標準(CNS) A4規格(21Gxi^il-------- 1230504 A7 __B7 五、發明説明（1〇 ) 驅動之資料（"data in”其對應一 ” 1 i丨，，圖案）；2) 一時脈信號 波形410乘以1101圖案之傳輸；及3)波形412在線上由驅動 器（"Data Out")驅動。參考圖4a之驅動器輸出波形412(Data

Out)，注意，高電流週期與位元寬度共存。 第一位元在其寬度期間均保持其電壓位準voh。在第一 位元終了時（自時脈信號4 10之第二升起邊緣觀察），第二位 元以低電流驅動以保持邏輯” 1 ”值（波形4丨2降低為一低電 壓位準vohe)。第二位元終了時，（自時脈信號41〇之第三升 起邊緣觀察），第三位元改變為一，，〇 ”值，因此以高電流驅 動（俾波形412降低至電壓位準VQl)。 再使用一高電流供一完全位元寬度，第三位元之全寬度 均保持電壓位準V〇1。第三位元終了時（自時脈信號41〇之第 四升起邊緣觀察），第四位元改變為邏輯” 〇，，值，因此以高 電流驅動（俾波形412升高至電壓位準VQh)。再度以一高電 μ於元王位元寬度，第四位元在其全寬度均保持電壓位 準 Voh。 上述之順序對應圖5說明之方法。根據圖5，如邏輯值需 要改變’ 502，邏輯值可由高電流驅動該.線，5〇3以改變。 南電流繼續驅動該線直到次一可能性發生以改變線上之邏 輯值（即一時脈邊緣）。如邏輯值不需改變，5〇3，邏輯值以 低電/爪驅動，5 0 1，加以保持；或如邏輯值需要改變， 5 0 3，以一咼電流驅動線，5 〇 3，即可改變。 圖4b顯示驅動器電路之實施例，其可設計為符合圖4&及 5之方法。圖4b之驅動器電路包括並聯之子驅動器電路4〇1丨 -13- 本紙張尺度適财S國家標準(CNS) A4規格(21GX 297公爱) ----- 1230504 A7

至4 〇 1 n。並聯之子驅動哭、 α 動。°电路4()1|至4Gln可使線上被驅動 之輸出電流，405，（可自驄翻哭命“ 1動σσ與接收機間對應之信號線 1〇5觀察）可迅速增減。 士大輸出電机希望在405時輸出時，較少之子驅動器被 禁止’如希望小輸出電流則更多子驅動器被禁纟。例如， 如希望一大輸出電流，俾輪屮 件r刖出ΐ壓v〇h可在4〇5時形成（如在 時間週期以11 〇 1圖案形成第一個 y驭弟個1如圖4 a所觀察者），則 X個子驅動器40 1〗至4〇 1 “皮禁止。 、之後’ 希望一較小輸出電流俾輸出電壓、在輸出形 成，405(如在時間週期第二個”厂^⑻圖案形成，如圖 4a所觀察）’較大之γ(γ>χ)個子驅動器電路她至4队被禁 止。某些子驅動器電路被禁止以便形成輸出電壓,順序 均被禁止，故無輸出電壓乂_可形成。 如圖4b之實施例，與子驅動器電路有關之每一驅動電晶 體有其自己之禁止信號。參考子驅動器電路4〇丨1，作為討 論之基礎，PMOS驅動電晶體450在NAND閘414之輸出對應 邏輯時被禁止（因為NAND閘452之輸出將保持為固定在 邏輯” 1 ’’以使PMOS驅動電晶體450”關閉”）；NM〇S驅動電 晶體4 1 1在Ν Ο R閘4 1 5之輸出對應邏輯” 1 ”時被禁止，（因為 NOR閘4 13將保持固定為邏輯"〇”，以使NM〇S驅動電晶體 4 1 1為π關閉”）。 因此子驅動器電路可全部被禁止（俾其作為自節點4〇5之 高阻抗電路元件），如PMOS驅動電晶體及nM0S驅動電晶 體均被關閉則其可為高阻抗元件。如其輸入信號線42〇1為 -14- 本紙張尺度適用中國國家標準(CNS) A4規格(210X297公釐) 1230504 A7 _______B7 五、發明説明（12 ) 邏輯π 1 ’’，則N AND閘414之輸出可固定為邏輯”〇，，，及如 輸入信號線42 1 i為邏輯” 〇 ”，則n、〇r閘415之輸出可固定為 1 "，子驅動電路4 〇 1〗可在信號線4 2 〇 ι加一”丨μ，及在信號 線42 1 1加一 ’’ 0 ’’而被禁止。其餘之子驅動器電路4〇丨2至4〇 “ 可同樣被禁止。 如一驅動器電路未禁止（即子驅動器電路4〇丨i加一，，〇，，於 信號線42(^及一 ’’ 1 ”加於信號線42丨〗），其行為如一反相驅 動1§。因為反相資料輸入4 3 0，一 ” ”加在反相資料輸入 430將產生一 ” 1 ”於資料輸出405，一，，i ”加至反相輸入43〇 將產生一於資料輸出405。 PMOS及NMOS共同啟動/禁止電路416及417可提供一適當 之啟動/禁止彳s號供子驅動器電路4〇h至4〇in。即，pjyjos啟 動/禁止電路416可提供另一啟動/禁止信號供每一在4〇丨1至 401n内之PMOS電晶體；NMOS啟動/禁止電路417可提供一 另外啟動/禁止信號供每一 401ι至401n内之NMOS電晶體。 因此，PMOS啟動/禁止電路416可提供一 PM〇S啟動/禁止 匯k排420 ’及NMOS禁止/啟動電路417可提供一 NMOS禁 止/啟動匯流排421。 子驅動器電路在任何時間被禁止之數目與禁止/啟動匯 流排42 0及42 1上提供之字數有關。此等字在圖4實施例中 可認為” 一熱”編碼之形式，在禁止/啟動PM〇s匯流排42〇 中之每一邏輯”1”字對應一禁止之子驅動器電路，而NM〇s 禁止/啟動匯流排42 1中之每一邏輯，，〇，，字對應一禁止之子 驅動器電路。注意圖4中實施例，為使在同一子驅動器電 -15- 本紙張尺度適用中國國家標準(CNS) A4規格(210X 297公釐) 1230504

路中之二PMOS及NMOS電晶體均關閉，此等字應彼此邏輯 相反（因禁止NMOS匯流排420信號為一 ”丨”，及禁止PM〇s 匯流排4 2 1信號為” 〇 ")。 因為字之值之改變出現在匯流排420，421上對應一被禁 止之驅動為數目之改變，輸出電流如改變禁止/啟動電路 416，420所提供之輸出字值，可使其改變（即當提供多個子 驅動。σ電路之大輸出電流改變為較少啟動之驅動器電路而 降低至小輸出電流）。利用PMOS禁止/啟動電路4 1 6為討論 之基礎，在一實施例中，多工器41 8構型為可接收一自寄 存4 1 9之咼電/爪輸出字（即一字其可啟動足夠數目之子 驅動1§以構成一 乂“輸出電壓）及自PM〇s禁止/啟動電路 43 1接收一”低電流”輸出字（即一字其可啟動足夠數目之子 驅動器以構成\^〇1^輸出電壓）。 參考圖4a及4b為例，當圖4]3之丨1〇1圖案之第一個，，丨，，期 間，寄存器419之輸出由多工器418選擇；在圖仆之丨丨⑸之 第二個”1’’期間，電路輸入43 1由多·工器41 8選擇。多工器 可經選擇線432以使其觸發其選擇。即選擇線432之第一狀 態對高電流輸出，選擇線432之第二狀態對應低電流輸出 。遥擇線43 2之時序可由用以計時驅動至輸出之資料之同 一日守脈h號予以控制，俾電流輸出之改變可與資料之改變 同時觸發。 圖4a及4b之方法可用以降低各介面結構之功率消耗，如 (僅提出許多結構之一種）雙資料速率同步動態隨機存取記 憶體（DDR-SDRAM)記憶體介面。目前，ddr使用SSTL-2 -16- 本紙張尺度適用中國國家標準(CNS) A4i^^x 297公爱) 1230504 A7 ~^ ---— _ B7 五、發明説明（14 ) 、、、；端，其與上述之線終端對應。此外，位址線及控制信號 線僅在項取或寫入之脈衝串之進行消耗多個時脈週期時才 改變。 例如，圖6顯不一 DDR記憶體介面脈衝串長度為四之單 一讀取之實施例。此例中，驅動器信號對應一記憶體接收 之位址或控制線。為簡化計，位址線及控制線信號集總繪 在一起（如一般作法）以”位址/控制"6〇1表之。注意，波形 6 〇 1為主動（即已啟動）供七個時脈週期，其自時脈週期1 延伸至時脈週期7，在時脈週期〇及時脈週期8至丨〇為"非主 動π (即被禁止）。 如圖6所示，七個時脈週期波形6〇1為主動，邏輯改變僅 在枯脈週期1及間可能。即，介面之位址線及控制線僅能 在第一及第二週期間改變其邏輯值。因此，如使用圖5之 驅動方法，高電流僅能在時脈週期2觀察到。時脈週期1及 日寸脈週期3至7將以低電流實施位址線及控制線，因此可大 幅降低介面之功率消耗（與習知技藝使用高電流跨時脈週期 1-7比較）。在一相關之實施例中， 指出Vterm，Voh，Vohe，V〇i及Vole電壓位準（及高及低電 流及終端電阻）在實施例與另一實施例各不相同甚為重要， 因精於此技藝人士當可決定其特別應用之適當值。特別是 ，僅一可能不同方法，V<)h及Vq1電壓位準可與功率與地電 壓供應幹線不同（即為小於正供應電壓之電壓位準，v 為大於地供應電壓之電壓位準）。 注意，本發明實施例不僅可在半導體晶片上實施，亦可

1230504 A7 -- -B7 五、發明説明(~" ' "~^^ - 广於機器可讀取之媒體。例如，上述之設計可儲存於或 嵌入與設計半導體裝置使用之工具相關之機器可讀取媒體 。例子包括在VHSIC硬體說明語言（VHDL)語言’ ％⑴〇 »。。或SPICE語言中之網表格式。某些網表舉例包括·行為 位準網表，寄存器轉移位準（RTL)網表，閘位準網表2電 晶體位準網表。機器可讀取媒體亦括具有布局資訊：GDS_ γ檔之媒體。此外，供半導體晶片設計之網表檔或其他機 器可讀取媒體，可用於一模擬環境中以實施上述原理之方 法。 因此，應瞭解本發明之實施例可用以或支援在一種處理 核心上執行之軟體程式（如電腦之CPU)，或其他實施在機 為可讀取之媒體。一機器可讀取媒體包括任何儲存或傳輸 以機為可讀取型式資訊之機構（電腦）。例如，一機器可讀 取媒體包括僅讀記憶體（ROM);隨機存取記憶體（RAM); 磁碟儲存媒體；光儲存媒體；快速記憶體裝置；電光，聲 曰或其他形式之傳播信號（即載波，紅外信號，數位信號； )等。 以上說明書中，本發明以特殊範例實施例予以說明。但 甚為明顯’不同修改與改變係屬可行而不致有悖本發明申 1專利範圍之廣泛精神與範疇。本說明書及圖式僅為說明 性非限制意義。

Claims (1)

1. $飞91121863號專利申請案 中文申請專利範圍替換本(93年9月）

   1. 一種以功率效率方式驅動一線之方法，包含： a)啟動一群組之驅動器以經由一線及一終端電阻驅動第一 電流，俾該線上之邏輯值自第一邏輯變化至第二邏輯值；及 b)經該線及終端電阻啟動較少之該等驅動器驅動一第二電 流以保持該線上之第二邏輯值。 2. 如申請專利範圍第1項之方法，其中該第一及第二電流之方向 係自該線進入該終端電阻。 3. 如申請專利範圍第2項之方法，該第二邏輯值為邏輯高。 4. 如申請專利範圍第2項之方法，其中該第一電流產生一第一電 壓於該線上，其大於由該第二電流在該線上產生之第二電 壓。 5. 如申請專利範圍第1項之方法，該第一及第二電流流動方向自 該終端電阻至該線。 6. 如申請專利範圍第5項之方法，該第二邏輯值為邏輯低。 7. 如申請專利範圍第5項之方法，該第一電流產生第一電壓於線 上，其小於在由第二電流在線上產生之弟'一電壓'為低。 8. 如申請專利範圍第1項之方法，其中該第一電流之保持較該線 上傳播之位元寬度為少。 9. 如申請專利範圍第1項之方法，其中該第一電流保持該線上傳 播之位元之寬度。 10. 如申請專利範圍第1項之方法，其中該啟動一第一群組之驅動 器進一步包含施加一第一多工器選擇線狀態至一多工器，俾 第一字提供於該多工器之一輸出，該第一字包括複數個啟動 位元，每一該驅動器群組内之驅動器接收該等啟動位元之不 同的一個，及該啟動較少之該等驅動器進一步包含施加一第 80708-930923.doc 二多工器選擇線狀態至該多工器，俾一第二字提供於該多工 器之輸出，該第二字提供較少之該等啟動位元。 11. 一種以功率效率方式驅動一線之方法，包含·· a) 經一線及一終端電阻驅動一第一電流，俾該線上之邏輯 值自第一邏輯值改變為第二邏輯值，該第一電流保持在該線 上傳播之一第一位元之寬度；及 b) 經一線及終端電阻以驅動第二電流，以保持該線上之第 二邏輯值，該第二電流小於第一電流，該第二電流維持在線 上傳播之第二位元之寬度。 12. 如申請專利範圍第11項之方法，其中該第一及第二電流流動 方向自該線至該終端電阻。 13. 如申請專利範圍第12項之方法，其中該第二邏輯值為一邏輯 高。 14. 如申請專利範圍第12項之方法，其中該第一電流在線上產生 第一電壓，其大於由該第二電流在線上產生之一第二電壓。 15. 如申請專利範圍第11項之方法，其中該第一及第二電流流動 方向係自該終端電阻進入該線。 16. 如申請專利範圍第15項之方法，其中該第二邏輯值為一邏輯 低。 17. 如申請專利範圍第15項之方法，其中該第一電流在線上產生 第一電壓，其小於由第二電流在該線上產生之第二電壓。 18. 如申請專利範圍第11項之方法，其中該第一位元寬度與一時 脈週期共存。 19. 如申請專利範圍第11項之方法，其中該驅動第一電流進一步 包含施加第一多工器選擇線狀態至一多工器，俾第一字提供 80708-930923.doc -2- i'fe-.:: r? 在該多工器之一輸出，該第一字啟動第一數目之子驅動器， 該驅動第二電流進一步包含施加一第二多工器選擇線狀態至 該多工器，俾一第二字提供於該多工器之輸出，該第二字啟 動第二數目之子驅動器，該第一數目較第二數目為大。 20. —種以功率效率方式驅動一線之裝置，包含： 一驅動器，其啟動一第一數目之子驅動器經一線及終端電 阻驅動第一電流，俾該線上之邏輯值自第一邏輯值改變為第 二邏輯值，其中該驅動器經該線及終端電阻啟動一第二數目 之子驅動器以驅動第二電流在該線上保持該第二邏輯值，該 第二電流小於第一電流，該第一數目大於該第二數目。 21. 如申請專利範圍第20項之裝置，其中該第一及第二電流之方 向係自該線進入終端電阻。 22. 如申請專利範圍第21項之裝置，其中該第二邏輯值為一邏輯 高。 23. 如申請專利範圍第21項之裝置，其中該第一電流在線上產生 一第一電壓，其較由第二電流在該線上產生之第二電壓為 大。 24. 如申請專利範圍第20項之裝置，其中該第一及第二電流流動 方向自該終端電阻至該線。 25. 如申請專利範圍第24項之裝置，其中該第二邏輯值為邏輯 低。 26. 如申請專利範圍第24項之裝置，其中該第一及第二電流在線 上產生一第一電壓，其小於該第二電流在線上產生之第二電 壓。 27. 如申請專利範圍第20項之裝置，其中該第一電流保持較該線 80708-930923.doc -3- ¢230504 :y... :: :義 — cm ： v 上傳播之位元之寬度為少。 28. 如申請專利範圍第20項之裝置，其中該第一電流保持以供一 在線上傳播之位元之寬度。 29. 如申請專利範圍第20項之裝置，進一步包含一多工器，其提 供一第一字以啟動子驅動器之第一數目，及提供一第二字， 其啟動該子驅動器之該第二數目。 30. 一^種以功率效率方式驅動一線之裝置，包含： 一驅動器，其以經一線及終端電阻啟動一第一數目之子驅 動器以驅動一第一電流，俾在該位址線上之邏輯值自第一邏 輯值改變為第二邏輯值，其中該驅動器經該位址線及終端電 阻啟動一第二數目之子驅動器以驅動第二電流，以在該位址 線上保持該第二邏輯值，該第二電流小於該第一電流，該位 址線搞合至一接收該邏輯值之1己憶體。 31. 如申請專利範圍第30項之裝置，其中該第一及第二電流流動 方向係自該位址至該終端電阻。 32. 如申請專利範圍第30項之裝置，其中該第二邏輯值為邏輯 高。 33. 如申請專利範圍第30項之裝置，其中該第一電流產生一第一 電壓於線上，其較該第二電流在該位址線上產生之電壓為 大。 34. 如申請專利範圍第30項之裝置，其中該第一及第二電流流動 方向係自終端電阻至該位址線。 35. 如申請專利範圍第34項之裝置，其中該第二邏輯值為邏輯 低。 36. 如申請專利範圍第34項之裝置，其中該第一電流於該位址線 80708-930923.doc -4- 030504 I 欧’…广V.」 上產生第一電壓，其較第二電流在該位址線上產生之第二電 壓為小。 37. 如申請專利範圍第30項之裝置，其中該第一電流保持一較該 線上傳播之第一位元之寬度為少。 38. 如申請專利範圍第30項之裝置，其中該第一電流保持一線上 傳播之位元之寬度。 39. 如申請專利範圍第30項之裝置，進一步包含一多工器，其提 供第一字以啟動該第一數目之子驅動器，及提供第二字以啟 動該第二數字之子驅動器。 40. —種以功率效率方式驅動一線之裝置，包含： 一驅動器，其驅動一以終端電阻為終端之線，該終端電阻耦 合至一終端電壓，如果一該線上之邏輯值需要自一第一邏輯 位準改變至一第二邏輯位準時，該驅動器被設計成用於驅動 該線至一第一電壓，如果該線上之該第二邏輯位準不需要改 變時，該驅動器被設計成用於驅動該線至一第二電壓，該第 一電壓及該終端電壓間之方差係大於該第二電壓與該終端電 壓間之方差，該第一及第二電壓各自能夠被解譯為該第二邏 輯位準。 41. 如申請專利範圍第40項之裝置，其中於一第一位元寬度期間 可達該第一電壓，於一接續之第二位元寬度期間可達該第二 電壓。 42. 如申請專利範圍第40項之裝置，其中該驅動器進一步包括複 數個子驅動器，每一該等子驅動器被設計成用以驅動該線， 一第一數目之該等子驅動器被設計成用以驅動該線至該第一 電壓，一第二數目之該等子驅動器被設計成用以驅動該線至 504" 'T ^ -r" }. ；r' .·--·-.，：人 電一：-〜、'. /〜/_'- r\ ； 該第二電壓，該第一數目大於該第二數目。 43. 如申請專利範圍第42項之裝置，其中該第一數目相應於所有 該等子驅動器。 44. 如申請專利範圍第42項之裝置，進一步包含一多工器，其交 替地發出一第一字及一第二字，該第一字啟動該第一數目之 該等子驅動器，該第二字啟動該第二數目之該等子驅動器。 45. 如申請專利範圍第40項之裝置，其中該線係一位址線，其一 定址一記憶體元件。 46. 如申請專利範圍第45項之裝置，其中於一自該記憶體叢發讀 取之末幾週期期間，該第二電壓出現於該線上。 47. 如申請專利範圍第46項之裝置，其中該記憶體係一 DDR-SDRAM記憶體元件。 48. —種以功率效率方式驅動一線之方法，包含： a) 如果一線上之邏輯位準需要自第一邏輯位準改變為第二 邏輯位準時，驅動該線至一第一電壓，該線以一終端電阻為 終端，該終端電阻耦合至一終端電壓；及 b) 如果該線上之邏輯位準自該第一邏輯位準改變為該第二 邏輯位準後不需要改變回該第一邏輯位準時，驅動該線至一 第二電壓，該第一與第二電壓可被解譯為該第二邏輯位準， 該第一電壓及該終端電壓間之方差係大於該第二電壓與該終 端電壓間之方差。 49. 如申請專利範圍第48項之方法，其中於一第一位元寬度期間 可達該第一電壓，於一接續之第二位元寬度期間可達該第二 電壓。 50. 如申請專利範圍第48項之方法，其中該驅動該線至該第一電 80708-930923.doc -6 - 壓進一步包括啟動一第一數目之子驅動器，該驅動該線至該 第二電壓進一步包括啟動一第二數目之子驅動器，該第一數 目大於該第二數目。 51. 如申請專利範圍第50項之方法，進一步包括自一多工器發出 一第一字以便啟動該第一數目之子驅動器，及自一多工器發 出一第二字以便啟動該第二數目之子驅動器。

   52. 如申請專利範圍第48項之方法，其中該線係一位址線，其定 址記憶體元件。 53. 如申請專利範圍第52項之方法，其中於一自該記憶體叢發讀 取之末幾週期期間，該第二電壓出現於該線上。 54. 如申請專利範圍第53項之方法，其中該記憶體係一 DDR-SDRAM記憶體元件。 55. —種以功率效率方式驅動一線之裝置，包含：

   a) 用於驅動一線至一第一電壓之構件，如果該線上之邏輯 位準需要自第一邏輯位準改變為第二邏輯位準時，該線以一 終端電阻為終端，該終端電阻耦合至一終端電壓；及 b) 用於驅動該線至一第二電壓之構件，如果該線上之邏輯 位準自該第一邏輯位準改變為該第二邏輯位準後不需要改變 回該第一邏輯位準時，該第一與第二電壓可被解譯為該第二 邏輯位準，該第一電壓及該終端電壓間之方差係大於該第二 電壓與該終端電壓間之方差。 56. 如申請專利範圍第55項之裝置，其中於一第一位元寬度期間 可達該第一電壓，於一接續之第二位元寬度期間可達該第二 電壓。 57. 如申請專利範圍第55項之裝置，進一步包括用於與一第一數 80708-930923,d〇C

   目之子驅動器驅動該線至該第一電壓之構件，及包括用於以 一第二數目之子驅動器驅動該線至該第二電壓之構件，該第 一數目大於該第二數目。 58. 如申請專利範圍第57項之裝置，進一步包括用於發出一第一 字以便啟動該第一數目之子驅動器之構件，及用於發出一第 二字以便啟動該第二數目之子驅動器之構件。

   59. 如申請專利範圍第55項之裝置，其中該線係一位址線，其定 址一記憶體元件。 60. 如申請專利範圍第59項之裝置，其中於一自該記憶體叢發讀 取之末幾週期期間，該第二電壓出現於該線上。 61. 如申請專利範圍第59項之裝置，其中該記憶體係一 DDR-SDRAM記憶體元件。

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