CN1636366A - 功率高效线路驱动器的装置和方法 - Google Patents

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CN1636366A CNA028192346A CN02819234A CN1636366A CN 1636366 A CN1636366 A CN 1636366A CN A028192346 A CNA028192346 A CN A028192346A CN 02819234 A CN02819234 A CN 02819234A CN 1636366 A CN1636366 A CN 1636366A
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Abstract

本发明描述了一种方法和装置，所述方法和装置涉及沿着线路驱动第一电流，使得线路上的逻辑值从第一逻辑值改变到第二逻辑值。该方法还包括通过沿着线路驱动第二电流来保持线路上的第二逻辑值，其中第二电流小于第一电流。

Description

功率高效线路驱动器的装置和方法
技术领域
本发明一般地涉及电路领域；更具体地说，本发明涉及功率高效线路驱动器的方法和装置。
背景技术
图1a示出了驱动器103，其负责在通信线路105上向接收机104驱动信息。通信线路105(为了简化也可以称为线路105)是将驱动器103发送的信息传播到接收机104的导电带(conductive strip)。根据实现，通信线路105可以对应于存在于一对半导体芯片之间的导线(例如，电路101对应于第一半导体芯片，并且电路102对应于第二半导体芯片)，或者对应于同一半导体芯片的不同区域之间的导线(例如，电路101对应于第一区域，并且电路102对应于第二区域，其中区域101和102在同一半导体芯片上)。
随着半导体制造技术持续进步，半导体芯片的操作速度持续增加。同样地，随着电路101、电路102和线路105利用更复杂的半导体制造技术来实现，驱动器103向接收机104发送信息所涉及的频率持续升高。但是随着发送信号频率的增加，产生了新的问题。
具体地说，随着信号频率增加，发生以下情况的可能性也增加，即，驱动器103在线路105上驱动的信号波形形状的缺陷(imperfection)(例如，由波形在接收机104和驱动器103之间的来回“反射”所引起的)将干扰数据在接收机104上的可靠接收。图1b示出了示例性理想信号波形112(即，没有缺陷)，其示出了在时间T1和T2之间的从逻辑低到逻辑高的转变。
因此，在设计电路101、电路102和线路105方面的一部分设计挑战是降低上述的可能性。一种技术是以终端负载106来“终止(terminate)”线路105。终端负载106一般被设计成具有近似于线路105的特性阻抗的电阻R。因为R接近线路105的特性阻抗，所以接收机104和驱动器103之间的反射强度降低，这又相应减少了对信号波形112的形状的干扰。
但是，传统的电阻性终端负载技术(例如，上面所描述的)的问题是所导致的功率耗费(dissipation)。具体地说，当电流流过电阻器时，电阻器根据关系式P＝I2R＝V2/R(其中I是流过电阻器的电流，R是电阻器的电阻，V是跨过电阻器的电压)耗费功率。
这样，参照图1b的示例波形112，终端负载106根据如下关系式耗费功率：1)当驱动器103在线路105上驱动逻辑高时，(VOH-Vterm)2/R；2)当驱动器103在线路105上驱动逻辑低时，(Vterm-VOL)2/R。对于具有大量高速信号的应用，向每个高速线路增加终端电阻可能急剧增加功率消耗，导致可靠性降低和/或电池寿命减少(例如，对于手持式应用)。
附图说明
将通过附图中的示例来举例说明本发明，但本发明不限于此，其中：
图1a示出了电阻性终端负载技术；
图1b示出了可以被驱动到图1a的通信线路上的示例波形；
图2a示出了第一功率节省波形；
图2b示出了第二功率节省波形；
图2c示出了第三功率节省波形；
图3示出了产生功率节省波形的方法；
图4a示出了可以由图4b的驱动器产生的第四功率节省波形；
图4b示出了可以实现图3的方法的驱动器的实施例；
图5示出了符合图4a和4b的实施例的方法；
图6示出了对于DDR(双倍数据速率)接口的多个时钟周期突发(bust)读取。
具体实施方式
回到在背景技术中的讨论，因为高功率消耗可以引起可靠性问题以及电池寿命的降低(对于那些利用电池工作的应用)，所以电阻性终端负载所消耗的功率可能是要考虑的问题。从参照图1a和1b讨论的实施例，终端负载106根据如下关系式耗费功率：1)当驱动器103在线路105上驱动逻辑高时，(VOH-Vterm)2/R；2)当驱动器103在线路105上驱动逻辑低时，(Vterm-VOL)2/R。
注意，根据上面表达的关系式，当波形112的电压跨度增加时(即，当(VOH-VOL)增加时)，终端负载106所消耗的功率增加。首先，这意味着接收高电压信号的终端负载预期将耗费大量功率。具有相对很大电压跨度的波形是由简化设计的驱动器产生的。
一般地，存在于半导体芯片间的最大电压差异是正电源电压(例如，根据当前半导体技术的+3.3v，+2.5v或+1.8v)和参考接地(一般为0.0v)或负电源电压之间的差异。简化设计驱动器的适合的例子是被设计成生成只具有一对电平的驱动器，这对电平分别驻留在这两个极端之一。(例如，正电源电压用于逻辑高电平VOH，参考接地用于逻辑低电平VOL)。
在某种意义上，这个示例性“简单”驱动器可以视为被设计来“缩短”到用于逻辑高电平的正电源电压的线路105，并且被设计来“缩短”到用于逻辑低电平的参考接地的线路105。这样，终端负载106耗费最大量的功率，因为在VOH等于电源电压时，(VOH-Vterm)2/R最大，在VOL等于参考接地时，(Vterm-VOL)2/R最大。对于上面描述的简化的现有技术的驱动器(或者对于在操作上与上述不同的其他简化驱动器)，不论在线路105上传输的逻辑信息如何，在所有时间都耗费该最大功率。
但是，越复杂的驱动器将产生越复杂的波形，目标在于在可靠递送信息的同时降低功率耗费。这样的波形的例子可以在图2a、2b和2c观察到。图2a示出了第一波形212a，它在时间T1a和T2a之间从逻辑低电平VOL转变到逻辑高电平VOH。在一个实施例中，VOH对应于正电源电压，VOL对应于参考接地。在这种情况下，在波形从逻辑高到逻辑低转变中可以观测到最大电压差异。
与逻辑转变相关联的从VOL到VOH的大电压摆动(swing)是由使用充分大的电流以克服信号线路104(以及可能的接收机104的输入端)的电容性负载而引起的。即，为了维持高工作速度，使用充分大的电流来实现信号线路105上的逻辑信息的值的变化。
但是，因为信号线路105上的逻辑值可以被可靠地维持所需的电流小于在信号线路105上快速改变逻辑值所需的电流量，所以根据产生图2a的波形212a的更复杂驱动器的设计，在转变完成(例如在时间T3a)后的时间用较小的电流来维持逻辑高电平。同样地，信号线路105上的电压从最大电平VOH降低到较低的逻辑高电平VOHE(如在图2a的实施例中所看到的，其在时间T4a到达)。将图1a的驱动器103视为能够产生图2a的波形212a的复杂驱动器，逻辑高电压电平从VOH到VOHE的降低具有在降低终端负载106中的功率耗费的同时维持逻辑高电平的效果。
即，维持逻辑高电平，因为即使波形电压212a已经降低，降低的电平VOHE仍维持高于能被接收机104识别的高逻辑电平(例如Vterm)。因为当(VOHE-Vterm)小于(VOH-Vterm)时，(VOHE-Vterm)2/R将小于(VOH-Vterm)2/R，所以在终端负载106中的功率耗费降低(与图1b中观察到的现有技术方法相比)。
这样，图2a的波形212a可以视为与图1b的波形112承载了相同的信息。但是，因为发生在时间T3a和T4a之间的电压下降，所以与图1b的波形112相比，图2a的波形212a将在终端负载106中引起基本较低的功率耗费。
在实施例中，如上面暗示的，为了生成示于图2a的更复杂的波形212a，驱动器103被设计为调制它的输出电流Io。例如，在时间T2a和T3a之间，驱动器“推动”输出电流Io＝(VOH-Vterm)/R通过终端负载106；并且，从时间T4a及以后，驱动器103推动降低的输出电流Io＝(VOHE-Vterm)/R通过终端负载106
同样地，驱动器103可以视为被设计成在线路105上提供稳定的逻辑高电压的同时，驱动一对输出电流的任一个：第一，较大的电流(VOH-Vterm)/R(在时间T2a和时间T3a之间)和第二，较小的电流(VOHE-Vterm)/R(在时间T4a之后)。在时间T1a和时间T2a之间以及时间T3a之间和时间T4a之间的转变期间，可以存在其他电流。
注意，关于图2a，在时间T1a，逻辑值开始从逻辑低变化到逻辑高。一般地，与线路105(并且，有可能是接收机104和/或驱动器103)相关联的并联电容(shunt capacitance)(或串联电感)有效地“阻止”线路105上的突然的电压变化。线路105电压的缓慢变化对应于缓慢的线路信号传送，并且这通常认为是不希望有的。
但是，由驱动器103供给的输出电流越高，它就越容易快速变化线路105上的电压。在某种意义上，较强的电流能够克服并联电容(或串联电感)的有害影响。为了产生诸如(或类似于)图2a中观察到的波形212a的波形，使用“高”驱动器输出电流Io实现逻辑值的变化(使得线路105上的逻辑值可以快速变化)。
例如，驱动器103可以被设计来在时间T1a和时间T2a的第一转变期间提供Io＝(VOH-Vterm)/R或更高的输出电流以快速增加线路电压，如图2a中所观察到的。当波形稳定(即，当在时间T2a达到第一转变期间的末尾的时候)之后，驱动器的输出电流达到(或维持)Io＝(VOH-Vterm)/R的值。
“高”驱动器输出电流Io＝(VOH-Vterm)/R接着可以维持很长的时间段(例如，直到图2a中见到的时间T3a)。接着，驱动器103降低它的输出电流，引起从时间T3a到时间T4a的第二转变期间。当波形稳定(即，当在时间T4a达到第二转变期间的末尾的时候)之后，驱动器的输出电流达到(或维持)Io＝(VOHE-Vterm)/R的值。
这样，驱动器103可以视为被设计成使用：1)在第一时间段(例如，从时间T1a到时间T3a)的“高”输出电流以改变线路的逻辑值；和2)在第一时间段结束后(例如，时间T3a及以后)的“低”输出电流以在线路的逻辑电平已经改变之后，以降低的功率维持线路的逻辑电平。
使用较高的电流以实现逻辑值的变化允许逻辑值快速改变(这对应于高速信号传送)，而使用低电流以维持逻辑电平则对应于终端负载106中的降低的功率耗费。因此，在不降低性能的条件下节省了功率。
注意，图2a的示例性波形示出了逻辑值从低逻辑值到高逻辑值的变化。图2b示出了在时间T1b到T2b之间，从逻辑高电平VOH到逻辑低电平VOL进行转变的波形212b的对应实施例。类似于图2a的波形212a，在转变完成(例如在时间T3b)后的时间，逻辑低电压电平从逻辑高电平VOL升高到较高的逻辑低电平VOLE(如图2a的实施例所见，在时间T4b到达)。
这里，逻辑低电压电平从VOL到VOLE的升高具有维持逻辑低电平同时降低终端负载106中的功率耗费的效果。即，维持逻辑低电平，因为即使波形电压212b已经升高，较高的电平VOLE仍维持低于能被接收机104识别的低逻辑电平(例如Vterm)。因为当(Vterm-VOLE)小于(Vterm-VOL)时，(Vterm-VOLE)2/R将小于(Vterm-VOL)2/R，所以在终端负载106中的功率耗费降低(与图1b中观察到的现有技术方法相比)。
为了产生诸如(或类似于)图2b中观察到的波形212b的波形，使用“高”驱动器输出电流Io来实现逻辑值的变化(使得线路105上的逻辑值可以快速变化)。例如，驱动器103可以被设计成在时间T1b和T2b之间的第一转变期间“拉动”Io＝(Vterm-VOH)/R或更高的输出电流以快速降低线路电压，如图2b中所观察到的。
当波形稳定(即，当在时间T2a达到第一转变期间的末尾的时候)之后，驱动器的输出电流到达(或维持)Io＝(Vterm-VOL)/R的值。“高”驱动器输出电流Io＝(Vterm-VOL)/R接着可以维持很长的时间段(例如，直到图2b中见到的时间T3b)。接着，驱动器103降低它的输出电流，引起从时间T3b到时间T4b的第二转变期间。当波形稳定(即，当在时间T4b达到第二转变期间的末尾的时候)之后，驱动器的输出电流到达(或维持)Io＝(Vterm-VOLE)/R的值。
注意，控制使用“高”输出电流的时间段(例如，图2a中时间T1a和T3a之间的时间量或图2b中时间T1b和时间T3b之间的时间量)的方式可以随着实施例的不同而变化。在多种实施例中，驱动器103可以被设计成以模拟的方式(例如，通过在RC时间常数(或它的几倍)或其他形式的传播延迟期满之后，触发从高输出电流到低输出电流的“转换(switchover)”)来控制该时间段。
在其他实施例中，驱动器103可以被设计成以数字的方式(例如，通过在时钟周期的边缘触发从高输出电流到低输出电流的“转换”)来控制该时间段。下面将更详细描述以数字的方式控制该时间段的驱动器的示例。不论使用模拟或数字方式，“高”电流时间段应该足够长，从而保证对于特定应用，逻辑值将被足够快地改变。
图2c示出了三个逻辑变化的序列(以“101”比特模式的形式)，其中“高”电流时间段被设计为小于信息比特的时间段。这样，每个信息比特都以“高”驱动器电流和“低”驱动器电流来形成。例如，第一比特(“1”)由：1)从T1c延展到T3c的“高”电流时间段；和2)从T3c延展到T5c的“低”电流时间段来形成。但是注意，接收机104将在波形112c升高到Vterm之上(这发生在时间T1c之后)之后并且直到波形112c降落到Vterm以下(这发生在时间T5c之后)识别第一比特。
第二比特(“0”)由：1)从T5c延展到T7c的“高”电流时间段；和2)从T7c延展到T9c的“低”电流时间段来形成。第三比特(“1”)接着以开始于时间T9c的“高”电流时间段形成。再次注意，接收机104将在波形112c降落到Vterm之下(这发生在时间T5c之后)之后并且直到波形112c升高到Vterm之上(这发生在时间T9c之后)识别第二比特。
图3示出了可以用于产生在图2c中观察到的波形112c的方法。根据图3的方法，通过以低电流驱动301线路来保持逻辑电平。例如，这可以视为对应于从T3c延展到T5c的低电流区域(对于图2c的第一比特)，或者从T7c延展到T9c的低电流区域(对于图2c的第二比特)。
如果逻辑值需要改变302，则通过以高电流驱动303线路来改变逻辑值。例如，这可以视为对应于从T5c延展到T7c的高电流区域(对于图2c的第二比特)，或者从T9c延展到T11c的低电流区域(对于图2c的第三比特)。随后，再次通过以低电流驱动301线路来保持逻辑值。例如，这可以视为对应于从T7c延展到T9c的低电流区域(对于图2c的第二比特)，或者从T11c延展到T12c的低电流区域(对于图2c的第三比特)。
注意，如果逻辑值不需要改变302，则仍通过以低电流驱动301线路来保持逻辑值。尽管该方面没有出现在图2c的波形112c中，但可以容易地想象它。例如，如果第二比特对应于“1”(使得表达了“111”的模式)，则在时间T5c将不会开始发生从逻辑高到逻辑低的转变。代替的是，波形将继续从时间T5c到时间T12c沿着VOHE电平不变。同样地，在重复相同的比特值的情况下，重复的比特值将被表达为低功率信号。
图4a和4b是关于另一个实施例的。图4a示出了：1)将在线路上驱动的数据(对应于“1101”模式的“数据输入”(“Data In”))；2)为1101模式的传输定时的时钟信号波形410；和3)由驱动器在线路上驱动的波形412(“数据输出”(“Data Out”))。参照图4a的驱动器输出波形412(数据输出)，注意高电流时间段与比特宽度共同延展。
即，第一比特在它的整个宽度维持VOH的电压电平。第一比特结束(在时钟信号410的第二上升沿观察到)后，通过被低电流驱动(使得波形412降落到较低的电压电平VOHE)，第二比特维持逻辑“1”值。第二比特结束(在时钟信号410的第三上升沿观察到)后，第三比特被切换到逻辑“0”值，并且同样地，被高电流驱动(使得波形412降落到电压电平VOL)。
接着，因为高电流用于完整的比特宽度，所以第三比特在整个它的宽度维持电压电平VOL。第三比特结束(在时钟信号410的第四上升沿观察到)后，第四比特被切换到逻辑“1”值，并且同样地，被高电流驱动(使得波形412升高到电压电平VOH)。接着，因为高电流用于完整的比特宽度，所以第四比特在整个它的宽度维持电压电平VOH。
上面描述的序列对应于图5中概括的方法。根据图5，如果逻辑值需要改变502，则通过以高电流驱动503线路来改变逻辑值。高电流持续驱动线路，直到产生改变线路上的逻辑值的下一个可能(例如，时钟沿)。如果逻辑值不需要改变503，则通过以低电流驱动501线路来保持逻辑值；或者，如果逻辑值需要改变503，则通过以高电流驱动503线路来改变它。
图4b示出了驱动器电路的实施例，它可以被设计为符合图4a和图5的方法。图4b的驱动器电路包括平行放置的子驱动器电路4011到401n。子驱动器电路4011到401n的平行放置允许在输出线路405(可以被视为对应于驱动器和接收机之间的信号线路105)上驱动的输出电流被快速并方便地增大或减少。
具体地说，如果在输出405期望很大的输出电流，则较少的子驱动器电路被禁用，而如果期望小的输出电流，则较多的子驱动器电路被禁用。例如，如果期望很大的输出电流，使得在输出405形成输出电压VOH(例如，在图4a观察到的1101模式中形成第一个“1”的时间段)，则n个子驱动器电路4011到401n中的X个被禁用。
接着，如果期望较小的输出电流，使得在输出405形成输出电压VOHE(例如在图4a观察到的1101模式中形成的第二个“1”的时间段)，则n个子驱动器电路4011到401n中的Y(Y＞X)个被禁用。更好地来说，被使能以形成输出电压VOH的一些子驱动器后来被禁用以使得可以形成输出电压VOHE。
如在图4b的实施例中见到的，与子驱动器电路相关联的每个驱动晶体管具有它自己的禁用信号。即，参照子驱动器电路4011作为讨论的基础，如果NAND门(与非门)414的输出对应于逻辑“0”，则PMOS驱动晶体管450被禁用(因为NAND门452的输出将在逻辑“1”保持固定，这使得PMOS驱动晶体管450“关闭”)；并且，如果NOR门(或非门)415的输出对应于逻辑“1”，则NMOS驱动晶体管411被禁用(因为NOR门413的输出将在逻辑“0”保持固定，这使得NMOS驱动晶体管411“关闭”)。
同样地，如果子驱动器电路的PMOS驱动晶体管和它的NMOS驱动晶体管都被关闭，则子驱动器电路可以被完全禁用(使得从节点405看来，它用作高阻元件)。因为如果NAND门414的输入信号线路4201是逻辑“1”，则它的输出可以固定在逻辑“0”；并且因为如果NOR门415的输入信号线路4211是逻辑“0”，则它的输出可以固定在逻辑“1”，所以子驱动器电路4011可以通过在信号线路4201施加“1”并且在信号线路4211施加“0”而被禁用。剩下的子驱动器电路4012到401n可以类似地被禁用。
如果子驱动器电路未被禁用(例如，如果对于子驱动器电路4011，在信号线路4201施加“0”并且在信号线路4211施加“1”)，它表现为反相驱动器。因为这样的反相数据输入端430，施加在反相数据输入端430的“0”将在数据输出端405产生“1”；并且施加在反相数据输入端430的“1”将在数据输出端405产生“0”。
总之，PMOS和NMOS使能/禁用电路416和417一起为子驱动器电路4011到401n提供适合的使能/禁用信号。即，PMOS使能/禁用电路416为n个子驱动器电路4011到401n内的每个PMOS晶体管提供单独的使能/禁用信号；并且NMOS使能/禁用电路417为n个子驱动器电路4011到401n内的每个NMOS晶体管提供单独的使能/禁用信号。这样，PMOS使能/禁用电路416可以被说成提供PMOS禁用/使能总线420，并且NMOS禁用/使能电路417可以被说成提供NMOS禁用/使能总线421。
在任何时间被禁用的子驱动器电路的具体数目取决于在禁用/使能总线420和421上提供的输出字。在图4的实施例中，该字可以被想象为一种形式的“一热”(“one hot”)编码，其中在禁用/使能PMOS总线420字中的每个逻辑“1”对应于禁用子驱动器电路，并且NMOS禁用/使能总线421字中的每个逻辑“0”对应于禁用子驱动器电路。注意，在图4的实施例中，为了一起关闭同一子驱动器电路中的PMOS和NMOS晶体管，这些字应该互相逻辑反转(因为禁用NMOS总线420信号是“1”，并且禁用PMOS总线421信号是“0”)。
因为出现在总线420和421上的字的值的变化对应于禁用驱动器的数目的变化，所以输出电流可以通过改变由禁用/使能电路416和420提供的输出字值而被改变(例如，其中由较多使能子驱动器电路提供的很大的输出电流通过改变为较少的使能子驱动器电路而降低为小输出电流)。使用PMOS禁用/使能电流416作为讨论的基础，在实施例中，复用器418被配置为从寄存器419接收“高电流”输出字(例如，使能足够数目的子驱动器以形成VOH输出电压的字)并且从PMOS禁用/使能电路431输入端接收“低电流”输出字(例如，使能足够数目的子驱动器以形成VOHE输出电压的字)。
同样地，参照图4a和4b作为示例，在图4b的1101模式的第一个“1”期间，寄存器419的输出被复用器418选择；并且，在图4b的1101模式的第二个“1”期间，电路输入431被复用器418选择。复用器可以经由选择线路432来转换(toggle)它的选择。即，选择线路432的第一状态对应于高电流输出，并且选择线路432的第二状态对应于低电流输出。选择线路432的定时可以通过与用来定时被驱动到输出端405的数据相同的时钟信号来控制，使得输出电流的变化可以随着数据的变化而被触发。
图4a和4b的方法可以用于降低诸如(多个可能命名中的一个)双倍数据速率同步动态随机访问存储器(DDR-SDRAM)存储器接口的各种接口体系结构的功率消耗。目前的DDR使用SSTL-2终端，其对应于上面描述的终端。此外，在消耗多个时钟周期的突发读取或写入的过程中，地址线路和控制信号线路应该只改变一次。
例如，图6示出了对于DDR存储器接口的突发长度为四的单次读取。在该示例中，驱动器的信号对应于存储器设备接收的地址或控制线路。为了简化，地址线路和控制线路的信号以波形“地址/控制”(“Address/Ctl”)601集总画在一起(这是普遍的做法)。注意波形601对于从时钟周期1延展到时钟周期7的七个时钟周期是“活动的(active)”(即，使能的)，并且对于时钟周期0以及从时钟周期8到10是“不活动的(inactive)”(即，禁用的)。
如图6中所见的，对于波形601是活动的七个时钟周期，只在时钟周期1和2之间可能有逻辑变化。即，接口的地址线路和控制线路只可以在第一和第二时钟周期之间改变它们的逻辑值。同样地，如果使用图5的驱动方法，将只在时钟周期2期间观察到高电流。对于地址线路和控制线路，时钟周期1以及从时钟周期3到7将以低电流实现，这将大大降低接口的功率消耗(与在时钟周期1到7之间使用高电流的现有技术方案相比)。
指出Vterm、VOH、VOHE、VOL、VOLE电压电平(以及高和低电流和终端电阻)可以随着实施例的不同而变化是重要的，因为本领域技术人员将能够为他们的特定应用确定适当的值。具体地说，作为只是一个可能的替代方法，VOH和VOL电压电平可以不同于电源和接地电压供应(例如，VOH处于低于正电源电压的电压电平，并且VOL处于高于接地供应电压的电压电平)。
还要注意，本发明的实施例不仅可以实现在半导体芯片中，还可以实现在机器可读介质中。例如，上面讨论的设计可以被存储在或嵌入与用于设计半导体设备的设计工具相关联的机器可读介质中。示例包括以VHSIC硬件描述语言(VHDL)、Verilog语言或SPICE语言形成的网表(netlist)。一些网表的示例包括：行为级网表、寄存器传送级(RTL)网表、门级网表和晶体管级网表。机器可读介质还包括具有诸如GDS-II文件的布局(layout)信息的介质。此外，用于半导体芯片设计的其他机器可读介质或网表文件可以用于仿真环境以执行上面描述的教导的方法。
因此还应该理解，本发明的实施例可以用做或用来支持在某利形式的处理核心(例如计算机的CPU)上执行的或在机器可读介质中实现的软件程序。机器可读介质包括以机器(例如计算机)可读的形式存储或传输信息的任何机制。例如，机器可读介质包括只读存储器(ROM)；随机访问存储器(RAM)；磁盘存储介质；光存储介质；闪存设备；电、光、声或其他形式的传播信号(例如，载波、红外信号，数字信号等)等等。
在前面的说明书中，已经参照具体的示例性实施例描述了本发明。但是，应该明白在不脱离所附权利要求中阐明的本发明的更广的精神和范围的条件下，可以对其作出各种修改和变化。因此，说明书和附图应被认为是描述性的而不是限制性的。

Claims (39)

1.一种方法，包括：
a)驱动第一电流通过线路和终端电阻，使得在所述线路上的逻辑值从第一逻辑值改变到第二逻辑值；以及
b)通过驱动第二电流经过所述线路和所述终端电阻，在所述线路上保持所述第二逻辑值，所述第二电流小于所述第一电流。
2.如权利要求1所述的方法，其中所述第一和第二电流沿着从所述线路进入所述终端电阻的方向流动。
3.如权利要求2所述的方法，其中所述第二逻辑值是逻辑高。
4.如权利要求2所述的方法，其中所述第一电流在所述线路上产生的第一电压大于由所述第二电流在所述线路上产生的第二电压。
5.如权利要求1所述的方法，其中所述第一和第二电流沿着从所述终端电阻进入所述线路的方向流动。
6.如权利要求5所述的方法，其中所述第二逻辑值是逻辑低。
7.如权利要求5所述的方法，其中所述第一电流在所述线路上产生的第一电压小于由所述第二电流在所述线路上产生的第二电压。
8.如权利要求1所述的方法，其中所述第一电流维持了小于在所述线路上传播的比特的宽度。
9.如权利要求1所述的方法，其中所述第一电流维持了在所述线路上传播的比特的宽度。
10.如权利要求1所述的方法，其中所述驱动第一电流还包括向复用器提供第一复用器选择线路状态，使得在所述复用器的输出端提供第一字，所述第一字使能第一数目的子驱动器，并且所述驱动第二电流还包括向所述复用器提供第二复用器选择线路状态，使得在所述复用器的输出端提供第二字，所述第二字使能第二数目的子驱动器，所述第一数目大于所述第二数目。
11.一种方法，包括：
a)驱动第一电流通过线路和终端电阻，使得在所述线路上的逻辑值从第一逻辑值改变到第二逻辑值，所述第一电流维持了在所述线路上传播的第一比特的宽度；以及
b)通过驱动第二电流经过所述线路和所述终端电阻，在所述线路上保持所述第二逻辑值，所述第二电流小于所述第一电流，所述第二电流维持了在所述线路上传播的第二比特的宽度。
12.如权利要求11所述的方法，其中所述第一和第二电流沿着从所述线路进入所述终端电阻的方向流动。
13.如权利要求12所述的方法，其中所述第二逻辑值是逻辑高。
14.如权利要求12所述的方法，其中所述第一电流在所述线路上产生的第一电压大于由所述第二电流在所述线路上产生的第二电压。
15.如权利要求11所述的方法，其中所述第一和第二电流沿着从所述终端电阻进入所述线路的方向流动。
16.如权利要求15所述的方法，其中所述第二逻辑值是逻辑低。
17.如权利要求15所述的方法，其中所述第一电流在所述线路上产生的第一电压小于由所述第二电流在所述线路上产生的第二电压。
18.如权利要求11所述的方法，其中所述第一比特宽度与时钟周期共同延展。
19.如权利要求11所述的方法，其中所述驱动第一电流还包括向复用器提供第一复用器选择线路状态，使得在所述复用器的输出端提供第一字，所述第一字使能第一数目的子驱动器，并且所述驱动第二电流还包括向所述复用器提供第二复用器选择线路状态，使得在所述复用器的输出端提供第二字，所述第二字使能第二数目的子驱动器，所述第一数目大于所述第二数目。
20.一种装置，包括：
驱动器，驱动第一电流通过线路和终端电阻，使得在所述线路上的逻辑值从第一逻辑值改变到第二逻辑值，其中所述驱动器通过驱动第二电流经过所述线路和所述终端电阻来在所述线路上保持所述第二逻辑值，所述第二电流小于所述第一电流。
21.如权利要求20所述的装置，其中所述第一和第二电流沿着从所述线路进入所述终端电阻的方向流动。
22.如权利要求21所述的装置，其中所述第二逻辑值是逻辑高。
23.如权利要求21所述的装置，其中所述第一电流在所述线路上产生的第一电压大于由所述第二电流在所述线路上产生的第二电压。
24.如权利要求20所述的装置，其中所述第一和第二电流沿着从所述终端电阻进入所述线路的方向流动。
25.如权利要求24所述的装置，其中所述第二逻辑值是逻辑低。
26.如权利要求24所述的装置，其中所述第一电流在所述线路上产生的第一电压小于由所述第二电流在所述线路上产生的第二电压。
27.如权利要求20所述的装置，其中所述第一电流维持了小于在所述线路上传播的比特的宽度。
28.如权利要求20所述的装置，其中所述第一电流维持了在所述线路上传播的比特的宽度。
29.如权利要求20所述的装置，还包括复用器，所述复用器提供第一字，所述第一字使能第一数目的子驱动器，并且提供第二字，所述第二字使能第二数目的子驱动器，所述第一数目大于所述第二数目。
30.一种装置，包括：
驱动器，驱动第一电流通过地址线路和终端电阻，使得在所述地址线路上的逻辑值从第一逻辑值改变到第二逻辑值，其中所述驱动器通过驱动第二电流经过所述地址线路和所述终端电阻来在所述地址线路上保持所述第二逻辑值，所述第二电流小于所述第一电流，所述地址线路耦合到用于接收所述逻辑值的存储器设备。
31.如权利要求30所述的装置，其中所述第一和第二电流沿着从所述地址线路进入所述终端电阻的方向流动。
32.如权利要求30所述的装置，其中所述第二逻辑值是逻辑高。
33.如权利要求30所述的装置，其中所述第一电流在所述地址线路上产生的第一电压大于由所述第二电流在所述地址线路上产生的第二电压。
34.如权利要求30所述的装置，其中所述第一和第二电流沿着从所述终端电阻进入所述地址线路的方向流动。
35.如权利要求34所述的装置，其中所述第二逻辑值是逻辑低。
36.如权利要求34所述的装置，其中所述第一电流在所述地址线路上产生的第一电压小于由所述第二电流在所述地址线路上产生的第二电压。
37.如权利要求30所述的装置，其中所述第一电流维持了小于在所述线路上传播的比特的宽度。
38.如权利要求30所述的装置，其中所述第一电流维持了在所述线路上传播的比特的宽度。
39.如权利要求30所述的装置，还包括复用器，所述复用器提供第一字，所述第一字使能第一数目的子驱动器，并且提供第二字，所述第二字使能第二数目的子驱动器，所述第一数目大于所述第二数目。
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