TWI228871B - High frequency multi-selection prescaler - Google Patents
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- 206010011469 Crying Diseases 0.000 claims 2
- 230000015572 biosynthetic process Effects 0.000 claims 1
- 230000005611 electricity Effects 0.000 claims 1
- 230000001568 sexual effect Effects 0.000 claims 1
- 238000004519 manufacturing process Methods 0.000 abstract description 4
- 238000010586 diagram Methods 0.000 description 21
- 238000005516 engineering process Methods 0.000 description 8
- 238000000034 method Methods 0.000 description 4
- 238000013461 design Methods 0.000 description 3
- 238000007796 conventional method Methods 0.000 description 2
- 241000282376 Panthera tigris Species 0.000 description 1
- 238000004891 communication Methods 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 230000001629 suppression Effects 0.000 description 1
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Description
1228871 五、發明說明(1) 【發明所屬之技術領域】 本發明係有關於一種高頻多樣選擇性預除器 二lection prescaler)’藉由此預除器D,可讓使 用者此更有效地控制整體電路之除頻比例,得 預期的除頻頻率。 』使用者所 【先前技術】 爾來,由於電子科技的進步、通訊技術的發 用在南頻電路的技術更是日新月異,然,高頻訊 = 配上各種除頻電路的變化使用才可成為一頻率合^哭而格 (frequency synthesizer ),因此除頻器如今姑 印 的使用在高頻電路之中;尤其現今電腦、 門廣泛 儀器等產品不斷推陳出新,更加使得除 ^ =備及電子 裡不可或缺的一項種要技術。 的成為鬲頻電路 有關除頻電路之技術及使用,早已行之 、 已經非常廣泛地運用在高頻電路之中,一般 a ’並且也 大多只能設計成固定模式的除頻比例;誠3 ,預除器 ,其為美國專利第6,4 6 2,5 9 5號專利案中、—Α圖所示 的習知技術;於該第一人圖之習知技術中,,用預除器 使用固定的除頻比例64/ 65 (divide —b卜Η”露高頻^電路 圖所示,因此無法選擇其他的除頻比例, ),如第一β 除器並沒有提供使用者彈性的除頻比例。、α話說,此預 經由上述之習知技術說明可知,目前 技術並不能提供使用者選擇多樣化的除貝除器所使用之 有別於6 4/ 6 5的除頻比例,則必須花費更夕'員率,若是想要 夕的時間來重新
第5頁 1228871 -—---_ 五、發明說明(2) 設計預除器中之電路,並 *〜一'' 之 $頻器’使得成本因而提高。:f再-次的製造 缺失之尚可改善,終於提出4, ’本發明人设計— t裝置,可提供彈性化的除頻間易且低成本之解:上述 製:使得後續預除器不需依照每‘二運用於預除器::法 有效地降低製作成本。…比例不但具有::而重新 r發明内容】 性,且能 本發明係一種能提供彈性 擇性預除器,其不僅可匕的除頻比例之古 亦可達到所箱地 間易之電路來抻岳,丨甘巧頻夕樣選 用,、讯唬之不同的高 夕位元的選择 ^ 例。“,… 制預…二數: 匕用^的= : = 2樣選擇性預除器1 丨電路,藉由ί: 能提供'组可擴充選擇除二§;此 丨的控制整體除頻;::擇訊號作為選擇開闕,進:ft ,本發明所述之的f頻比例。為了達成 丨頻器’其接受一輪入:::擇::除器係包括有··第_除 頻率之除頻器;第二 a。、、里由除頻處理,形成一除頻 經由複數個選擇訊號^ f為,連接至該第一除頻器,並且 將第一除頻器之除頻〇 =複數個及閘(A_)作為選擇開闕, 除頻頻率之電路·、、"果再進一步除頻,為一可擴充選擇 I ’镇紐控制器(module control),其用以 1228871 五、發明說明(3) ~~^ ^-一-—___ 將複數個選擇訊號與一外部抑 行邏輯運算後連接至第—級^ ,5虎(MC)經由或閘(OR)執 除頻器之除頻頻率;輸出摆^益,更進一步地控制第一 並搭配複數個選擇訊號路,連接至第二除頻器, 可達到使用者所預期之裝置。藉此, 目標。 f4羊且旎達成降地製作成本之 為了 使貴審查卷g处φ、各 技術内容,請參…有二 ===徵及 =圖示僅提供參考與說明,,並非:來=發== 【實施方法】 叫參考第二圖,第二 古 器之實施例電路圖。本發明夕^ &明同頻多樣性選擇預除 除頻器50係由第一正反;月^輸入訊號,首先經過之第一 器5 0 6連接而成,盆中/ 5〇2、苐二正反器504及第三正反 型成一除四之除頻、/Λ—/_反/5G2連接第二正反器⑽ 第二正反器5 04之反向輸出f反為5 0 6之反向輸出^與 邏輯AND運算,如此搭^經由第一及閘508連接而執行 成為一除5之除頻哭,對=正反器5 0 6可使第一除頻器50 數值(其進一步說“後再f體:除器之除數比例為一奇 如上述所示,第Ζ 。 頻器52,當訊號每經二頻益50之輸出訊號連接至第二除 以2,亦即當訊號經 D型正反器,則頻率值會再被除 ° 四正反器52 2及第五正反器524時
第7頁 1228871 五、發明說明(4) ,其輸入訊號已被除以1 6 (其中假設第三正反器5 0 6並無動 作)且第五正反器5 2 4之Q點輸出電位為1,亦即w點之電位 為1且處於高電位狀態,在此之後訊號進入3位元之選擇開 關。 煩請參閱第三圖並請配合第二圖,當外加之第一選擇 訊號a、第二選擇訊號b、第三選擇訊號c之電位為0並處於 低電位狀態時,第四及閘5 2 5、第五及閘5 2 7、第六及閘 5 2 9經由邏輯AND運算後輸出皆為低電位狀態,造成第六正 反器5 2 6、第七正反器5 2 8、第八正反器5 3 0皆無動作,因 此,w點之高電位經由連接電路傳送至輸出選擇電路5 6之 中第十及閘5 6 2後和第一反向選擇訊號 ί、第二反向選擇 訊號 S、第三反向選擇訊號ί執行邏輯AND運算後輸出一 除頻1 6之訊號再經由第二或閘5 6 0執行邏輯OR運算並得到 此預除器之輸出訊號(f ou t)頻率為輸入訊號頻率的1 6分之 1,達到除頻1 6之功能,誠如第三A圖所示。 同理,當外加之第一選擇訊號a之電位為1並處於高電 位狀態,第二選擇訊號b、第三選擇訊號c之電位為0並處 於低電位狀態時,第五及閘5 2 7、第六及閘5 2 9經由邏輯 AND運算後輸出皆為低電位狀態,造成第七正反器5 2 8、第 八正反器5 3 0無動作,但第四及閘5 2 5將w點與第一選擇訊 號a之高電位經由邏輯AND運算後輸出為高電位狀態,造成 第六正反器5 2 6有動作且其Q點輸出電位為1,亦即X點之電 位為1並處於高電位狀態,此時已進一步的將輸入訊號除
1228871 五、發明說明(5) =32,其後第七及閘如將χ點與 、、坐由邏輯AND運算後鈐屮盔a 、弟 k擇矾號a之古 送至浐+、登摆φ a輪出為阿电位狀態並經由、垂*巧電仅 至輪出k擇電路56之中第 由連接電路傳 丨號a、第-及内、登姐 及閘5 64,和第—、登4 f a弟一反向選擇訊號、第二 弟違擇訊 AND運算後輸出—除頻32之號~ °、訊號c-執行 得到 、達 ,述所提)經由第二或閑56。執==及開5 62之輪 此預除器之輸出訊號#率A 執订域輯OR運算後, 到昤相q 4处 貝手马檢入訊號頻率的π八+ J除頻32之功能,誠如第三Β圖所示。自0 32分之 ' 當外加之第一選擇訊號3、第二货播, 並處於高電位狀態(於上述可知此;:t f就2之電位為1 且X黑i電位為1 ) ’第三選擇 宁、正反器5 2 6有動作 狀態時,第六及閘5 2 9钿由邏^ Y之電位為0並處於低電位 態,造成第八正反器5^1動ΑθΝ^運算後輸出為低電位狀 二選擇訊?卢b之古雷仞t、、、 但第五及閑5 2 7將X點與第
At ° 问電位、、生由邏輯AND運算後鈐ΐ A古雷办" ,’造成第七正反器5 2 8有動作且其=位狀 即y點之電位為1並處於高電位狀態,此時二二 入訊號除以64,其後第八及閘53 子=進乂的將輪 之高電位經由邏輯AND運算後轸出為言、雷、弟二選擇訊號b 接電路傳送至輸出選擇電路5:中第呵位狀態並經由連 一選擇訊號a、第二選擇二5之及閘5 6 6’和第 « r Λ\ιη^ ν ^ ^ Ψ ° )ϋ b、弟一反向選擇訊號^:執行 邏輯AND運异後輸出一除頻64之訊號再與 十一及閘5 64之輸出(於前述 > 由.十及閘 弟 輯礙算後,得到此預二或閘560執行邏 示。。之輸出七戒頻率為輸入訊號頻
1228871 五、發明說明(6) " ' " 、^〜_ 率的^分之1 ’達到除頻64之功能,誠如第三C圖所示。 田外加之第一選擇訊號a、第二選擇訊號b、 ^、、登 訊號c之電位為丨並處於高電位狀態時(於上述可知二/擇 六正反器5 2 6、第七正反器5 28有動作且y點電位為了 :i : 將?:與第三選擇訊號。之高電位經由邏輯AND運 ^後輸出為尚電位狀態,造成第八正反器530有動作且立( 點輸出電位為1,亦即Z點之電位為1並處於高電位狀熊, 此時已#進一一步的將輸入訊號除以丨28,其後第九及閘7、35將 Z點與第三選擇訊號c之高電位經由邏輯AND運算後輪出為 咼電位狀態並經由連接電路傳送至輸出選擇電路π之中第 十二及閘5 6 8,和第一選擇訊號a、第二選擇訊號b、第三 選擇訊號c執行邏輯MD運算後輸出一除頻1 28之訊號再& 第十及閘5 6 2、第十一及閘5 6 4及第十二及閘5 6 4之輸出經 由第二或閘5 6 0執行邏輯〇R運算後,得到此預除器之輸出 訊號頻率為輸入訊號頻率的1 2 8分之1,達到除頻1 2 8之功 能,誠如第三D圖所示。 煩請參考第四圖之真值表,模組控制器54(m〇dule control )之中一外部控制訊號544 (MC)係用以控制高頻多 樣選擇性預除器之輸出訊號是否將除以一奇數值;該外部 控制成號5 4 4 (M C )之號反向後並且與第十及間562、篦丄 …”64、第十二及間564及第十三及二::6入訊弟號十 經由弟一或閘5 4 2執行邏輯〇 r運算後再連接至第二、第二 及閘5 1 0、5 1 2接至第三正反器5 〇 6之輸入端並藉此控制第 二正反器5 0 6之動作,當外部控制訊號544以(:)之電位為〇
第10頁 1228871 五、發明說明(7) ______ 並處於低電位狀您時,第二正 器5 〇為一除政之除頻器,高頻,器f 0 6無動作且第一除頻 號將除以一偶數值;反之,杏二,選擇性預除器之輸出訊 位為1並處於高電位狀態時,田第:。卩控制訊號54^(MC)之電 除頻器5 0為〆除五之除頻器,古二正反态5 〇 6有動作且第一 出訊號將除以一奇數值。 項夕樣選擇性預除器之輸 綜上所^ 法可以擴充預 降哭之叭此 、银性選擇預除器裝置及方 …“],達成多樣性之除頻ΐΐ 時間設計、修=本耗費’又其申請前未現於刊m 開:用,減以付“明專利之要#,爰依法提出發明專: 申5月。 惟,以上所述,僅為本發明最佳之一的具體實施 詳細説明與圖式,凡合於本發明申請專利範圍之精 類似變化之實施例,皆應包含於本創作之範疇中,任如、: 悉該項技藝者在本發明之領域内,可輕易思及之變化:: 飾皆玎涵蓋在以下本案之專利範圍。 3 > 1228871 圖式簡單說明 第一 A圖係為習用技術之美國專利第6,4 6 2, 5 9 5號專利案 中主要電路示意圖; 第一 B圖係為習用技術之美國專利第6,4 6 2,5 9 5號專利案 中主要電路之真值表; 第二圖係為本發明實施例之主要電路方塊與元件之連接示 意圖; 第三A圖係為本發明實施例之選擇訊號與除頻十六分之一 對應之輸出波型示意圖; 第三B圖係為本發明實施例之選擇訊號與除頻三十二分之 一對應之輸出波型示意圖; 第三C圖係為本發明實施例之選擇訊號與除頻六十四分之 一對應之輸出波型示意圖; 第三D圖係為本發明實施例之選擇訊號與除頻一百二十八 分之一對應之輸出波型示意圖; 第四圖係為本發明實施例之真值表示意圖。 【圖式中之參考號數】 50 第一除頻器 5 0 2 第一正反器 5 0 4 第二正反器 5 0 6 第三正反器 5 0 8 第一及閘 510 第二及閘 512 第三及閘 5 2 第二除頻器
第12頁 1228871 圖式簡單說明 522 第四正反器 524 第五正反器 52 5 第四及閘 5 2 6 第六正反器 5 2 7 第五及閘 5 28 第七正反器 5 2 9 第六及閘 5 3 0 第八正反器 531 第七及閘 5 3 3 第八及閘 5 3 5 第九及閘 54 模組控制器
第13頁
Claims (1)
1228871 六、申請專利範圍 1 · 一種高頻多揭;H PI*eSCaler),Ϊ:;Ϊ 性預除器(MulU 一第一 @ k用於高頻之除頻電』 形成:除頻頻率之除;:;輪…“ 一第二除頻哭,、由& 選擇訊號與複i個及J f該第一除頻老 第一除頻哭夕ί 閉(AND)作為選擇 、、之除頻結果再進一步除頻. 斑一控制器(m〇dule control、),網 ”卜σ卩控制訊號(MC)經 、 運算後連接至該第一級除頻器,以;: 之除頻頻率; ^ ^ 一輸出選摆Φ^ 個選擇訊妒:! 連接至該第二除頻 做為選擇訊號輸出之電路. 猎此,經由該第一除^ 供多樣化的除頻頻:成一可擴充選擇除 2 ·如申請專利範 其中該第-除Π項所述之高頻” 及稷數個及間(AND)所組成。 反召 3 ·如申清專利餘 其中該第二d丄項所述之高頻“ 所組成,可依數個D型正反! 吏用者雨求之除頻比例 selection ^,係包括有: .,經由除頻處理, ,並且經由複數個 肩關,可將該 該複數個選擇訊號 (OR)執行邏輯 該第一除頻器 器,並搭配該複數 及 器之連結’配合該模 頻頻率之電路,以提 選擇性預除哭, (D 一 f U 卜 fl0p) 選擇性預除器 及複數個及閘 1228871 六、申請專利範圍 4.如申請專利範圍第 其中該外部模組控制哭、所述之高頻多樣選擇性預除 低位準,控制該第—^自可依該外部控制訊號(Mc) °古’ 除頻器之除頻頻率。 彡之W 5 ·如申凊專利範圍第] 其中該輸出選擇電路,、所述之尚頻多樣選擇性預除 ⑽共同組成,該輸出與-或問。。 搭配該複數個選擇訊號做= ㈣二除頻器並 # 6 ·如申請專利節圖楚4 其中該第二除頻器,可工::斤述之,頻多樣選擇性預除器, 及問(AO)作為選擇 率。 用以控制整體電路之除頻頻 7·如申請專利範圍第6項 其中該第二除頻写、 同項夕樣選擇性預除器, 並選擇輸出之气&批開關,可搭配該輸出選擇電路 心硯唬,控制整體之除頻頻率。 8 · —種高頻多趕、登视 prescaier),可、高於,除器(Multi—selection -第-除頰器之除頻電路,係包括有: 複數個及(AND)組稷器(卜’广-η〇ρ)及 由除頻處理,π二、 具接叉—輪入訊號後,經 形成一除頻頻率之除頻器;
第15頁 1228871 六、申請專利“ 第二除頻琴 組成,藉此連接 I訊號與複數個及 比例,將該第一 一模組控制器 訊號與一外部控 I邏輯運算後連^ I步頁态之除頻頻率 一輸出選擇電 I個選擇訊號做為 藉此,經由該 I組控制器之控制 丨供多樣化的除頻 至H複,個D型正反器及複數個及間所 ΐ 頻器,並經由複數個選擇 ^ 作為選擇開闕進而調整除頻 ,頻器之除頻結果再進一步除頻頻 制:d:W:ntr。】),用以將該複數個選擇 =;(:)經由至少-或閉⑽)執行 弟一級除頻器’以控制該第一除 路連接至该第二除頻琴,#|& 選擇訊號輪出之電路;2並格配該複塞 第一除頻器與第二除頻器 ,形成一可擴亦in I ^ 連、、、σ,配合該 頻率。擴充相除頻頻率之電路,以 如申請專利範圍第8項 /、中該外部模組控制哭、述之间頻多樣選擇性 低位準’控制該第-;:::::;制訊號‘高 1 〇 ·如申凊專利範圍第 其中該輪出選擇電路,ώ所述之高頻多樣選揮性 (⑽)共同組成,該,稷數個及閘(AND)與—+預除器 搭配該複數個、登‘ :σ選擇電路連接至該第或閑 k擇吼號做訊號輸出選擇。〜除頻器並 1 1 ·如申請專利範圍第 圍弟8項所述之高頻多樣 一^___ 擇性預除器 1228871 六、申請專利範圍 其中該第二除頻器,可經由該複數個選擇訊號與該複數 個及閘(AND )作為選擇開關,用以控制整體電路之除頻 頻率。 1 2 .如申請專利範圍第1 1項所述之高頻多樣選擇性預除 器,其中該第二除頻器之選擇開關,可搭配該輸出選擇 電路並選擇輸出之訊號,控制整體之除頻頻率。
第17頁
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
TW092126245A TWI228871B (en) | 2003-09-23 | 2003-09-23 | High frequency multi-selection prescaler |
US10/736,520 US6834094B1 (en) | 2003-09-23 | 2003-12-17 | High-frequency multi-selection prescaler |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
TW092126245A TWI228871B (en) | 2003-09-23 | 2003-09-23 | High frequency multi-selection prescaler |
Publications (2)
Publication Number | Publication Date |
---|---|
TWI228871B true TWI228871B (en) | 2005-03-01 |
TW200513029A TW200513029A (en) | 2005-04-01 |
Family
ID=33509853
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
TW092126245A TWI228871B (en) | 2003-09-23 | 2003-09-23 | High frequency multi-selection prescaler |
Country Status (2)
Country | Link |
---|---|
US (1) | US6834094B1 (zh) |
TW (1) | TWI228871B (zh) |
Families Citing this family (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3821441B2 (ja) * | 2004-08-16 | 2006-09-13 | 松下電器産業株式会社 | プリスケーラ回路 |
US7379522B2 (en) * | 2006-01-11 | 2008-05-27 | Qualcomm Incorporated | Configurable multi-modulus frequency divider for multi-mode mobile communication devices |
KR100755624B1 (ko) * | 2006-02-09 | 2007-09-04 | 삼성전기주식회사 | 필드 순차 칼라 모드의 액정 표시 장치 |
WO2010070830A1 (ja) * | 2008-12-17 | 2010-06-24 | 日本電気株式会社 | クロック分周回路、及びクロック分周方法 |
US8378719B1 (en) * | 2011-10-18 | 2013-02-19 | St-Ericsson Sa | Programmable high-speed frequency divider |
CN110545100A (zh) * | 2019-09-29 | 2019-12-06 | 曹怡珺 | 一种低功耗行波分频电路 |
CN112511157A (zh) * | 2020-12-31 | 2021-03-16 | 麦堆微电子技术(上海)有限公司 | 一种宽带预分频器 |
Family Cites Families (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4575867A (en) * | 1982-08-09 | 1986-03-11 | Rockwell International Corporation | High speed programmable prescaler |
TW442951B (en) | 1999-10-07 | 2001-06-23 | Nat Science Council | A low-voltage prescaler using dynamic back-gate forward bias method |
-
2003
- 2003-09-23 TW TW092126245A patent/TWI228871B/zh not_active IP Right Cessation
- 2003-12-17 US US10/736,520 patent/US6834094B1/en not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
US6834094B1 (en) | 2004-12-21 |
TW200513029A (en) | 2005-04-01 |
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Date | Code | Title | Description |
---|---|---|---|
MK4A | Expiration of patent term of an invention patent |