TWI227048B - Mosfet having significantly reduced leakage currents and method of fabricating the same - Google Patents
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Description
1227048 五、發明說明（1) 【發明所屬之技術領域 本發明係有關於一種金氧半導體場效電晶體 ^ 稱M0SFET)的結構，特別有關於一種閘極材質，盆，下簡 M0SFET之閘極漏電流現象。 ' ’，、可抑制 【先前技術】 在現今M0SFET製程中，為了提高元件之積 驅動能力，必須將盡量閘極之線寬設計縮短，但^ +曰= 體之通道長度縮短至某一定程度之後便會衍生二= 應（short channel effect) 。 ^ 效 =有效抑制短通道效應’一種方法是降低開極氧化 層之厚度，其可改善短通道效應還可增加驅動能力，不 隨著閘極氧化層之厚度降低至一定程度，閉極與通道之間 ^直接穿遂電流（direct tunneling current)現象益加嚴 重，進而導致閘極漏電流（gate leakage current)增加。 另外，Chien等人之美國公告專利第551〇279號提供一 種紐通道效應方法，是於電晶體中製作輕摻雜（Hghtiy doped)區 〇 受限於超薄閘極氧化層之製程可靠度不易控制，另一 種方法是改採用具有高介電常數之材料，例如·· Hf h、 ΑΙΑ或LaA，來取代傳統之閘極氧化層製作，但由於在高 介電常數之材料製程的限制，相當不易控制通道的介面品 質’且不易獲得高的載子遷移率（carrier m〇bi lity)。高 介電常數之材料被討論於D· Α· Buchanan等人於期刊 0503-7583TW(Nl)；TSMC2001-1381;Felicia.ptd 第6頁
1227048
"IEDM Technical Digest" ， Dec. 5-8， 1999’ pp. 223-226 發表之"80nm poly_siUc〇n gated n’_FETswith
ultra thin A 12 03 gate dielectric for ULSI applications” 〇 生 下 料 然而，尋求有改善通道穿遂效應，以抑制漏電流產 直疋各半導體廠積極努力的目標。 有鑑於此，在無法獲得最佳閘極介電層製程的限制 ，為了有效減少閘極漏電流，如何開發一 成為當前重要的課題。 Ί蚀材
【發明内容】 本發明之 的結構與方法 同的操作狀態 本發明只 合，分別做為 閘極層電子親 電流的效果。 為獲致上 電流的結構， 一半導體 主要目的在於提供一種抑制M〇SFET之漏電济 ，使具有薄閘極介電層之一M〇SFET在各種耳 下’均能有效降低或避免漏電流的產生。 要係利用選擇特定電子親合力關係之材料每 半導體基底、閘極介電層與閘極層。主要布 和力小於半導體電子親和力，以達到抑制 述之目的，本發明提出一種抑制m〇sfet 主要係包括：
基底，具有一半導體電子親和力； 閘極結構包括 極層之間之一 一閘極結構，設置於上述半導體基底表面，其中上 一閘極層與夾設於上述半導體基底與上述 閘極介電層，其中上述閘極層具有一摻雜
五、發明說明（3) :你使i述問極層具有-開極層電子親和力，X上述摻雜 物係一第二導電型態； < 修雜 =極與-源極，設置於上述閘極結構兩側之上述半 ^底内，使得上述汲極與上述源極之 基2 = 一通道區’其中上述沒極與上述源極具 一導Π?、:且上述通道區具有-第二導電型態丄 力。' ^閘極層電子親和力小於上述半導體電子親和 門極發ΐ，上述半導體基底之材質包括矽。且上述 閘極介電層之材質包括氧化矽。 能根據本發明’上述第—導電型態可以為Ρ型導電型 Ϊ第ίΐϋ二導電型態可以為Ν型導電型態。或是，上 "$電里態可以為^^型導電型態，且上述第-導電型 態可以為ρ型導電型態。 疋弟一導電孓 根據本發明，上述閘極層之材質可以 carbon) :「籌的- 電子親和力係負值之材質，勺#氮化鋁（ain)或 表面鑽石。 材質，包括：氮化硼（M)或氫化（100) 根據本發明，上述閘極層被施以 為獲致上述之目的，本/摻雜。 電流的方法，主要,係包括本=1種：侧SFET之漏 中上述半導體基底具有—半導體電子親和^導體基底’其 -閘極結構於上述半導體基底表面，其中上述== 括-閉極層與失設於上述半導體基底與上述閉： 1227048
一閘極介電層。然後，分別形成一汲極與— 極結構兩側之上述半導體基底内，以於上述;及== 極之間的上述半導體基底内形成一通道區， 一上述源 與上述源極具有一第一導電型態，且上述通道區士 = 二導電型態。最後，施加一摻雜物於上述閘極層°中，二 述閘極層具有一閘極層電子親和力，#中上述‘ 士述第二導電型態。值得注意的是，上述閘極層電子ς和 力小於上述半導體電子親和力。
為使本發明之上述目的、 下文特舉一較佳實施例，並配 下： 特徵和優點能更明顯易懂， 合所附圖式，作詳細說明如 【實施方式】 請參閱第1圖，其顯示本發明之M0SFET之閘 剖面示意圖。-半導體基底6上包含有一閉極介電層： 及一閘極層8，且半導體基底6内包含有一源極區2以及一 沒極區4，係分別形成於閘極層8之兩側之半導體基底6 内，而位於源極區2與汲極區4之間的半導體基底6可提供 作為一通道。 八
由於閘極介電層1 〇通常係由厚度極薄的介電材質所構 成’因此載子（電子或電洞）容易自半導體基底6通道區經 由閉極介電層10穿遂（tunnel ing)至電晶體的其他區域， 因而造成漏電流（leakage current)產生。然而，載子所 欲穿遂的區域必須具有可用狀態（avai lable state)，才
1227048 五、發明說明（5) I提供載子穿遂。本發明 分別構成閘極層8 :::门的材料組合，以 極區4，用以消〜+導f 土底通道區、源極區2以及汲 生，一般說I示可用狀L ’以避免或減少漏電流的產 導體甬V漏電流可能發生的區域-為閘極層8與半 等體基底6通道區之間，如第i圖中雙 兴牛 極2與閘極層8重聂的卩敁 μ 另一為源 其中，閉極入^ 第1圖中雙向箭頭16。 ⑽ide> ^ "層1〇之材質例如為氧化矽（silicon 的二：能說明習副㈣之各材料組合所構成 第Γ圖之Λλ第2圖’係顯示根據習知材質所構成 距離，士\構的犯帶（energy band)示意圖。橫軸方向代表 .g .. ' 至右為閘極層8經閘極介電層1 〇到半導體基底6 道/區，而縱軸方向則代表各材質内部的電子能量。水平 線1係指使材料内部電子游離的狀態能量，即為真空能 、uum energy)，通常係為零，而各材質内的電子能量 狀1、相對於真空旎則為負值。根據習知，圖中顯示的Μ區 域係閘極層8的能帶，閘極層8通常由材質例如為經η型重 摻，的多晶矽所構成。圖中顯示的3 4區域係閘極介電層i 〇 的能帶’閘極層8通常由材質例如為經η型重摻雜的多晶矽 戶斤構成’半導體基底6通道區通常會施以ρ型重摻雜。而水 平線2 1與2 0分別係閘極層8之價帶（ν a 1 e n c e b a n d)下邊緣 與傳導帶（conduction band)上邊緣。斜線25與24係閘極 ’I電層1 0的成帶邊緣’由此可知閘極介電層係一絕緣物。 水平線22與28分別係半導體基底6通道區之價帶（valence 1^·Π· 0503-7583TWF(Nl);TSMC2001-1381;Felicia.ptd 第10頁 1227048
五、發明說明（6) band)下邊緣與傳導帶（c〇nducti〇n ban 2層8被施加一正偏壓，而導致半導體基底6通道=生 " 因此半導體基底6通道區的能帶28、22往下彎曲， 半導體基底6通道區的傳導帶邊2 8緣靠近費米能階 2二二。evel)Efs，靠近表面的電子濃度會快速增加，带 轉（lnversion)的情況。在反轉的情況下，反轉電子^ 2』與部分閘極層8的傳導帶具有相同能階，因此，反】 子29可以跨過閘極介電層1〇躍入閘極層8的傳導帶 = 一漏電流。習知閘極層8的電子親和力（electr〇n afhmtj) “大於半導體基底6通道區的電子親和力尤❶ 接著，繼續以nMOSFET之能帶示意圖說明本發明。C 首先，簡單說明各標示涵義。
Ef，G =閘極層8之費米能階 Ef，c=通道區之費米能階 Ef，s=源極區2之費米能階 Ef，d =沒極區4之費米能階
Vth=起始電壓（Eu與Ef，G的差值，約為〇·2〜〇·5ν) =閘極介電層1 〇之電壓（ν〇χ會隨著k增加而增加）
Vg =閘極層8之電壓 A：c=半導體基底6通道之電子親和力 =閘極層8之電子親和力 ^ ^ ^ ，對閘極層8與半導體基底6通道區之間區域討 :L。請配合第1圖之結構以及參照第3圖之能帶示意 ’本發明之特徵之一在於選擇閘極層8與半導體基底6通
1227048 五、發明說明（7) 道區之材料組合，使閘極層8具有較半導體基底6通道區小 的電子親和力Xg< Zc。當施加一起始電壓k於閘極層8， 在起始的狀況下，VG = Vth，且通常VGX = 0〜〇·3ν，半導體基底 6通道區之傳導帶邊緣33係於Ef s上方約〇· ! 5V處，且閘極層 8的傳導帶邊緣31與半導體基底6通道區之傳導帶邊3 能量差則為〜。其中，閉極介電二？壓緣ν33大的 小通常與操作電壓有關。為了防止通道之反轉層 ⑽ (inversion丨ayer)的電子36穿隧至閘極層8，二須使半導 體基底6通道區之傳導帶邊緣33低於閘極層8之傳導帶邊緣 31，使得閘極層8之傳導帶無適合的狀態（n〇 state)提供6 給反轉電子36。傳統上，當NM〇s電晶體被施以一逆向偏壓 至反轉狀態時，閘極層8漏電係由於電子由反轉層直接 ，閉極介電層10而達到閘極層8所造成。既然問極層8不且 ’因此無法提供直接穿遂途徑，如此可以 ;氏 閘極層漏電流的問題。 & 因此，閘極層8之製作可選用p摻雜之半導體材料，且 層8之材料的電子親和力（〜)與半導體基底6通 材料的電子親和力（XC)符合以下之關係式：心―之 一 Vnv 。 ⑽ 舉例而σ ，以s i作為通道之材料時，= 〇. 3 V， 2V，則閘極層8之材料需符合：以<4· 5V _ c = 〇.6Vl,jXG<3.9V，據此，本發明之閘極g ⑽ 下具有低電子親和力的本邋舻枓傲L 便』選用以 (9eV) ^ GaN( , 3 5eV l Jr ^ ： ^ ^ v h —3· 5eV) 、A1N( xG = l· 9eV)、具有負
1227048 _ 五、發明說明（8) 型電子親和力（negative electron affinity ;NEA)的材 料如··氫化（1 0 0 )鑽石、立方晶格之氮化硼。 然後’針對閘極層8與半導體基底6通道區之間區域， 在施加一偏壓於閘極層8的狀態下討論本發明。請配合第i 圖之結構圖以及參閱第4圖，第4圖係顯示Vg = Vdd的狀^下之 閘極-通道-基底之間的能帶（energy band)結構關係示音 圖。以N通道之M0SFET為例，在偏壓的狀況下， 顯示出閘極層8漏電流之最嚴重情形。匕c與匕e ‘ DD ’ 於VDD，通道-閘極介電層之界面的傳導帶邊緣係大 於Ef，c處。相較於第3圖可知，第4圖之％增加了（v二相备 通道之傳導帶邊緣44變化机15V。因此，可推二V )、 V I'—Λ—〇n15V)。若要符合前述第3圖之“ VOX = 〇.1V、Vth = 0.25V的條件，則第4 圖之v = v 果要Ef，c低於閘極層8傳導帶邊緣“的狀二“【3V。如 /〇>^~〇.3¥，可確保通道之反 ^、吏％(：- 至閘極層，亦可確保閘極層8之累穑曰雷」…、法直接穿隧 道，進而達成降低閘極漏電流的目、、。何…、法穿隨至通 體基底6通道區之材料時，二、、。例如以Si作為半導 材料需符合：<4 · 5 V _、/ 則本發明之閘極層8之 由上述可知，藉由選 之材料組合’以構成—特定 ^ =極介電層、通道層 的。 進而達成降低開極漏電流的ί累 0503-7583TW(Nl) ;TSMC2〇〇l -1381 ;Fel ι cia.ptd 第13頁 1227048
五、發明說明（9) 接下來，針對閘極層8與源極2之間重疊區域，在 極層8並且源極接地之狀態下討論本發明二σ =…圖係顯示當電晶體被施以一偏壓' 且' = $，在閘極層與源極（source)重疊的區域之能帶圖。 時’源極處於累積狀態（3〇〇：11111131：1〇11)，1主要 】：56。適當電壓\下，閘極層8也處於累積狀態，其主為要 載子係為電洞5 5。根據本發明，由於y < v - 0」3V)，且Efs低於閘極層8之傳導帶的邊緣，因此， 無論係由電子56直接自源極2穿隧至閘極層8抑或電洞W自 =二=8直接穿隧至源極2所引發的漏電流現象皆可以被有 、接下來，針對閘極層8與汲極4之間重疊區域，在閘極 層8被％以一負偏壓之狀態下討論本發明。當閘極層8被施 以一負偏壓時，漏電流是由於電子自閘極層8穿隧所引發 的。若採用P+摻雜的閘極層8，漏電流則改為源自閘極層8 的價帶。價帶電子的穿隧阻礙的高度較高，因此可以降低 穿隧電流。當IG非常小時，VG = 〇，VD = VDD的情況下，電子由 閘極層穿隧至汲，在閘極層8與汲極4重疊區域 之閘極層8與〉及極8皆處於空乏狀態（d e p 1 e t e d )。既然閘極 層8與汲極4重疊區域中，閘極介電層1〇的鄰近區域並沒有 自由載子，自然可以有效降低閘極層8與汲極4重疊區域的 漏電流。 根據本發明之觀念，除了選擇具有低電子親和力h之 材料做為閘極層8之外，亦可以選擇具有高電子親和力Xc
1227048 五、發明說明（10) 之材料做為半導體基底6通道區。 本發明雖以較佳實施例揭露如上，然 本發明的範圍，任何孰翌μμ适4士菇土备 m m ^ 精神和範圍内，ϊϋ此項技#者’在不脫離本發明之 保護範圍當視後；之；=二更飾’因此本發明之 甲明專利範圍所界定者為準。
0503-7583TW(Nl) ;TSMa〇01 -1381 ;Fe 1 i c i a. ptd 第15頁 1227048_ · 圖式簡單說明 第1圖係顯示一金屬-氧化物-半導體場效電晶體之結 構的剖面示意圖。 第2圖係顯示習知材質所構成之一金屬-氧化物-半導 體場效電晶體之能帶示意圖。 第3圖係顯示根據本發明之材質所構成之一金屬-氧化 -物-半導體場效電晶體，在Vc = Vth狀態下，於閘極層與通道 之間之能帶示意圖。 第4圖係顯示根據本發明之材質所構成之一金屬-氧化 物-半導體場效電晶體，在VC = VDD狀態下，於閘極層與通道 之間之能帶示意圖。 | 第5圖係顯示根據本發明之材質所構成之一金屬-氧化 物-半導體場效電晶體，在VG = VDD 且Vs = 0V狀態下，於閘極 層與源極區域之間之能帶示意圖。 底 •，基 1態體S層區區 明空導If極極極 說真半 ~ 閘源汲 ~ ~ ο ~ ~ 口 r-H c〇 11 oo 0/^ 符 層 電 介
壓 噚 ； 之壓 ;層電 壓電之 電介層 始極極 起閘閘 t o G V V V
0503 -7583TW(N1) ;TSMC2001 -1381 ;Fe 1 i c i a. ptd 第16頁 1227048 圖式簡單說明 vs〜源極區之電壓； vD〜汲極區之電壓；
"，c 4，S
Ef，a〜閘極層之費米能階 通道區之費米能階 源極區之費米能階
Ef，D〜汲極區之費米能階 Xc：〜半導體基底通道之電子親和力； 〜閘極層之電子親和力； 29、36、56〜反轉電子； 28、33、44、54〜通道之傳導帶邊緣； 3 5、5 5〜電洞； 2 0、3 0、4 1、5 1〜閘極層之價帶邊緣； 21、 31、42、52〜閘極層之傳導帶邊緣 24、25〜閘極介電層之能帶邊緣； 22、 32、43、53〜通道之價帶邊緣。
0503-7583TW(Nl);TSMC200M381;Felicia.ptd 第17頁
Claims (1)
1227048
之漏電流的方法’包括： ’其中上述半導體基底具有一 半導 1 · 一種抑制MOSFET 提供一半導體基底 體電子親和力； 極姓二f括：極結構於上述半導體基底表面，丨中上述閘 層：間i [Γ極層，夾設於上述半導體基底#上述閘極 層之間之一閘極介電層；以及 ^ ㊉其=f4汲極與一源極於上述閘極結構兩側之上述半導 ^ ^ ^以於上述汲極與上述源極之間的上述半導體美 導雷划能 ^ 其中上述汲極與上述源極具有一第一 ^ 上述通道區具有一第二導電型態，其中上述 第一導電型態不同於上述第二導電型態； 攻 力。其中上述閘極層電子親和力小於上述半導體電子親和 66古t如I ^專利範圍第1項所述之抑制M〇SFET之漏電流 、/ ，/、，上述半導體基底之材質包括矽。 女3、1_ A ^叫專利範圍第1項所述之抑制M〇SFET之漏電流 、、，/、，上述閘極介電層之材質包括氧化矽。 ΛΑ 如I印專利範圍第1項所述之抑制M〇SFET之漏電流 笛道^自t上述第一導電型態係P型導電型態，且上述 第二導電型態係N型導電型態。 · ^ 5·如=叫專利範圍第i項所述之抑制Μ〇§ρΕτ之漏電流 ^方Ϊ雷二：九述第一導電型態係N型導電型態，且上述 第一導電1>、係Ρ型導電型態。 6·如申明專利範圍第5項所述之抑制m〇sfet之漏電流
1227048
之材質係鑽石結構的 的方法，其中上述閘極層 (diamond-like carbon) 碳 〇 流 鋁 8. 的方法 9. 的方法 10· 的方法 11· 的方法 得上述 如:二專利範圍第5項所述之抑制M0SFET之漏電流 ，二5上述閘極層電子親和力係負值。 明專利範圍第1項所述之抑制M〇SFET之漏電流 ，、中>上述閘極層之材質係氮化硼（BN)。
如^申凊專利範圍第i項所述之抑制M〇SFET之漏電流 ，其中>上述閘極層之材質係氫化（100)表面鑽石。 如申請專利範圍第i項所述之抑制M〇SFET之漏電流 ，其中更包括：施加一摻雜物於上述閘極層内，使 閘極層具有上述第二導電型態。 12· —種抑制M0SFET之漏電流的結構，包括： 半導體基底，具有一半導體電子親和力； 一閘極結構，設置於上述半導體基底表面，其中上述 閘極結構包括一閘極層與失設於上述半導體基底與上述閘
極層之間之一閘極介電層，其中上述閘極層具有一閘極声 電子親和力；以及 θ 一汲極與一源極，設置於上述閘極結構兩側之上述半 導體基底内，使得上述汲極與上述源極之間的上述半導體 基底内形成一通道區，其中上述汲極與上述源極具有一第 一導電型態’且上述通道區具有上述第二導電型態，其中
0503-7583TWF(Nl);TSMC2001-1381;Fe1i c i a.ptd 第19頁 六、申請專利範圍 上述第一導電型態不同於上述第二導電型態； 其中上述閘極層電子親和力小於上述半導體電子親和 力。 13·如申請專利範圍第丨2項所述之抑制MOSFET之漏電 流的結構，其中上述半導體基底之材質包括矽。 14·如申請專利範圍第1 2項所述之抑制m〇sfet之漏電 流的結構，其中上述閘極介電層之材質包括氧化矽。 15·如申請專利範圍第丨2項所述之抑制MOSFET之漏電 流的結構，其中上述第一導電裂態係P型導電型態，且上 述第一導電型態係N型導電型態。 16·如申請專利範圍第丨2項所述之抑制MOSFET之漏電 流的結構，其中上述第一導電裂態係N型導電型態，且上 述第二導電型態係p型導電型態。 Π·如申請專利範圍第16項所述之抑制MOSFET之漏電 流的結構，其中上述閘極層之材質係鑽石結構的碳 (diamond-like carbon)。 1 8 ·如申請專利範圍第1 6項所述之抑制Μ 〇 S F E T之漏電 流的結構，其中上述閘極層之材質係氮化鎵（GaΝ)、氮化 銘（A 1 N )或其組合。 1 9 ·如申請專利範圍第1 6項所述之抑制Μ 0 S F E T之漏電 流的結構，其中上述閘極層電子親和力係負值。 2 0 ·如申請專利範圍第1 2項所述之抑制Μ 〇 S F Ε Τ之漏電 流的結構，其中上述閘極層之材質係氮化硼（Β Ν )。 2 1 ·如申請專利範圍第1 2項所述之抑制Μ 〇 S F Ε Τ之漏電
第20頁 〇503.7583TWF(Nl);TSMC2001-1381;Felicia.ptd 1227048 六、申請專利範圍 流的結構，其中上述閘極層之材質係氫化（1 0 0 )表面鑽 石。 22.如申請專利範圍第1 3項所述之抑制M0SFET之漏電 流的結構，其中上述閘極層被施以一 P型重摻雜。
0503-7583TWF(Nl);TSMC200M381;Felicia.ptd 第21頁
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