TWI227046B - Process of metal interconnects - Google Patents

Process of metal interconnects Download PDF

Info

Publication number
TWI227046B
TWI227046B TW092131480A TW92131480A TWI227046B TW I227046 B TWI227046 B TW I227046B TW 092131480 A TW092131480 A TW 092131480A TW 92131480 A TW92131480 A TW 92131480A TW I227046 B TWI227046 B TW I227046B
Authority
TW
Taiwan
Prior art keywords
layer
metal
opening
metal layer
patent application
Prior art date
Application number
TW092131480A
Other languages
English (en)
Other versions
TW200516709A (en
Inventor
Shao-Chung Hu
Yu-Ru Yang
Chien-Chung Huang
Original Assignee
United Microelectronics Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by United Microelectronics Corp filed Critical United Microelectronics Corp
Priority to TW092131480A priority Critical patent/TWI227046B/zh
Priority to US10/718,897 priority patent/US20050098892A1/en
Application granted granted Critical
Publication of TWI227046B publication Critical patent/TWI227046B/zh
Publication of TW200516709A publication Critical patent/TW200516709A/zh
Priority to US11/155,729 priority patent/US7397124B2/en

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76886—Modifying permanently or temporarily the pattern or the conductivity of conductive members, e.g. formation of alloys, reduction of contact resistances
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76805—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics the opening being a via or contact hole penetrating the underlying conductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
    • H01L21/76849—Barrier, adhesion or liner layers formed in openings in a dielectric the layer being positioned on top of the main fill metal
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76853—Barrier, adhesion or liner layers characterized by particular after-treatment steps
    • H01L21/76855—After-treatment introducing at least one additional element into the layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76853—Barrier, adhesion or liner layers characterized by particular after-treatment steps
    • H01L21/76855—After-treatment introducing at least one additional element into the layer
    • H01L21/76856—After-treatment introducing at least one additional element into the layer by treatment in plasmas or gaseous environments, e.g. nitriding a refractory metal liner
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76867—Barrier, adhesion or liner layers characterized by methods of formation other than PVD, CVD or deposition from a liquids

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Plasma & Fusion (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Wire Bonding (AREA)

Description

1227046 案號 92131480
五、發明說明（1) 發明所屬之技術領域 關於一種半導體製裎，且特別是有關於- 種金屬内連線製程。 先前技術 隨者半導體製程進入殊次微半广C U . N , > 又木（Deep Sub-micron)世 =，積體電路$元件的積集度（Integrati〇n)得以大幅提 幵。然而，在洙次微米的製程中也會因為元件的特性與其 材質而遇到一些問題。其中，因鋁金屬内連線本身材質的 電阻值（Resistance)以及抗電致遷移能力
Ulectr^migration KeSiStiVity)等特性，不能滿足深次 微米製程的需求，而為當今積體電路製程最急需解決的問 題。 雖然在積體電路製程中’以鋁作為金屬導線的技術已 經發展的相當成熟了 ，但是，在深次微米的半導體製程 中’常利用銅取代鋁製作内連線。這是由於銅具有電子遷 移阻抗值為銘之3 0至1 0 0倍、介層窗阻抗值降低丨〇至2 〇倍 以及銅之電阻值比鋁低3 0 %之特點。因此利用銅導線製程 配合使用低介電常數（Low K)材料之金屬間介電層 (Inter-Metal Dielectrics)，可有效降低電阻電容延遲 (R C D e 1 a y )以及增加抗電致遷移能力。 请參照苐1圖’由於銅金屬不容易被姓刻，因此銅製 程中的金屬内連線大多都以金屬鑲嵌（Damascene)的技術 來製作’也就是先提供基底1〇〇，且基底1〇〇上已形成有許 多元件（未繪示）。之後再於基底100上形成介電層1〇2a，
11797twf1.ptc 第7頁 1227046 — _案號92131480 _年月 曰 佟t_ 五、發明說明（2) 覆蓋於此些元件上，且介電層102a具有欲連接至基底1〇〇 之導線區域之金屬鑲嵌開口 1 0 8 a，然後在此金屬鑲嵌開口 1 0 8 a之中形成阻障層1 〇 4 a，再形成銅金屬層1 1 〇 a以填滿金 屬鑲欲開口 1 0 8 a。之後，進行化學機械研磨法（C h e m i c a 1 Mechanical Polishing)移除金屬鑲嵌開口l〇8a以外之多 餘的銅金屬層ll〇a。再於介電層102a及金屬層ll〇a上形成 另一介電層102 b，其具有欲連接至金屬層110a之金屬鑲 嵌開口 1 0 8 b，然後在此金屬鑲嵌開口 1 0 8 b之中形成阻障層 104b，再形成銅金屬層ii〇b以填滿金屬鑲嵌開口 l〇8b。之 後’進行化學機械研磨法移除金屬鑲嵌開口 1 〇 8 b以外之多 餘的銅金屬層1 1 〇 b，以形成金屬内連線結構。 然而，銅係屬於一種易氧化之金屬，所以在上述之金 屬鑲嵌結構製程中，銅金屬層110a/110b容易因氧化而在 表面形成氧化銅，造成銅金屬層ll〇a/ll〇b的電阻提高， 導致所謂内連線效能降低之問題。另外，由於銅是一種較 軟的金屬，且又容易因氧化而在表面生成氧化銅，而氧化 銅又不夠緻密，因此使得銅表面的性質難以控制，如此將 導致銅金屬層丨丨〇 a /丨丨〇 b在溼蝕刻及溶劑清洗的製程中， 可能會產生倒角輪廓，其例如是第1圖中之A、B處。另 外’若是在銅金屬層ll〇a/ll〇b的表面產生氧化銅，還可 能會對銅金屬層1 1 0 a / 1 1 0 b與阻障層1 0 4 a / 1 0 4 b間的結合度 產生負面影響。 發明内签 因此’本發明的目的就是提供一種金屬内連線製程，
1227046 _案號92131480_年月曰 修正_ 五、發明說明（3) 以避免其中之金屬層表面產生氧化而使其電阻值升高。 本發明的再一目的是提供一種金屬内連線製程，能夠 擴大製程窗，使内連線之效能提高。 本發明提出一種金屬内連線製程，此製程係先在已有 許多元件形成於其上的基底上，形成第一介電層覆蓋此些 元件。再於第一介電層中形成一第一開口，並於第一開口 内填入第一阻障層及第一金屬層，接著在第一介電層及第 一金屬層上形成第一膜層，並進行熱製程使第一膜層與第 一金屬層在接觸面產生反應，而在第一金屬層表面形成第 一保護層。之後，再移除第一膜層未與第一金屬層反應的 部分。 而且，上述之金屬内連線製程更包括在第一介電層上 形成一第二介電層，並覆蓋於第一保護層上。再於第二介 電層中形成第二開口 ，且第二開口會穿透第一保護層而暴 露出第一金屬層。接著在第二開口内填入第二金屬層，且 第二金屬層會與第一金屬層電性接觸。之後在第二介電層 以及第二金屬層上形成一第二膜層，並進行一熱製程，以 使第二膜層與第二金屬層反應，而於第二金屬層表面形成 一第二保護層。然後，再移除第二膜層未與第二金屬層反 應的部分。 由上述可知，本發明之金屬内連線結構係於金屬層表 面上形成有保護層，所以可以避免金屬層在後續製程中， 因產生非預期的氧化反應，而對整體元件的效能或是製程 的穩定性產生不當的影響。
11797twf1.ptc 第9頁 1227046 _案號 92131480_年月日__ 五、發明說明（4) 為讓本發明之上述和其他目的、特徵和優點能更明顯 易懂，下文特舉一較佳實施例，並配合所附圖式，作詳細 說明如下。 實施方式 第2 A〜2 J圖是繪示本發明一較佳實施例的一種金屬内 連線製程之步驟流程圖。請參照第2 A圖，此製程係首先提 供基底200，且基底200上已形成有許多元件（未繪示）。 之後在基底200上形成介電層202覆蓋於此些元件上’並在 介電層2 0 2中形成開口 2 0 8，開口 2 0 8例如是一欲形成雙重 金屬鑲嵌結構之金屬鑲嵌開口或是欲形成金屬導線之溝渠 (Trench)，或者為一欲形成插塞（Plug)之介層窗（Via)開 口或接觸窗（C ο n t a c t )開口或任何欲形成鑲嵌結構之開口 (圖式中僅以欲形成金屬導線之溝渠表示），而形成開口 2 0 8之方法例如是微影蝕刻技術。 然後，請參照第2 B圖，於開口 2 0 8的表面上形成阻障 層2 0 4，並覆蓋於介電層2 0 2之上。阻障層2 0 4的材質例如 是氮化钽（T a N )、氮化鈦或者鈦矽氮化物。以氮化钽為 例，形成阻障層2 0 4之方法例如是先以磁控D C濺鍍之方式 沈積一層钽金屬覆蓋介電層202，之後在含氮氣或氨氣之 環境中，藉高溫將钽氮化成氮化钽。此外，阻障層2 0 4的 形成方法還可以使用反應性藏鍵法（S p u 11 e r i n g )，利用成 分為钽的金屬靶，以氬氣與氮氣所混合之反應氣體離子轟 擊金屬靶，經由離子轟擊而濺出的钽，將與電漿内因解離 反應所形成之氮原子形成氮化钽，並沈積覆蓋於介電層
1 1797 twf1.ptc 第10頁 1227046 _案號92131480_年月曰___ 五、發明說明（5) 202之上。 之後，請參照第2 C圖，於阻障層2 0 4上形成金屬層 2 0 6 ，且填滿開口 2 0 8，金屬層2 0 6例如是由銅金屬所構 成。形成銅金屬層2 0 6之方法例如是物理氣相沈積法 (Physical Vapor Deposition ，PVD)或是化學氣相沈積 法(Chemical Vapor Deposition ，CVD) 〇 請參照第2D圖，接著以化學機械研磨（Chemical Mechanical Polishing，CMP)製程或是蝕刻製程移除開 口 2 0 8以外之銅金屬層2 0 6及阻障層2 0 4，剩下開口 2 〇 8内之 銅金屬層2 0 6及阻障層2 0 4。請參照第2 E圖，然後在介電層 202及金屬層206上沈積膜層210，且膜層210的沈積厚度例 如是10埃〜500埃，而膜層210之材質可以是導電材料或非 導電材料’且導電材料例如是錫（S η )、銘（A 1 )或是錫 銘合金（Sn-Pb)。 請參照第2 F圖，進行熱製程，以使膜層2 1 〇與銅金屬 層206產生反應而形成保護層212，由於膜層210在此熱製 程中會與銅金屬層206產生固態溶解或是化學反應，且不 會與"電層2 0 2產生任何溶解作用或化學反應，所以保護 層212會形成在銅金屬層2〇6的表面，以保護銅金屬層2〇6 之表面不易被氧化。且保護層212係由膜層21〇的材質及銅 混合而成’例如是銅金屬的固溶體或是化合物。另外，熱 製程的溫度係控制在一適當範圍内，例如是攝氏4 〇 〇度以 下，避免溫度過咼而對結構中之其他部分造成不良的影 響，並可降低製程之熱預算。
11797twf1.ptc 第11頁 1227046 案號 92131480 月 曰 修正 五、發明說明（6) 請參照第2(；圖，移除膜廣210未與銅金屬層2 0 6反應的 部分，其進行例如是化學機械研磨或是乾/溼式蝕刻，並 以介電層2〇2為化學機械研磨終止層（CMP stop layer ’ C S L ) /蝕刻終止層（e t c h s t〇p 1 a y e r )以移除之。如此 即完成一導電結構之製作，此導電結構例如是插塞結構、 導線結構或是雙重金屬鑲鼓結構。 請繼續參照第2 G圖，依照上述之方法所形成的導電結 構包括介電層2 0 2、阻障層2 0 4、金屬層2 0 6以及保護層 212。其中，介電層202係形成在基底2〇〇上，且介電層202 中係形成有開口 2 0 8，以暴露出基底2 〇 〇上之部分元件。此 外，開口208的表面上更配置有阻障層204，而阻障層204 上則係配置有金屬層2 0 6。其中，阻障層2 〇 4可以防阻金屬 層206在熱製程中離子擴散至例如是介電層202中，避免深 層能階的問題產生。而金屬層2 0 6則係用以在後續製程中 與其他金屬層作電性連接。另外，在金屬層206的表面上 係形成有保邊層2 1 2 ’其係用以保護金屬層2 〇 6，使其表面 不易氧化，避免金屬層206之電阻值提高。 在完成第2 G圖所示之導線結構後，還可以繼續在此導 線結構上形成與其電性連接之另一導電結構。請參昭第2 η 圖，於介電層2 0 2以及保護層212上再形成具有開;f〇8a之 介電層202a ’且開口208a會穿透保護層212，而暴露出銅 金屬層206。其中，開口208a視開口2〇8之結構而定而可以 疋雙重金屬鑲嵌開口或疋溝渠’或者是一介層窗開口或接 觸窗開口或任何欲形成鑲嵌結構之開口。之後於開口 2 〇 8 a
11797twf1.ptc 第12頁 1227046 _案號92131480_年月日__ 五、發明說明（7) 的表面形成阻障層204a，接著於阻障層204a上形成金屬層 2 0 6 a，且填滿開口 2 0 8 a，再以化學機械研磨法移除開口 208a以外之銅金屬層206a及阻障層204a，剩下開口208a内 之銅金屬層206a及阻障層204a。 請接著參照第21圖，在介電層202a及金屬層206a上沈 積膜層210a，並進行熱製程使膜層210a在與銅金屬層206a 的接觸面產生反應而形成保護層212a，以保護銅金屬層 2 0 6 a的表面不易被氧化。請參照第2 J圖，之後進行例如是 化學機械研磨或是乾/溼式蝕刻，並以介電層2 0 2 a為化學 機械研磨終止層/蝕刻終止層，移除膜層2 1 0 a未與銅金屬 層2 0 6 a反應的部分，即完成一導電結構。 在上述之說明中，金屬層206與金屬層206a之材質與 形成方法可以是相似或相同的。而阻障層2 0 4 a阻障層2 0 4 之材質與形成方法也可以是相似或相同的。且膜層2 1 0與 膜層2 1 0 a之材質與形成方法更可以是相似或相同的。 請繼續參照第2 J圖，以上述之製程所形成之結構包括 介電層202、阻障層204、金屬層206、保護層212、介電層 202a、阻障層204a、金屬層206a以及保護層212a。其中， 介電層2 0 2則係形成在基底2 0 0上，且介電層2 0 2中係形成 有開口 2 0 8，用以暴露出基底2 0 0上之部分元件。此外，開 口 2 0 8的表面上更配置有阻障層2 0 4，而阻障層2 0 4上則係 配置有金屬層2 0 6。其中，阻障層2 0 4可以防阻金屬層2 (ί6 在熱製程中擴散離子至例如是介電層2 0 2中，避免深層能 階的問題產生。另外，在金屬層2 0 6的表面上形成有保護
11797twf1.ptc 第13頁 1227046 _案號 92131480_年月日__ 五、發明說明（8) 層2 1 2 ，其係用以保護金屬層2 0 6，使其表面不易氧化，避 免金屬層206之電阻值提高。而在介電層202以及保護層 212的表面上，更配置有具有開口 208a的介電層202a，且 開口 2 0 8 a係穿透保護層2 1 2並暴露出部分之金屬層2 0 6。此 外，開口 2 0 8 a的表面上更配置有阻障層2 0 4 a，而阻障層 2 0 4 a上則係配置有金屬層2 0 6 a。另外，在金屬層2 0 6 a的表 面上形成有保護層2 1 2 a，其係用以保護金屬層2 0 6 a，使其 表面不易氧化，避免金屬層206a之電阻值提高。 在本發明另一較佳實施例中更包括在介電層上形成有 終止層，例如是化學機械研磨終止層或是#刻終止層，用 以保護介電層以及銅金屬層在化學機械研磨或是蝕刻製程 中不會被過度磨損或|虫刻。 第3 A〜3 K圖係繪示本發明另一較佳實施例之一種金屬 内連線製程之流程圖，在本實施例中，與上述實施例相同 之結構與膜層即以相同之標號標示，且以下將不再對其材 質或形成方法作贅述。 請參照第3 A圖，先提供基底2 0 0，且基底2 0 0上已形成 有許多元件（未繪示）。之後在基底200上形成介電層202 覆蓋於此些元件上，並於介電層202之上形成終止層300， 其例如是化學機械研磨終止層或是蝕刻終止層。請參照第 3B圖，於終止層300上形成開口308穿透介電層202 ，用以 暴露出基底2 0 0上之部分元件。請接著參照第3 C圖，在終 止層3 0 0以及開口 3 0 8的表面上形成阻障層2 0 4。請參照第 3 D圖，於阻障層2 0 4上形成金屬層3 0 0。請參照第3 E圖，以
11797twf1.ptc 第14頁 1227046 五、發明說明 案號 (9) 92131480
ΐ學機械研磨製程或是蝕刻製程移除開口 3 0 8之外的金屬 層300以及阻障層2 0 4 ，直到終止層3〇〇暴露出來，而保留 下開口 3 〇 8内之金屬層3 〇 〇及阻障層2 〇 4。而且，當终止声 3〇〇被暴露時，化學機械研磨製程或是蝕刻製程將會終曰 士，因此終止層3 0 0町以避免過度的研磨或蝕刻，而對介 電層202及金屬層300造成損壞。 /請參照第3F圖，在金屬層2 0 6以及阻障層2〇4之上表面 上形成膜層2 1 0。然後請參照第3 G圖，進行埶製程， :21〇與銅金屬層2 0 6產生反應而形成保護層212，由上膜 二210在此熱製程中會與鋼金屬層2〇6產生固態溶解或是化 :反應，且不會與終土層3 〇 〇產生任何溶解作用或化學反 〜，所以保護層2 1 2會形成在銅金屬層2 〇 6的表面，以保護 ，金屬層206之表面不易氧化，避免金屬層2〇6之電阻值提 咼且此製程之溫度係維持在一定的範圍内，例如是攝氏 4 〇 0度以下，避免溫度過高而對結構中之其他部分造成不 良的影響，並可降低製程之熱預算。請參照第3Η圖，進行 例如是化學機械研磨或是乾/溼式姓刻，移除膜層2 1 〇未與 銅金屬層2 0 6反應的部分，即完成一導電結構之製作。 請繼續參照第3 Η圖，依照上述之方法所形成的導電結 構包括介電層2 0 2、化學機械研磨終止層3 0 0、阻障層 204、金屬層206以及保護層212。其中介電層202係形成於 基底200上，而介電層202上則形成有終止層300，且終止 層3 0 0之材質例如是Si〇2、SiN、SiON、SiC、SiCO或是 5 l - 0 C N。此外，終止層3 〇 〇與介電層2 〇 2中係形成有開口
1227046 _案號 92131480_年月日_iMi_ 五、發明說明（10) 308 ，用以暴露出基底200上之部分元件，且開口 308的表 面上更配置有阻障層2 0 4，而阻障層2 0 4上則係配置有金屬 層206。另外，在金屬層206的表面上形成有保護層212 ’ 其係用以保護金屬層2 0 6 ，使其表面不易氧化，避免金屬 層206之電阻值提高。 在完成第3 Η圖所示之導線結構後，還可以繼續在此導 線結構上形成與其電性連接之另一導電結構。請參照第3 I 圖，於終止層300以及保護層212上再形成另一介電層 202a，並於介電層202a上形成終止層300a，再於終止層 300a上形成開口308a，且開口308a會穿透介電層202a以及 保護層2 1 2 ，暴露出銅金屬層2 0 6。其中，開口 3 0 8 a視開口 308之結構而定而可以雙重金屬鑲嵌開口或是溝渠，或者 為一介層窗開口或接觸窗開口或任何欲形成鑲嵌結構之開 口 。之後於開口 3 0 8 a的表面形成阻障層2 0 4 a，接著於阻障 層2 0 4 a上形成金屬層2 0 6 a，且填滿開口 3 0 8 a，再以化學機 械研磨製程或是蝕刻製程移除開口 3 0 8 a以外之銅金屬層 300a及阻障層204a，直到終止層300a暴露出來，而保留下 開口 3 0 8 a内之銅金屬層2 0 6 a及阻障層2 0 4 a。請接著參照第 3J圖，在終止層300a及金屬層206a上沈積膜層210a。再參 照第3K圖，進行熱製程，使膜層210a與銅金屬層206a產生 反應而形成保護層212a，由於膜層210a在此熱製程中會與 銅金屬層206a產生固態溶解或是化學反應，且不會與終止 層3 0 0 a產生任何溶解作用或化學反應，所以保護層2 1 2 a會 形成在銅金屬層206a的表面，以保護銅金屬層206a不易被
11797 twf1.ptc 第16頁 1227046 _案號92131480_年月曰 修正_ 五、發明說明（11) 氧化。之後進行例如是化學機械研磨或是乾/溼式蝕刻， 移除膜層210a未與銅金屬層206a反應的部分，即完成一導 電結構。 請再參照第3 K圖，以上述之製程所形成之結構包括介 電層202、終止層300、阻障層204、金屬層206、保護層 212、介電層202a、終止層300a、金屬層206a、阻障層 204a以及保護層212a。其中，介電層202係形成在基底200 上，且終止層300係形成在介電層202上，且終止層300與 介電層202中形成有開口 308，暴露出基底200上之部分元 件。此外，開口 3 0 8的表面上更配置有阻障層2 0 4，而阻障 層204上則係配置有金屬層206。另外，在金屬層206的表 面上形成有保護層2 1 2，其係用以保護金屬層2 0 6，使其表 面不易氧化，避免金屬層206之電阻值提高。而在終止層 300以及保護層212的表面上，更配置有具有開口 3〇8a的介 電層202a ’且開口308a係穿透介電層202a以及保護層 212 ’並暴露出部分之金屬層2〇6。此外，開口308a的表面 上更配置有阻障層2 0 4 a，而阻障層2 0 4 a上則係配置有金屬 層206a。另外，在金屬層2〇6a的表面上形成有保護層 212a ’其係用以保護金屬層2〇6a，使其表面不易氧化，避 免金屬層206a之電阻值提高。 在本發明之實施例中，是以銅金屬為例做說明，然 而，本方法也可以適用於其他使用各種易氧化之金屬材質 的製程’並不限定於使用銅金屬之金屬内連線製程。 本發明在易氧化的金屬層上形成一層用以保護金屬層
1 1797twf1.ptc 第17頁 1227046 _案號 92131480_年月日_iMz_ 五、發明說明（12) 表面不被氧化的保護層，以使金屬層保持原有之特性與電 性，而且可以避免在蝕刻金屬層時發生倒角輪廓 (undercut profile)的情形，另外還能保有金屬層與阻 障層間原有之結合度，使其不會因金屬層表面被氧化而降 低結合度。因此本發明之方法與結構可以改善易氧化之金 屬的可靠度，並擴大製程窗。 雖然本發明已以較佳實施例揭露如上，然其並非用以 限定本發明，任何熟習此技藝者，在不脫離本發明之精神 和範圍内，當可作些許之更動與潤飾，因此本發明之保護 範圍當視後附之申請專利範圍所界定者為準。
11797twf1.ptc 第18頁 1227046 _案號92131480_年月日_\Mz_ 圖式簡單說明 第1圖是習知技術之金屬内連線結構剖面圖。 第2 A〜2 J圖是本發明中一較佳實施例之金屬内連線製 程之流程圖。 第3 A〜3 K圖是本發明中另一較佳實施例之金屬内連線 製程之流程圖。 【圖式標示說明】 100a 、 100b 、 206 、 206a :金屬層 102a 、 102b 、 202 、 202a :介電層 104a 、 104b 、 204 、 204a :阻障層 108a 、 108b 、 208 、 208a 、 308 、 308a :開口 2 1 0、2 1 0a :膜層 2 1 2、2 1 2 a :保護層 300、300a :終止層 A、B :倒角輪廓
11797twf1.ptc 第19頁

Claims (1)

1227046 _案號92131480_年月日_iMz_ 六、申請專利範圍 1 . 一種金屬内連線製程，包括： 在一第一介電層中形成一第一開口； 在該第一開口内填入一第一金屬層； 在該第一介電層上以及該第一金屬層上形成一第一膜 層； 進行一熱製程，以使該第一金屬層與該第一膜層產生 反應，而於該第一金屬層之表面形成一第一保護層；以及 移除未反應之該第一膜層。 2 .如申請專利範圍第1項所述之金屬内連線製程，其 中該第一金屬層之材質包括銅。 3. 如申請專利範圍第1項所述之金屬内連線製程，其 中該第一膜層之材質包括一導電性材料或是一非導電性材 料。 4. 如申請專利範圍第3項所述之金屬内連線製程，其 中該導電性材料包括錫、鋁或是錫鉛合金。 5 .如申請專利範圍第1項所述之金屬内連線製程，其 中該第一膜層之厚度係介於10埃至500埃。 6 .如申請專利範圍第1項所述之金屬内連線製程，其 中該熱製程之溫度係低於攝氏4 0 0度。 7 .如申請專利範圍第1項所述之金屬内連線製程，其 中在該第一介電層中形成該第一開口之前，更包括在該第 一介電層之表面上形成一第一終止層。 … 8 .如申請專利範圍第1項所述之金屬内連線製程，在 移除未反應之該膜層之後，更包括：
1I797twf1.ptc 第20頁 1227046 _案號92131480_年月日__ 六、申請專利範圍 在該第一介電層上形成一第二介電層，覆蓋該第一保 護層； 在該第二介電層中形成一第二開口 ，該第二開口會穿 過該第一保護層而暴露出該第一金屬層； 在該第二開口内填入一第二金屬層，且該第二金屬層 會與該第一金屬層電性接觸； 在該第二介電層上以及該第二金屬層上形成一第二膜 層； 進行一熱製程，以使該第二膜層與該第二金屬層反 應，而於該第二金屬層之表面形成一第二保護層；以及 移除未反應之該第二膜層。 9 .如申請專利範圍第8項所述之金屬内連線製程，其 中該第二金屬層之材質包括銅。 1 0 .如申請專利範圍第8項所述之金屬内連線製程，其 中該第二膜層之材質包括一導電性材料或是一非導電性材 料。 1 1 .如申請專利範圍第1 0項所述之金屬内連線製程， 其中該導電性材料包括錫、鋁或是錫鉛合金。 1 2 .如申請專利範圍第8項所述之金屬内連線製程，其 中該第二膜層之厚度係介於10埃至500埃。 1 3.如申請專利範圍第8項所述之金屬内連線製程，其 中該熱製程之溫度係低於攝氏4 0 0度。 1 4.如申請專利範圍第8項所述之金屬内連線製程，其 中在該第二介電層中形成該第二開口之前，更包括在該第
11797twf1.ptc 第21頁 1227046
1 1797 twf1.ptc 第22頁
TW092131480A 2003-11-11 2003-11-11 Process of metal interconnects TWI227046B (en)

Priority Applications (3)

Application Number Priority Date Filing Date Title
TW092131480A TWI227046B (en) 2003-11-11 2003-11-11 Process of metal interconnects
US10/718,897 US20050098892A1 (en) 2003-11-11 2003-11-20 Structure and process of metal interconnects
US11/155,729 US7397124B2 (en) 2003-11-11 2005-06-16 Process of metal interconnects

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
TW092131480A TWI227046B (en) 2003-11-11 2003-11-11 Process of metal interconnects

Publications (2)

Publication Number Publication Date
TWI227046B true TWI227046B (en) 2005-01-21
TW200516709A TW200516709A (en) 2005-05-16

Family

ID=34546493

Family Applications (1)

Application Number Title Priority Date Filing Date
TW092131480A TWI227046B (en) 2003-11-11 2003-11-11 Process of metal interconnects

Country Status (2)

Country Link
US (2) US20050098892A1 (zh)
TW (1) TWI227046B (zh)

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7259463B2 (en) * 2004-12-03 2007-08-21 Taiwan Semiconductor Manufacturing Company, Ltd. Damascene interconnect structure with cap layer
KR100703973B1 (ko) * 2005-07-20 2007-04-06 삼성전자주식회사 이중 캡핑막을 갖는 반도체 소자의 배선 및 그 형성 방법
US7585760B2 (en) * 2006-06-23 2009-09-08 Intel Corporation Method for forming planarizing copper in a low-k dielectric
US8461683B2 (en) * 2011-04-01 2013-06-11 Intel Corporation Self-forming, self-aligned barriers for back-end interconnects and methods of making same
US20130307153A1 (en) 2012-05-18 2013-11-21 International Business Machines Corporation Interconnect with titanium-oxide diffusion barrier
US9087777B2 (en) * 2013-03-14 2015-07-21 United Test And Assembly Center Ltd. Semiconductor packages and methods of packaging semiconductor devices
US10032712B2 (en) * 2013-03-15 2018-07-24 Taiwan Semiconductor Manufacturing Company Limited Semiconductor structure
US10460984B2 (en) * 2015-04-15 2019-10-29 Semiconductor Energy Laboratory Co., Ltd. Method for fabricating electrode and semiconductor device
JP2021136269A (ja) 2020-02-25 2021-09-13 キオクシア株式会社 半導体装置

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6689689B1 (en) * 2000-01-05 2004-02-10 Advanced Micro Devices, Inc. Selective deposition process for allowing damascene-type Cu interconnect lines
US20040056366A1 (en) * 2002-09-25 2004-03-25 Maiz Jose A. A method of forming surface alteration of metal interconnect in integrated circuits for electromigration and adhesion improvement
US7727892B2 (en) * 2002-09-25 2010-06-01 Intel Corporation Method and apparatus for forming metal-metal oxide etch stop/barrier for integrated circuit interconnects

Also Published As

Publication number Publication date
US7397124B2 (en) 2008-07-08
US20050250312A1 (en) 2005-11-10
TW200516709A (en) 2005-05-16
US20050098892A1 (en) 2005-05-12

Similar Documents

Publication Publication Date Title
TW516108B (en) Dual damascene process using oxide liner as dielectric barrier layer
JP2811131B2 (ja) 半導体装置の配線接続構造およびその製造方法
US7215024B2 (en) Barrier-less integration with copper alloy
EP1083596B1 (en) A method to create a copper dual damascene structure with less dishing and erosion
US6943111B2 (en) Barrier free copper interconnect by multi-layer copper seed
US7443029B2 (en) Adhesion of copper and etch stop layer for copper alloy
TW541659B (en) Method of fabricating contact plug
JPS6110256A (ja) 集積回路の接点孔への相互接続線の自動位置決め方法
JP3348706B2 (ja) 半導体装置の製造方法
JP2007180407A (ja) 半導体装置およびその製造方法
US7397124B2 (en) Process of metal interconnects
US6248665B1 (en) Delamination improvement between Cu and dielectrics for damascene process
KR100331906B1 (ko) 반도체 장치의 제조 방법
JP2007180408A (ja) 半導体装置およびその製造方法
US20020187624A1 (en) Method for forming metal line of semiconductor device
US6831007B2 (en) Method for forming metal line of Al/Cu structure
JPH10209276A (ja) 配線形成方法
JPH0974095A (ja) 半導体装置の製造方法
KR100606544B1 (ko) 반도체 소자의 구리 배선 방법
KR100476707B1 (ko) 반도체 소자의 제조 방법
US11942324B2 (en) Method for BEOL metal to dielectric adhesion
TW567581B (en) A method to form copper damascene interconnects using a reverse barrier metal scheme to eliminate copper
JP4006720B2 (ja) 半導体装置及びその製造方法
KR100383756B1 (ko) 반도체 소자의 금속 배선 형성 방법
JPH11233517A (ja) 半導体装置の銅配線

Legal Events

Date Code Title Description
MK4A Expiration of patent term of an invention patent