TWI224263B - Pipelined low complexity FFT/IFFT processor - Google Patents

Description

1224263 五、發明說明（l) 發明所屬之技術領域 本發明提供一種訊號處理器，尤指一種2 3基（r a d i X - 2 3)快速傅立葉逆轉換（Inverse Fast Fourier Transform， IFFT)處理器。 先前技術 對於一正交分頻多工系統（Orthogonal Frequency Division Multiplexing, OFDM)而言，快速傅立葉逆轉換 /快速傅立葉轉換 （IFFT/FFT)處理器是一般調變/去調變 處理達到有效多載波（multicarrier)傳送所不可或缺之工 具。在許多正交分頻多工系統中，例如無線區域網路 (wireless local area network) 802.11 a標準中所使用 者，皆要求一種具高速度與即時處理能力，且能結合一簡 易方法而達成高資料處理效率之IFFT/FFT處理器。故達到 此項目的實為一重要的課題。 在本發明於本文中所引用之參考資料「用於超大型積 體電路之管線與並聯管線FFT處理器」（"Pipeline and Para 1 1 e1~pipe1ine FFT Processors for VLSI Implementation'’，IEEE Trans· Comput·，C -33(5): 4 1 4-426 of May 1 984，Ε·Η· Worl與 A.M· Despain所著） 提及2基管線單通路延遲反饋（racjix — 2 Single-path

1224263 五、發明說明（2)

Delay Feedback, R2SDF) FFT系統可提供高速度與即時處 理之能力。但是對於一個N點 F F T處理流程而言，此種設 計需要（1 A - 1 )個複數乘法器，意即需要一相對較複雜 龐大的工具才能完成此項處理流程。 由Shousheng He與Mats Torkelsson在美國專利案號 6，0 9 8，0 8 8中揭露，一 2 2基分頻化簡快速傅立葉轉換 (radix-22 Decimation - in-Frequency FFT)運算法及其處 理結構可降低整個設計之複雜性，將一 N點FFT處理流程所 需使用之複數乘法器減少到（1 og4N - 1 )個。此外， Shousheng He與Torkelson，Μ·亦在其文章「一種新穎管 線 FFT處理器」（nA new approach to pipeline FFT processor", Parallel Processing Symposium, 1996，

Proceedings of IPPS ’96， The 10th International， 1 99 6 )中揭露，一 23基DIF FFT演算法可以只需要（log8N — 1)個複數乘法器。然而其並未揭露任何與該演算法相關之 處理結構或設計。以上兩篇皆併於本文供參考。 在高速度與低複雜性的需求下，I F F T / F F T處理器目前 存有輸入號與輸出訊號的失序（d i s 〇 r d e r )問題。舉例來 說，分頻化簡（Decimation in Time, DIF) FFT處理器與 分時化簡（Decimation in Time, DIT) IFFT處理器可接收 一組S?、順序排列之輸入訊號，但卻會輸出一組沒有按順序 排列之輸出訊號，反之，當D I T F F T與D I F I F F T接收一組

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未按順序排列之輸入訊號時，其會傳送出按順序排列之輸 出訊號。例如在美國專例案號6, 0 98, 〇88中所述，若將輸 入點X [ 0 ]至X [ 1 5 ]順序按時輸入一丨6點D j F處理器中，盆頻 率輸出值X[0]至X[ 15]並不會照順序按時輸出，而是以下 列順序出現：X[0]， X[8]， X[4]， X[12]， XC2]， X[l〇J Χ[6], Χ[14], Χ[1], Χ[9], Χ[5], Χ[13], Χ[3], Χ[11], X [ 7 ]及X [ 1 5 ]。在任一情況中，輸入訊號或輸出訊號之失 序皆為使用IFFT/FFT處理器之電路系統會遭遇到的困擾。 發明内容 因此本發明之主要目的在於提供一種在IFFT/FFT n點 處理器中元成2 h异之結構系統。該結構系統只需要 (1 〇g SN - 1 )個複數乘法器，2x 1 og 8N個；r / 2複數旋轉器及 log8_I 7Γ /4複數旋轉器。 本發明之另一目的在於提供一種使用三疊單元蝶型電 路之即時結構系統。該三疊單元蝶型電路包含一蝶型I電 路（butterfly I unit, BFI)、 一蝶型 II電路（butterfly II unit，BFII)以及一蝶型 in電路（butterfiy ill un i t，BF I I I)。各該等蝶型電路皆具有其個別之簡易結構 系統’依據該處理器控制系統之管線步數器（p i p e 1 i n e step-count)而力口以控制〇

第9頁 1224263 五、發明說明（4) 本發明之目的又進一步提供一種具有重排序電路之 IFFT/FFT處理器，以解決上述習知IFFT/FFT處理器無法同 時滿足有序（ordered)輸入與有序輸出之問題。 卜 簡而言之，本發明之較佳實施例係揭露一種即時脑 管線轉換處理器，其包含一至多個蝶型二眷單元 個連接蝶型三疊單元與蝶型三疊單 出部分。該二疊單元包含一蝶型I單元、一蝶型π單元及

一蝶型I I I單元，二者係以串聯方式順序連接。該蝶型I =之輸入埠係作為該三疊單元之輸入埠，用以接收複數資 料（complex numbers)，而該蝶型ΠΙ單元之輸出埠係糸 該三疊單元之輸出埠。該複數乘法器係從其前端的三聶單 兀之輸出埠接收一複數結果，將其乘上從一控制單元^ 之一係數而產生一複數乘積。該輸出部分包含至少一 型I單兀，其輸入埠會接收從該複數乘法器傳來之 將轉換產生之複數輸出。該控制單元包含—管 存器（PiPeHne SteP — C〇Unt 其會‘ 二勃^ =遠稷數乘法器。該控制單元係依據儲存於該管線 ί it器之資Λ，控制各個蝶型1單元、蝶型11單元及 ϊ 一首iW’ Λ 數給各複數乘法器。本發明亦提 ;等浐入之：赵二？：該等轉換產生之複數的時域順序蛊 為寺輸入之禝數的頻域順序相合。 π 本發明之優點在於該蝶型丨單元、蝶型π單元及蝶型

第10頁 1224263 五、發明說明（5) ------〜 11^單元/系組成一蝶型三疊單元，而其輸出部分可以簡 的^式凡成實施。再者，本發明可使複數乘法器之數目 f μ 1)。本發明之另一優點在於該重排序電路可以 使轉換產生之複數以相同於輸入複數資料之順序輸出。因 此，、使用本發明處理器之電路系統不需要重新排列時域 頻域，進而減低外部電路系統之負擔。 實施方式 在本發明較佳實施例之詳細說明中將會揭露一種分時 化簡快速傅立葉逆轉換（DIT IFFT)電路，該電路係使用數 學係數（j)，而非係數（—j)，故可以減低整個電路之複雜 性。然而，正如熟於此項技術者所知，要將本發明所使用 之方法應用於其他類似的設計是一件頗為容易的工作。例 如要利用DIT IFFT系統建立DIF FFT系統時，只需要將原 來設計的輸入端取其共軛複數當輸入端，原來輸出端取其 共軛複數當輸出端，如同圖十四所示。 為了解本發明所利用之蝶型電路以及由處理器控制電 路系統提供給各複數乘法器之大量係數的決定方式，必須 對本發明所使用之數學基礎有概要性的了解。一 N點離散 傅立葉逆轉換（N-Point Inverse Discrete Fourier Transform, IDFT)具有以下通式：

1224263 五、發明說明（6) (公式 la) 在公式1 a中，刺為時域輸出，x[k]為頻率輸入，〇 $ η ^ Ν， 0 ^ k Ν，以及 fT^=exp〇x :2nnkf Ν) (公 式 lb) 藉由8基與2基指標映圖之遞迴應用，將下式帶入公式 la與lb中，可獲得DIT形式：

k = —λχ+ —+ λ4 2 1 4 ^ 8 ^ 4 及

Λ - + 2λ2 + 4λ3 + δ«4 其 中 • 0 k4 (N/8 0 k 3 卜 0 k 2 卜 0 k 1 卜 0 n4 (N/8

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第13頁 1224263 五、發明說明（8) + 2«2 + 4λ3 + 8«4]= ΣΣ Σ[Ζ(7& + 了七 + 〇+(一 + + "7是3 十是4)]。1。2。3。4 ^-ΟΑ,-OAj-O 4 S I ^ δ 將上文所定義之蝶型I單元（BFI) BFI(Xk3 + k4’n·) = ：Χ(> + 呈 k] + k4) + (-1)-Χ(号 + Xk3 + kj 帶入公式2，得到 xfri! + 2n2 + 4n3 + δη4]=

蝶型I I單元（BFI I)係定義為： BFII(y k3 + k4, nlt n2) = [BFI(y k3 + k4, + BFI(^ + + k4, rij)] 則公式2可進一步寫成： x[nx + 2tl2 +4n3 + δη4]

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五、發明說明（9) 最後，可藉由上述推論將蝶型Π I單元（BF I I I )定義

Hi, η2) + BFII(^+ Ik3 + k4,ni,n2)] BFIlKkpn!，n2, n3)«[BFII(k4, 並定義：

BFI1IxC3 最後公式2可改寫成： 言-1 (公式3)

4«! + 2«2 + 4«3 + δ«4]« 2 [λ4] X 式 值仵注意的是，公式3為一簡單（N/ 8 )點t fft計算 述步驟可遞迴應用到U/8% 8,其中p為遞

s - ^ ^ XT .上迷公式顯示蝶型I單元、蝶型I I -二# i 杈順序連接以形成一蝶型三疊單 掉 Φt 一 t 使用適當的係數以乘法方式連 接。此等完整之蝶剞二矗w _ tk ^ 'i,- 外τ 且早兀個數係以Ρ表示，而ρ值則由 一 輸出部分包含至少一蝶型三疊單 之係數，以乘法方式與最 兀之一。卩伤，該部分係經由適冬 後一細金敫ΛΑ J·世漭丨丨一忠^ 1224263

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複數加法器（5-to- 1 complex adder)而輕易完成。 、在下文中將會說明蝶型電路概念的廣泛應用方法。 、-為一般蝶型單元1 0流程的示意圖，該蝶型單元丨〇有兩ς 複數輸入端11 a與lib及兩個複數輸出端12a與m。當 端1 1 a接收一複數A，而輸入端1丨喊收一複數別寺，輪 12,表不複數A + B，輸出端12b則表示複數A — B。因此— 單元需要一複數加法路線與一複數減法路線。 ” 凊參閱圖一，圖二為本發明丨6點2 3基D丨τ I f f 之示意圖。如圖二所示，蝶型！單元（BFI)、 (BFII)及蝶型111單元（BFIIU係以串聯方式相連接早=成 元，以•法方式與蝶型三含：:獨，”單 輸出訊號，即從蝶型π Ϊ單元於Ψ 、·口。以寒型二豐單兀之 乘法器(在圖二中以之訊，，會傳給-複數 接收-组係數rn，將心：J當;：):該複數乘法器另會 部分之蝶型ϊ單元。傳入兮葙盔$ 數乘積，輸入輸出 器控制，其數學式如下亥後數乘法器之W’n係由管線步數 W, n = exp( jx 2ττ χ n/\Q) 值付注思的疋’在蝶型I / 4複數旋轉，其可以相近數學 I單元中間歇出 式表示： 現之W’ 2為7Γ

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1224263 發明說明（12) W， 2 与 0· 7071 +0·7071j 請參閱圖三，圖三為圖二16點23基 D IT IFFT流程設計 30之示意圖。DIT IFFT流程設計30包含一完整之蝶型三疊 單元3 7，藉由一複數乘法器3 8而以乘法方式與輸出部分3 9 連接。該蝶型三疊單元37包含一第一蝶型I單元31a、一蝶 型I I單元3 2及一蝶型I I I單元3 3。該輸出部分3 9包含一單、 獨之第二蝶型I單元3 1 b (因為1 6 = 2 4，而4除以3之餘數為 1 ) ° 一控制單元3 6會控制蝶型I單元3 1 a與3 1 b、蝶型I I單 元3 2及蝶型ill單元3 3之操作，並提供適當之係數給複數 乘法器38。該控制單元36包含一管線步數暫存器36a，其 會δ己錄當時的管線步數，對於一個N點I F F Τ處理器，管線 $數暫存器3 6 a會從0跑到Ν - 1。該控制單元3 6會依據管線 二^暫存器36a而控制蝶型三疊單元37、乘法器38及輸出 口P 分 3 9 〇 請參閱圖四，圖四為本發明蝶型I單元i 00之設計示意 滿:型1單元1〇0包含一複數輸入訊號X丨（k) 101以及 元女士訊號X〇(k) 1〇2。雖然依圖-中所示，蝶型1單 因Γ ΐ'/ί ΐη兩個ΐ人與兩個輸出，但在實際的應用上， 教i β必i炫為一官線結構，所以同時得到兩個輸入訊號 即ί 2 Ϊ ί件。兩個輸入訊號1〇1可以依管線步數值 (Ρ輸入讯號X1(k) 101中所指）在其個別之時間分別輸 1224263

五、發明說明（13) 入，k值係由管線步數暫存器36a決定，並依據輸出气 (k) 102中之k值於不同時間輸出其相對應之輸出訊號^ 1 02。因此，在圖四中所顯示之流程設計與圖一的 型單元運算規則並無衝突。蝶型I單元1〇〇包含一延遲 迴路，其係以緩衝器1 〇 3施行之。該緩衝器1 〇 3是一先進^ 出（first in first out, FIFO)緩衝器，其長度為l，可 以儲存預先輸入之複數χ !，値係如下所示： 1 w lx - Ν/(2χ 8ρ)

其中ρ即為上文有關數學原理介紹中所提及之遞迴 數’亦代表了包含該蝶型I單元1〇〇之蝶型三疊單元 ，，例如在第一蝶型三疊單元中，ρ=0,在第二蝶型三聂 單元中，ρ = 1，以此類推。輸出部分39之蝶型！單元迴路^ 的P值則為其前一個蝶型三疊單元的p值加丨。例如圖三 不之蝶型I單元3 1 &係位於第一蝶型三疊單元中，故宜 為〇，蝶型I單元3 1 b之ρ則為1，比其前一個連接之三、義 兀的P值多1。N則為該IFFT電路所設計要處理的資= 苎:T ’ IFFT 3〇之N值為I6。因此，蝶型j單元S1的緩衝 =大，、L為8,而疊形I單元31b之緩衝器大小匕為卜蝶型

1包含一減法器1〇4及一加法器1〇5。控制線106a與 1 〇6b係由控制單兀36所控制，並個別控 出選擇。多U 107a可接收從加法器之 複數〜和105a，也可接收先進先出緩衝器1〇3之輸出訊號

1224263 五、發明說明（14) 1 0 3 a ’多工器1 0 7 a係根據控制線1 〇 6 a選擇二者之一作為其 輸出訊號X〇(k) 102。多工器10 7b可接收從加法器105傳來 之複數總和105a與輸入訊號Xi(k) ι〇1，多工器i〇7b係根據 控制線10 6 b選擇其中一種作為其輸出訊號丨〇 3丨，傳送給先 進先出緩衝器103。故先進先出緩衝器1〇3會儲存從減法器 104得來的複數差值104a或輸入訊號Xi(k) 1〇1之其中一 種而輸出訊號X0(k) 102則為先進先出緩衝器1〇3之輸出 訊號103a與加法器1〇5之複數總和1〇5a兩者之一。 立明參閱圖五，圖五為本發明蝶型I I單元2 0 0之設計示 蝶單ί 2〇0的使用係如圖三所示之蝶型11單元 、/f = π μ早兀2 0 〇的刼作原理和蝶型I單元i 0 0非常相 ί 2^及且柏疋心該蝶型Π軍元200令包含一 "2複數旋轉 下，蛑型、τ δ的電路系統。在管線步數暫存器36a的指示 之一二脈週期接收一複數輸入訊號 出訊號202以二，Π ，號1〇2)’並產生一複數輪 元32係接收蝶型^1之在處理器電路3〇中，蝶型Μ ί大衝器2〇3係用以執行延遲反饋迴路，其緩 L 2 ~ N/(4x 8 p) 上式中，p值為該蝶型U單元2〇〇所在之蝶型三疊單元 1224263 五、發明說明（15) 之序，:而N為該IFFT處理器之點數。在圖三電路3〇之蝶 型II單tl3 2中’先進先出緩衝器2〇3之[值為4，因為16/4 X 8 0 = 4。蝶型I I單元2 〇 〇包含一減法器2 〇 4、一加法器 2 0 5、7Γ /2複。數旋轉器208，以及三多工器20 7a、2 0 7b及 2 0 7c。控制單元36係根據儲存於管線步數暫存器36a之資 料而驅動控制線2 0 6a、20 6b及2 0 6c，以決定多工器2 07a、 2〇71)及2 0 7〇:之輸出。而控制線2〇6&、2〇61)及2〇6(：之運作方 式係示於圖二。 清參閱圖六，圖六為本發明蝶型π丨單元3 〇 〇之示音 蝶型ΠΙ單元30 0係如圖三之蝶型ΙΠ單元33,而蝶^ 1^早το 30 0之操作原理與蝶型〗丨單元2〇〇相當類似。其不 其G ί ί路f i1 Svr另包含一 "4複數旋轉器3°8及 產1一 ΓΪΓ二時脈週期接收一複數輸人訊號3〇1，並 之仏山!1 f1輸出讯號302。輸入訊號301為蝶型II單元200 =出訊號202。例如在處理器電路3〇中， 元32之輸出訊號，作為其輸入訊號= 03係用以執行一延遲反饋迴路，緩衝 L 3 = N / ( 8x 8 ρ) 同樣地，Ρ係指蝶型I !丨單元3 0 0所在之蝶型三疊單元

第21頁 1224263 發明說明（16) 的序數，而N為該IFFT處理器之點數。在電路3〇中，蝶型 III單元3 3所包含的先進先出緩衝器303之l為2，因為16/8 X 8° = 2。蝶型III單元3 00包含一減法器304、一加法器 30 5、一 π /2複數旋轉器3 0 8、一 7Γ /4複數旋轉器3 0 9, °以 及四多工器307a、307b、307 c及307d。控制單元3 6係根據 儲存於管線步數暫存器36 a之資料而驅動控制線3 〇 6 a、 3 0 6 b及3 0 6c，以決定多工器3 0 7a、30 7b及3 0 7c之輸出。而 控制線3 0 6 a、3 0 6 b及3 0 6 c之運作方式係示於圖二。

蝶型I I I單元3 3之輸出訊號3 0 2會與控制單元3 6 (取自 係數表36b)所提供之係數w，[k]一起傳送至複數乘法器 3 8。該係數W ’ [ k ]也是由儲存於管線步數暫存器3 6 a之資料 來決定，即k為步數數值（step —count value) 36a，如圖 二所示。 一 最後，將自數乘法器3 8輸出之複數乘積傳給蝶型1單 $ 3lb，作為其輸入訊號1〇1。蝶型I單元η &之先進先出緩 衝器1 0 3僅為一個單元，而其控制方法是非常簡易的。 、 對16點DIT IFFT電路3 0而言，由反饋迴圈所造成之延 ，有以下情形··在第一訊號X [ 〇 ]輸入後經過丨6時脈週期 ^ ，第一個結果X [ 0 ]會被輸出。然而值得注意的是，雖然 母個輸出訊號X [ η ]都為一個輸入訊號χ [ k ]之快速傅立葉逆 轉換，但其在輸出時並未照輸入訊號之時間順序，而是以

1224263 五、發明說明（17) 下列順序輸出：X [ 0 ]，X [ 8 ]，X [ 4 ], X [ 1 2 ]，X [ 2 ]， x[l〇], χ[6], χ[14], χ[1], χ[9], x[5], x[13], x[3], x[ 11 ], x[7 ]以及 x[15]。 請參閲圖七，圖七為本發明7Γ /2複數旋轉器40 0之示 意圖。7Γ /2複數旋轉器40 0為蝶型I I I單元3 0 0中7Γ /2複數 旋轉器3 0 8與蝶型I I單元2 0 0中7Γ / 2複數旋轉器2 0 8之實施 方法。輸入7Γ / 2複數旋轉器4 0 0之複數X i( k )會有實數部分 X IR( k ) 4 0 1 a與虛數部分X n( k ) 4 0 1 b。同樣地，π / 2複數旋 轉器40 0之輸出訊號X〇(k)也會有一實數部分X〇R(k) 402a與 一虛數部分 X〇i(k) 402b。輸出訊號 X〇(k) = X!(k) (j)’ j為-1之平方根。要達到7Γ / 2複數旋轉，該ττ / 2複數旋轉 器4 0 0只需要將複數X彳k )的實數部分輸入訊號4 0 1 a作為輸 出複數X〇(k)的虛數部分輸出訊號40 2b，並將虛數部分輸入 訊號4 0 1 b乘以（-1 )並放在實數部分輸出訊號4 0 2a加以輸出 就好。其中，將虛數部分乘以（_ 1)的程序可藉由熟知此項 技術者已知之方法輕易完成。故要完成7Γ / 2複數旋轉器 4 0 0的設置是非常容易的。 請參閱圖八，圖八為本發明冗/ 4複數旋轉器5 0 0之示 意圖。該7Γ /4複數旋轉器5 0 0係一般蝶型I I I單元3 0 0之中 7Γ / 4複數旋轉器3 0 9的實施方法。7Γ / 4複數旋轉器5 0 0的設 計是根據公式5，接收一輸入複數Xk) 5 0 1並產生一相對 應之輸出複數X 〇( k ) 5 0 2 ’其關係如下·

第23頁 1224263 五、發明說明（18) X〇(k) = (2-1 + 2—3 + 2“ + 2-6 + 2'8)x (1 +j)x Xi(k) 該7Γ /4複數旋轉器500包含一 τγ /2複數旋轉器503，其 設計與圖七中的7Γ / 2複數旋轉器4 0 0相同；一 2 / 1複數加法 器504;五右位移器505a-505e;以及一 5/1複數加法器 5 0 6。首先，τγ / 2複數旋轉器5 0 3會將輸入複數X !( k ) 5 0 1乘 以（j )之後輸出，即輸出訊號5 0 3 〇 = X〖（k )x j。接著，複 數加法器5 0 4會接收從τγ / 2複數旋轉器5 0 3傳來的輸出訊號 50 3〇與該τγ /4複數旋轉器5 0 0原始的輸入訊號X /k) 501， 將兩者相加，得到輸出訊號504〇，其值為（1 +j)x XKk)。 然後位移器5 0 5 a會將輸出訊號5 0 4 〇右移一個位元，實際上 是將輸出訊號5 04〇乘上2 ―1，並將其結果以輸出訊號50 7a輸 出至下一流程。位移器5 0 5b會將輸出訊號5 04〇右移三個位 元，即對輸出訊號504〇乘上2 _3，得到輸出訊號5 0 7b。位移 器505c使輸出訊號5 04〇右移四個位元，也就是將輸出訊號 504〇乘以2_4，得到輸出訊號507c。位移器5 0 5d係將輸出訊 號5 04〇乘上2-6，右移六個位元，得到輸出訊號5 0 7d。同樣 地’位移器5 0 5 e將輸出訊號5 〇 4 〇乘以2 _8，也就是右移八個 位元而產生輸出訊號5 〇 7 e。最後加法器5 0 6會接收輸出訊 唬5 0 7 a - 5 0 7 e，得到五者之複數總和，作為其輸出訊號X 〇 (k ) 5 0 2。由此可知，π / 4複數旋轉器5 0 〇只需要一 π / 2複 數方疋轉器5 0 3、一複數加法器5 〇 4與5 0 6，以及五右位移器 505 a至505e，便可容易地完成執行。

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在圖二與圖三中用來完成本發明16點1)11[11?1^3〇之 方法可貫施到點數更高的例子中，習知此項技術者要運用 此理論時，必須相當清楚在前文中所討論的數學基礎及實 施方法，以便在實施時能掌握蝶型！單元i 〇 〇、蝶型丨丨單元 2 0 0及蝶型I I I單元3 0 0和適當先進先出緩衝器大小的使 用二舉例如圖九，圖九為本發明32點2 3基dit IFFT流程的 不意圖，其設計係以上文所探討者為基礎。其中蝶型1單 兀、蝶型II單元及蝶型II單元之實施方法與圖四、圖五及 圖六所提及之一般蝶型ί單元1〇〇、蝶型丨丨單元2〇〇及蝶型 III單元3 0 0相同。圖九中w，4項表示冗/4複數旋轉器，係 數 W’ η之通式為 W，n = exp( jx 2ρχ η/32)。 请參閱圖十，圖十為圖九本發明3 2點2基D丨τ夏f 理器6 0 0流程^的設計示意圖。如圖十所示，該ifft 6〇〇係 依據該控制單元6 0 6中之管線步數暫存器6〇6，按時 收32個頻率輸入訊號x[k] 6〇1 (鷗〇至31)，並產予生貝未序接 序之輸出訊號x[n] 6〇2。該IFFT 6〇〇包含一蝶型三聂

以一複數乘法器608與輸出部分6〇9連接。在這^例 子中，由於3 2 = 3 5，5為3的倍數加2,故輸出部分6 一蝶型！單元6〇lb及一蝶型η單元6〇2b,兩者係=順6 0 9^ ί ^ ί蝶型Π皁兀6〇2b之輸出埠係作為該1FFT 60 0之最後 輸出埠。所有的蝶型丨單元6 〇 i痛6 〇 i b、 與602b’以及蝶型⑴單元6 0 3皆以蝶w單元

第25頁 1224263 五、發明說明（20) I單元2 0 0及蝶型I I I單元3 0 0的方法實施，其中，依各蝶型 單元所在的三疊單元序數，使用不同之p值和N值，以決定 |個別之先進先出緩衝器緩衝器大小。例如，蝶型I單元 6 0 1 a的先進先出缓衝器緩衝器大小L為1 6 ;蝶型I I單元 602a的先進先出緩衝器緩衝器大小L為8 ;蝶型π丨單元的 I緩衝器大小L為4。在輸出部分 609中’由於p = 1，故蝶 型ί單元6 0 1 b的先進先出緩衝器緩衝器大小L為2，而蝶型' Π單元6 0 2 b之緩衝器大小L為卜 控制單元係根據儲存於管線步數暫存器6 0 6 a的資料來 I對每個蝶形單元中的多工器做控制，其控制情況係如圖九 I所示。係數W，n係存於控制單元6 0 6之係數表6 0 613内，依據 儲存於管線步數暫存器6 0 63中之資料被提供給複數乘法器 ^ 0 8。如同。圖三之電路3 〇，控制單元6 〇 6以輸出訊號6 〇 5控 f蝶型單元6〇la、601b、602a、602 b及60 3並提供複數 ==，給乘法器608，其中該輸出訊號605係由一狀態機器

Lv 本發明中，該狀態機器的實施即為控制單元 二二，離制Λ元606所包含的步數暫存器6〇6a會指示:當時 的汰悲’以決定輸出訊號60 5。 丁 I程之Ξί圖Ui與相圖對十摩本發明64點23基DIT IFFT流 十二。蝶型I單元、蝶^ IFFT電路70 0設計係示於圖 五及圖六之蝶刑τ Γ 1早70及蝶型I I單元與圖四、圖 早70 1 0 0、蝶型π單元2 0 0及蝶型I I I單元 1224263 五、發明說明（21) "~ 3 0 0—樣。在圖十一（A)與圖十一（B)中，w，8表示冗/4複數 旋轉器。係數70 6b W’ n = exp( jx 2ρχ η/64)。該控制單 元7 0 6如同一狀態機器，而其中之管線步數暫存器”。會 決定當時的狀悲，驅動控制單元7 〇 6之控制訊號7 0 5，其演 异流程可參閱圖十一（A )與圖十一（Β )。值得注意的是輸出 部分70 9包含一完整的蝶型三疊單元，因為ρ =丨，64二； 6，而6為3的倍數。 請參閱圖十二，圖十三為本發明另一實施例i 2 8點2 3基 D I T I F F T處理器8 0 0。由於1 2 8 = 2 7，7除以3餘1，故該輸 出部分8 0 9僅包含一蝶型I單元801。電路8〇0包含兩個蝶型 二璺單兀807a與807b，其p值分別為〇與卜而輸出部分8〇9 之P值為2。其中’蝶型三疊單元8〇7响蝶型三疊單元8 0 7b 之間係以複數乘法器808a連接，蝶型三疊單元8〇7b與輸出 部分8 0 9係以複數乘法器8 0 8b連接。根據儲存於管線步數 暫存器8 0 6 a之資料’控制單元會從係數表8 〇 6 b中提供係數 W’ 1 [k]與W’ 2 [k]給複數乘法器808a與8 0 8b。如同前文所數 之例子，控制單元8 0 6係根據管線步數暫存器8 0 6 a而決定 係數8 0 6 b，以及輸出控制訊號8 0 5。 圖十四為本發明IFFT/FFT處理器9 0 0之方塊圖。當電 路開關9 0 1接到共軛複數電路系統9 0 2時，該處理器9 0 0係 當作一 D I F F F T處理器使用，接收位址輸入訊號I [ x ]並產 生相對應（但未排序）之頻率輸出訊號〇 [ X ]。當電路開關

第27頁 1224263 五、發明說明（22) 9 0 1揍到越過該共輛複數電路系統9 0 2的接點時，處理器 9 0 0係當作DIT IFF T使用，接收頻率輸入訊號I [X]並產生 相對應（未排序）之位址輸出Ο [ X ]。不論是選擇I FFT或 FFT，都有一必須正視的問題-處理器的輸出訊號順序並未 對應於輸入訊號的順序，而此問題亦同樣發生在D I F IFFT/DIT FFT處理器中。為使連續的輸出訊號與其相對應 之連續輸入訊號有一致的順序，本發明提供一重排序方法 (reordering procedure)，該重排序方法是由額外的緩衝 記憶體（buffer memory)來達成。一 N點即時處理器 (N-point real-time processor)通常需要兩個各含有N複 數槽溝（s 1 〇 t )記憶體之緩衝器：一緩衝器用來儲存流過該 處理器之資料，而另一緩衝器用來輸出經過重排序之資 料。但事實上，如果能同時支援和重排序長度大於N之連 續輸出訊號，那麼使用一個只有N資料溝槽之記憶體是可 行的，吾人稱為「兩相記憶位址控制（two-phase memory address control)」。為使讀者易於了解，將以前文所提 之D IT IFF T處理器做說明，而同樣方法也可適用於DIF FFT、DIF IFFT及 DIT FFT處理器。 請參閱圖十五，圖十五為本發明支援排序輸出之1 6點 23基D IT IFFT處理器1 0 0 0的方塊圖。處理器1〇〇〇包含圖三 之1 6點2 3基D I T I F F T電路3 0，以及一重排序電路 (reordering circuit) 1100，其係連接於該 16點 2 3基 DIT IF FT電路3 0之輸出部分，由輸出線1〇〇2連接。該重排序電

第28頁 1224263 五、發明說明（23) 路110 0包含一雙埠隨機存取記憶體（Duai-port RAM) 1101，在管線步數暫存器100 4之指示下，可以在同一時脈 週期（clock cycle)中，同時支援讀出操作（read operation)與寫入操作（read operation)，該 RAM 1101 係 作為重排序電路1 1 〇 〇之緩衝裝置。RAM 1 1 0 1具有儲存N複 數的空間，即記憶溝槽，由〇至N - 1位址。在本例子中，該

DIT IFFT處理器1〇〇〇為一 16點處理器，N = 16，故RAM I 1 0 1有1 6複數記憶溝槽，用以記憶〇至1 5位址。重排序電 路11 〇〇另包含一作為位址延遲裝置之記憶閃鎖器（latch) 1102’例如一 D型正反器（D-type flip-flop)，用以緩衝 RAM 1 1 0 1之單一記憶位址。重排序電路丨丨〇 〇也必須在控制 單元1 0 0 6上加入一些裝置：一位址產生裝置，即位址對照 表1 1 0 3，一週期位元π 〇 4，以及其他可以支援下述功能之 電路系統。該支援電路系統之設計應為熟知此項技術者所 能輕易完成，故不在此贅述。 RAM 1 1 0 1亦作為該重排序電路1 1 〇〇之定址裝置，具有 一讀出位址線11 〇 1 r與一寫入位址線i j i w。從j F F T單元3 〇 之輸出部分所傳來的輸出訊號i 〇 〇 2，會依據寫入位址線 II 01 w的指示寫入RAM 11 〇1之記憶位址溝槽中，而ram 1 1 0 1會依據讀出位址線1 1 〇 1 r之指示，從記憶位址溝槽中 所含有之複數資料產生一輸出訊號i 〇 〇 3傳送出去，此等 RAM 1 1 0 1之操作應為熟知此項技術者所能了解的。該記憶 閃鎖器1 1 0 2係設於該讀出記憶線1 1 〇 1续該寫入位址線

第29頁 1224263 五、發明說明（24) 之間，因此該記憶問鎖器11〇2可從讀出位址線ιι〇卜 丨獲仵一位址，並在下一時脈週期中（該管線步數暫存器 10^決定時）將該位址提供給寫入位址線u〇lw。該記憶 f态11 0 2之目的僅在於管線步數暫存器i 〇 〇 4指示下，將該 讀出與寫入位址延遲一時脈週期。經由控制單元】〇〇6 g 含之位址對照表1103與週期位元11〇4,控制單元1〇〇6合 |讀出位址線ii〇lr傳來之訊號，由寫入位址線11〇1*傳;/ RAM 11〇卜位址對照表1103的内容為輸入位址11〇3縱° 之位^列表，該週期位元11〇4是用來決定記憶位址的狀 悲。在輸入完整的N訊號後（由管線步數暫存器1〇〇4決定， 在f例中N為16)，週期位元1104會跳換。當週期位元ιι〇4 &換後，在管線步數暫存器1 004之指令下，控制單元ι〇〇6 y〇±3i，提供讀出位址&RAM 11〇1。當該週期位元n〇4清 除牯，控制早7C 1 00 6也會根據管線步數暫存器1〇〇4提供一 位址（經由位址讀出線1101r)。在兩種狀態中，用於指示 址Λ數/於管線步數暫存器1 0 04中之資料大 y虽邊官線步數暫存器1 0 04儲存之資料數值為Ν ι時，在 个例中，該數值為15,週期位元11〇4會被跳 |週期位元跳換裝置，例如比較器或智慧位元邏輯等）。種 在IFFT 30中，16個輸入訊號χ[〇]至χ[ΐ5]會在時間τ 至順序輸入電路30中，同時，管線步數暫存器36a亦會0 提供相對應之資料〇至15。請參考表一’輸出訊號i〇〇2b 第30頁 1224263

x[0]至χ[15]開始輸出至RAM 11〇1的時間為u 位址對照表1 1 〇 3具有Ν輸入位址〇至Ν 立會

^ 1〇°4^ ^ .Β x?n]V；III 序。Μ輸入位址可提供排序之解碼資料，如表二所^貝 "月參閱表二，表二可說明重排序電路11〇〇之操。 IFFT之輸出訊號1 002 χ1[η]係相對應於在 ，f )二號;輸出訊號1 002 χ2[η]係相對應於在 Tf ts輸人之輸人訊號1001;而輸出訊號1〇〇2 二， 對應於在時間Τ'3禹T4輸入之輸入訊號1〇〇1。 ]係相 於管 位址 提供 知此 置。 步數 照表 出位 時， 存於 相型 當週期位元1104設定為1時，控制單元 線步數暫存器1〇〇4中之資料加丨，所得结^=錯存 對，表U03中，獲得一讀出位址，該讀出果位曰址&不到 給項出位址線1 1 〇 1 r，此即為第一相型位址。 Θ破 項技術者，應能很容易便了解此等動作所热 例如’在時間τ丨捋’週期位元丨丨04為丨 ^裝 暫存器1〇〇4之資料數值為0;將此數值加f♦存作^管線 1U3之輸入位址1103i(I丨）。因此’ ram在日^ ^址對 二二出位址線1101〇為8。當週期位元u〇‘T除叉讀 控制早兀1 0 0 6會設定讀出位址線11〇1得 伽'、為0 管線步數暫存器1〇〇4之資料大i之訊號了;二==錯 位址。無論哪一種相型位址，提供給讀出位卩址岛線第二 1224263 五、發明說明（26) 1 loir之相同位址皆會在經過一時脈週期之後藉由記憶閃 |鎖器11 0 2而被傳达給寫入位址線1丨〇 i w。卷管線步數 1器1 004的資料數值達到Ν-i時’在本例中:u，該週期: 元1104會從0跳換至1，或從丨跳換至〇。雖然會有N時脈週 期之延遲’其輸出訊號100 3會是輸出訊號1〇〇2的一連串 序即時輸出。 上述將輸出訊號重排序的概念是非常普遍的，在第一 |局部時域T1輸入之一連串輸入訊號x[k]會在一第二局部時 域T2中經由處理器轉換成相對應的連串輸出訊號χ[η]。於 j上述實施例中’當管線步數暫存器丨〇 〇 4由〇至1 5 (即Ν —丨）跑 •完整的管線週期時會記錄每一局部時域。在此處所指之 排序（order ing)係指在第一局部時域Τ1之時間T1 j下輸入之 輸入訊號X[p]會在第二局部時域T2之時間T2產生一相對應 輸出訊號χ[ρ]，其中ρ之數值係介於〇至Nq，即〇至1 5。 ^此’雖然在上述實例中，輸入訊號Χ [ 〇 ]至X [ i 5 ]係有順 、、地由小至大輸入’但這並不是本發明重排序之程序中的 條件。例如，一個經過設計的電路，可以將由大至小 | =順，輸入之一連串訊號X [丨5 ]至χ [ 〇 ]以經過重排序之方 重將Λ號X [ 1 5 ]至X [ 〇 ]呈遞減的順序連續輸出。本發明之 I排序電路能使輸入訊號與輸出訊號隻局部時域相合。 丨 如上文所述，可將重排序電路11 0 0應用到Ν為任何數 之處理器中’其條件為：對於一組離散於局部時間間隔

第32頁 !224263 五、發明說明（27) 一· T{T〇，T〗，…，Tn}之未排序資料（X。，Xl，···，Xn}，每一個在 時間T所產生之X k，會對應一個在時間τ產生之X〗，如表一 所示。例如，X 1 [ 8 ]係在管線步數資料1 (儲存於圖十五令 管線步數暫存器1 〇 〇 4 )時出現，相對應地，X 1 [ 1 ]便會在管 線步數資料為8的時候出現；在圖九、圖十一（A)、圖十一 (B)的情況亦為如此。 ^ 本發明之重排序電路並未限制於D I T I FFT處理器中， 該重排序電路亦可適用於DIF FFT處理器。不只如此，該 重排序電路在DIT FFT與DIF IFFT處理器中皆可應用，其 方式是輸入未排序之輸入訊號而產生排序之輸出訊號，如 圖十六所示。 在上，重排序電路中所使用之記憶體係用於緩衝資 ’其必須能在每一由管線步數暫存器指示之管線週期中 ^母^次/線/數暫存器所儲存之資料增加1時）進行讀出操 %二:ΐ ί作。但這並不意味一個雙埠隨機存取記憶器模 已疋=了 f的，此種設計僅為本發明之較佳實施例而 亦π处ΐ=中，使用一標準單埠隨機存取記憶體模組 I了犯達成本發明所需求之同樣效 了能夠在同一營飧裎你由、# t在本實^例中，為 數暫存:5，丨、二ί#作中進们^買出寫人操作，每一管線埠 人位址埠亦是如此。在一RAM匯流^而=出寫 控制單元得到的讀出位址，在二週‘會使用 週期中，會使用由記憶

第33頁 1224263 五、發明說明（28) 閃鎖器傳來之位址。 最後’讀者應明瞭的是，有很多裝置可以產生本發明 重排序電路的第一狀態所需之位址，意即位址對照表並非 達到重排序程序之唯一方式，該重排序電路鎖需之位址可 以如表四所列之方式計算得知，表四和表二大致相同，但 ^四疋以一進位方式來表示，吾人可清楚看到由二進位表 不之部分僅為其索引指令之二進位的「反射」。此處「反 射」係心原來之最大有效位元（the most significant b i t, M S B )會經反射而成最小有效位元（七乜e 1 e a s t

significant bit， LSB)，而第二 MSB則會反射成第二 巧^依此類推。例如輸入位址之指令〇〇〇1所具有的值為 〇 ’而輸入位址1 〇丨〇所具有之值為〇丨(n。此種位元反射 理可以使用已知之簡單邏輯操作來完成而取代位址對 入一 ϊ Ξ w，本發明*供一蝶型s 4，元，其包 =人f t早兀、一蝶型11單元及一蝶型111單元，以及一 型1單元之輸出部分，其係以一複數乘法器

ΐ H 3單ΐ:該蝶型11單元包含—冗/2複數旋 器:r攄Κ 1单元包含一7" /2與一 π /4複數旋轉 官線步數資料，該蝶型1單元、蝶型II單元以 數乘法器。早糸被一控制電路控制，並提供係數給該複 'σ 者，本發明另提供一重排序電路，使得輸出

第34頁 1224263 五、發明說明（29) 訊號在時域中的順序與輸入訊號在時域中之順序相合。對 一 N點即時處理器，該重排序電路只需要一具有N溝槽之緩 衝器用以儲存N複數資料，便可提供即時之排序輸入與輸 出，且不會限制或破壞整個輸出與輸入之連續性。其中， 重排序緩衝記憶體之讀出與寫入操作會被延遲，使得在該 重排序緩衝記憶體的一位址進行讀出動作後，在下一管線 週期中會接著對同一位址進行寫入操作。位址對照表之使 用可決定重排序緩衝器之讀出位址，而該位址對照表係根 據儲存於管線步數暫存器之資料而得到索引指令。 以上所述僅為本發明之較佳實施例，凡依本發明申請 專利範圍所做之均等變化與修飾，皆應屬本發明專利之涵 蓋範圍。

第35頁 1224263

圖式簡單說明 圖示之簡單說明： 圖一為一般蝶型單元的示意圖。 表 圖二為本發明1 6點2 3基D I T I F F T流糕的不意圖。 圖三為圖二1 6點2 3基D I T I F F T流程設計的方塊圖。 圖四為本發明蝶型I單元的設計示意圖。 圖五為本發明蝶型I I單元的設計示意圖。 圖六為本發明蝶型I I I單元的設計示意圖。 圖七為本發明π / 2複數旋轉器的示意圖。 圖八為本發明7Γ / 4複數旋轉器的示意圖。 圖九為本發明3 2點2 3基D I T I F F T流程的示意圖。 圖十為圖九3 2點2 3基D I T I F F T流程設計的方塊圖。 圖十一（A)與十一（B)為本發明64點23基DIT IFFT流程 的示意圖。 圖十二為圖十一（A)與十一（B) 64點2 3基D IT I FFT流程 設計的方塊圖。 圖十三為本發明128點2 3基D IT IFFT流程設計的方塊 圖。 圖十四為本發明快速傅立葉逆轉換/快速傅立葉處理 器的方塊圖。 圖十五為本發明提供有序輸出訊號之1 6點2 3基D I T I F F T流程的方塊圖。 圖十六為本發明提供有序輪出訊號之丨6點2 3基D j τ I F F T流程的方塊圖。

第36頁 1224263 圖式簡單說明 表一為本發明管線步數資料與輸出值的對照表。 表二為本發明資料輸入位址與資料輸出位址的對照 表。 表三（A )及表三（B )為本發明重排序電路之操作資料 表。 表四為本發明資料輸入位址與資料輸出位址的對照 表0 圖示之符號說明： 10 蝶形單元 11a，lib 輸入端 1 2a，1 2b 輸出端 2 0 快速傅利葉逆轉換流程 蝶型I單元 蝶型I I單元 控制單元 步數暫存器 係數 蝶型三疊單元 輸出部分 3 0,4 0,6 0 0,7 0 0,80 0 DIT IFFT 流程設計 31a,31b, 601a, 601b,801 32, 602a, 602b 33, 6 0 3 蝶型I I I單元 3 6, 6 0 6, 70 6, 8 0 6, 1 0 0 6 36a,606a,706a,806a,1004 36b, 606b, 706b,806b 37, 607,807a, 807b 38 乘法器 39, 609,709,809 100 蝶型I單元

第37頁 1224263 圖式簡單說明 101，201，203i，204i，301，303i，304i，309i，401a， 401b, 60 1, 1 0 0 1 , 2 0 0 1 輸入訊號 102,103a,103i,202,203a,204a,205a,208〇,302, 303a,304a, 305a,308〇,309〇,402a,402b,502, 503〇,504〇,5 07a, 507b, 507c, 507d,507e, 602, 605, 1002, 1003, 2002,2003 輸出訊號 1 03, 203, 30 3 緩衝器 104,204,304 減法器 104a, 204a, 304a 複數差值 105,205,305, 504,506 加法器 1 05a, 2 0 5a, 305a 複數總和 106a,106b, 206a,206b,206c,306a,306b,306c,306d 控制線 107a,107b, 207a,207b,207c,307a,307b,307c,307d 多工器 200 蝶型I I單元 208, 308, 400, 503 ττ/2 複數旋轉器 300 蝶型I I I單元 309, 50 0 ττ/4複數旋轉器 501 輸入複數 505a, 505b, 505c, 505d, 505e 位移器 608 乘法器 705，8 0 5 控制訊號 900 IFFT/FFT處理器

第38頁 1224263 圖式簡單說明 901 電 路 開 關 902 共 輛 複 數 電 0 0 0，2 0 0 0處理 器 1100 重排 序 電 路 1101 隨 機 存 取 記 憶體 1 101r 讀 出 位 址 線 1 101w 寫 入 位 址 線 1102 記 憶 閂 鎖 器 1 1 0 3，2 0 0 6位 址 對 昭 表 1 103i 入 位 址 1 1 0 4，2 0 0 7週 期 位 元

第39頁 1224263 表一 時間 管線步數器資料 輸出値 Tl6 〇 xl [〇] Tl7 1 xl [8] Tl8 2 xl [4] Tl9 3 xl [12] Τ20 4 xl [2] Τ21 5 xl [10] Τ22 6 xl [6] Τ23 7 xl [14] τ24 8 xl [1] τ25 9 xl [9] τ26 10 xl [5] Τ27 11 xl [13] Τ28 12 xl [3] Τ29 13 xl [11] Τ30 14 Xl [7] τ31 15 xl [15] 1224263

位址對照表 資料輸入位址工η 資料輸出位址 工0 〇 工1 8 工2 4 工3 12 工4 2 工5 10 工6 6 工7 14 工8 1 19 9 工10 5 工1! 13 工12 3 工13 11 工14 7 工15 15 1224263 表三（A) 時間 管線步數器 資料 週期 位元 IFFT 輸出 讀出位址 寫入位址 輸出訊號 Ti6 〇 1 xl [〇] 8 〇 Undefined Tl7 1 1 XI [8] 4 8 Undefined Tie 2 1 xl [4] 12 4 Undefined Τ19 3 1 xl [12] 2 12 Undefined Τ20 4 1 xl [2] 10 2 Undefined T21 5 1 xl [10] 6 10 Undefined Τ22 6 1 xl [6] 14 6 Undefined τ23 7 1 xl [14] 1 14 Undefined τ24 8 1 xl [l] 9 1 Undefined Τ25 9 1 Xl [9] 5 9 Undefined Τ26 10 1 xl [5] 13 5 Undefined Τ27 11 1 xl [13] 3 13 Undefined Τ28 12 1 xl [3] 11 3 Undefined Τ29 13 1 xl [11] 7 11 Undefined Τ3〇 14 1 Xl [7] 15 7 Undefined τ31 15 〇 xl [15] 〇 15 xl [〇] τ32 〇 〇 x2 [〇] 1 〇 xl [1] τ33 1 〇 x2 [8] 2 1 xl [2] Τ34 2 〇 x2 [4] 3 2 xl [3] Τ35 3 〇 x2 [12 ] 4 3 xl [4] Τ36 4 〇 x2 [2] 5 4 xl [5] Τ37 5 〇 x2 [10] 6 5 xl [6] τ38 6 〇 x2 [6] 7 6 xl [7] Τ39 7 〇 x2 [14 ] 8 7 xl [8] Τ40 8 〇 x2 [1] 9 8 xl [9] Τ4ι 9 〇 x2 [9] 10 9 xl [10] τ42 10 〇 x2 [5] 11 10 Xl [11] τ43 11 〇 x2 [13] 12 11 xl [12] Τ44 12 〇 x2 [3] 13 12 xl [13] 1224263 表三（B) 時間 管線步數器 資料 週期 位元 IFFT 輸出 讀出位址 寫入位址 輸出訊號 T45 13 〇 x2 [11] 14 13 xl [14] Τ4 β 14 〇 x2 [7] 15 14 xl [15] Τ47 15 1 x2 [15] 〇 15 x2 [0] τ 4 8 〇 1 x3 [〇] 8 〇 x2 [1] Τ 4 9 1 1 x3 [8] 4 8 x2 [2] Τ5〇 2 1 x3 [4] 12 4 x2 [3] Τ51 3 1 x3 [12] 2 12 x2 [4] Τ52 4 1 x3 [2 ] 10 2 x2 [5] τ53 5 1 x3 [10] 6 10 x2 [6] Τ54 6 1 x3 [ 6] 14 6 x2 [7] Τ55 7 1 x3 [14] 1 14 x2 [8] Τ5 6 8 1 x3 [1] 9 1 x2 [9] Τ57 9 1 x3 [9] 5 9 x2 [10] τ58 10 1 x3 [5] 13 5 x2 [11] Τ59 11 1 x3 [13] 3 13 x2[12] Τβο 12 1 x3 [3] 11 3 x2[13] τ61 13 1 x3 [11] 7 11 x2[14] τ62 14 1 x3 [7] 15 7 x2[15] ^63 15 〇 x3 [15] 〇 15 x3 [0] Τ 64 〇 〇 X4 [0] 1 〇 x3 [1] 1224263 表四 位址對照表 資料輸入位址工η 資料輸出位址〇n 工0 0000 〇0 0000 Ιι 0001 〇8 1000 工2 0010 〇4 0100 工3 0011 〇12 1100 工4 0100 〇2 0010 工5 0101 〇10 1010 工6 0110 〇6 0110 工7 0111 〇14 1110 工8 10 0 0 〇1 0001 工9 1001 〇9 1001 工10 1010 〇5 0101 In 1011 〇13 1101 工12 1100 〇3 0011 工！3 1101 Oil 1011 工丄4 1110 〇7 0111 工15 1111 〇15 1111

Claims (1)

12242砂 蠢換頁 It

SS 92101067 年 月 修· :矣丄專^權圍 I · 一種N點管線轉換處理器，其包含·· 一第一二疊單元（first triplet)，其包含一第一蝶 型 I單元（butterfly I unit)、一蝶型 II單元（butterfly II unit)以及一蝶型 ill單元（butterfly III unit)以串 聯的方式相連接，該第一蝶型I單元包含一輸入埠用來作 為該第一三疊單元之輸入埠，以接收複數個複數資料 (complex number)，該蝶型I I I單元包含一輸出璋用來作 為該第一三疊單元之輸出埠； 一複數乘法器（c 〇 m p 1 e X m u 11 i p 1 i e r )，用來接收該 第一三疊單元之輸出埠輸出之複數結果（c〇mplex r e s u 11)並利用一係數（c 0 e f f丨c i e n t)來產生一複數乘積 (complex product)； 一輸出部分，其包含至少一第二蝶型I單元，該第二 蝶型I單元包含一輸入埠用來接收該複數乘法器輸出之該 複數乘積，該輸出部分係用來輸出經轉換之該等複數資 料；以及 一控制單元，其包含一管線步數暫存器（pipeline step-count register)以及一係數產生器，該係數產生 器係用來提供複數個係數至該複數乘法器； 其中該控制單元係依據儲存於該管線步數暫存器之 資料來控制該第一蝶型I單元、該第二蝶型〗單元、該蝶 型II單元以及該蝶型I I I單元之操作，並控制該係數產生 器提供該等係數。

第40頁 Λ-L·^

號 92101067 年 月 修正 包 元 利叙圍 如申請專利範圍第1項之處理器，其中該係數產生器 —係數表（table of coefficient)儲存於該控制單 3 一· 如申請專利範圍第1項之處理器，其中各該蝶型I單 疋包含： 一先進先出（first-in-first-out， FIFO)緩衝器， /、I儲存至少一複數資料； 先=複數加法器（C 〇 m p 1 e X a d d e r )，其係自該第一先進 生=，衝器及各該蝶型I單元之輸入埠接收輸入資料以產 » 第 複數總和（f i r s t c 〇 m p 1 e X s u m ); 一=、複數減法器（complex subtractor)，其係自該第 、進先出緩衝器及各該蝶型I單元之輸入埠接收輸入 料/乂產生一第—複數差值（first complex 、 difference); 一第一多工器（multiplexer)，用來作為各該蝶型i單元 f輸出、/阜，該第_多工器係根據一第一控制線（c〇ntr〇i 1 1 ne)選擇自該第一先進先出緩衝器接收一資料或自該 一 I复;法！!接收該第一複數總和；以及 一Ϊ一多工态’用來提供輪入資料至該第一先進先出Μ 1 該第二多工器係根據_第二控制線選擇自各該蝶 型I早7L之輸入埠接收一資斗 ’、 該第-複數差I 枓或自5亥弟一稷數減法器接收 其中5亥弟一控制線與該第二控制線係由該控制單元依據

第41頁

案號 92101067 修正 年 月 育狩懷圍 儲存於該管線步數暫存器之資料加以驅動。 4. 如申請專利範圍第3項之處理器，其中該第一先進先 出緩衝器儲存了 L複數資料，而在管線步數暫存器決定一 第一 L迴圈（i t e r a t i ο η )時，該控制單元會控制該第一與 第二控制線，以使該第一多工器會選擇接收自該第一先 進先出缓衝器傳來之輸出資料，而該第二多工器會選擇 自各該蝶型I單元之輸入埠接收一數值；當該管線步數暫 存器緊接地決定一第二L迴圈時，該控制單元會控制該第 一與第二控制線，以使該第一多工器選擇接收從該第一 複數加法器傳來之該第一複數總和，而該第二多工器會 選擇自該第一複數減法器接收該第一複數差值。 Ν/(2χ 5. 如申請專利範圍第4項之處理器，其中L 8 ρ)，且ρ係指一三疊單元之序數。 6. 如申請專利範圍第1項之處理器，其中該蝶型I I單元 包含： 一第二先進先出緩衝器，其可儲存至少一複數資料；. 一第一 7Γ / 2複數旋轉器（7Γ /2 complex rotator)，其係 連接於該蝶型I I單元之輸入埠，以產生一相對應之第一 7Γ / 2旋轉複數輸出值； 一第三多工器，其係根據一第三控制線選擇從該蝶型I I 單元之輸入埠接收一輸入資料或從該第一 _7Γ / 2複數旋轉

第42頁 I雙货I换頁i ? /日 I案號 92101067

A_η 曰 修正 器接收該第一 一第二複數加 先出 第二 第三 一第 四多 衝器 總和 一第 衝器 第三 該第 其中 儲存 緩衝 複 多工 四多 工器 接收 ；以 五多 ，該 多工 二複 ，該 於該 器接 數減 器接 工器 7Γ / 2旋轉 法器，其 收輸出資 法器，其 收輸入資 ，其係作 係根據一第四 一資料或自該 及 工器 第五 器傳 數差 第三 管線 ，用於提 多工器係 來之輸出 值； 、第四及 步數暫存 複數輸出值來作為其輸出資料； 係自該第三多工器與該第二先進 料以產生一第二複數總和； 係自該第二先進先出緩衝器及該 料以產生一第二複數差值； 為該蝶型I I單元之輸出埠，該第 控制線選擇自該第二先進先出緩 第二複數加法器接收該第二複數 供輸入資料至該第二先進先出緩 根據一第五控制線選擇接收自該 資料或自該第二複數減法器接收 第五控制線係由該控制單元依據 為之貢料加k驅動。 7. 如申請專利範圍第6項之處理器，其中該第二先進先 出緩衝器儲存了 L複數資料，而在該管線步數暫存器決定 一第一 L裨圈時，該控制單元會控制該第四與第五控制. 線，以使該第四多工器·選擇接收自該第二先進先出緩衝 器傳來之輸出資料，以及使該第五多工器選擇自該第三 多工器接收一輸出資料；當該管線步數暫存器緊接地決 定一第二L迴圈時，該控制單元會控制該第四與第五控制 線，以使該第四多工器選擇接收從該第二複數加法器傳

第43頁

案號 92101067 Λ_η 曰 修正 宽圍 來之該第二複數總和 複數減法器接收該第 而該第五多工器會選擇自該第 複數差值。 8. 如申請專利範圍第7項之處理器，其中L 8 ρ)，且ρ係指一三疊單元之序數。 Ν/(4χ 9. 如申請專利範圍第7項之處理器，其中該控制單元係 根據儲存於該管線步數暫存器之資料來驅動該第三控制 線，以產生與一轉換處理（transform process)相一致之 係數。 10. 元包 一第 連接 一第 tier 一 早兀 器接 一 π 出資 一第 工器 旋轉 如申 含： 三先 二 7Γ ，以 六多 之輸 收該 /4複 料， 七多 接收 複數 請專利範圍第1項之處理器，其中該蝶型I I I單 進先出緩衝器，其 /2複數旋轉器，其 產生一相對應之第 工器，其係根據一 入璋接收一輸入資 第二7Γ / 2旋轉複數 數旋轉器，其係接 以產生一相對應之 工器，其係 一輸出資料 輸出值來作 根據一 或自該 為其輸 可儲存至少一複數資料； 係與該蝶型I I I單元之輸入琿 二7Γ / 2旋轉複數輸出值； 第六控制線選擇自該蝶型I I I 料或自該第二7Γ / 2複數旋轉 輸出值來作為其輸出資料； 收該第六多工器所傳來之輸 7Γ / 4旋轉複數輸出值； 第七控制線選擇自該第六多 7Γ / 4複數旋轉器接收該7Γ / 4 出資料；

第44頁 修正 器總 衝數 緩複 出三 先第 進一 先生 三產 第以 該， 自料 收資 接出 係輸 其之 ，來 器傳 法器 加工 Ri-g數多 "複七 , 三第 ^1 弟該 d.:x*r\1 與 圍 •，第該·， 和一與值 器 *L~rr(Y 緩 出 先 進 先 三 第 亥 士一 口 自 收 接 係 其 器 法 減 數 複 三 差 數 複 三 第 - 生 產 以 料 資 出 輸 之 來 傳 器 工 多 七 第 埠 出 輸 之 元 單 I擇 型選 蝶線 該制 為控 作八 係第 其一 ，據 器根 工係 多器 八工 第 亥 -一口 出 先 進 先 三 第 該 自 缓 數 複 三 第 該 收 接 器 法 加 數 複 三 第 該 自 或 料 資 一及 收以 接； 器和 衝總 緩七複 出第三. 先該第 進自該 先擇收 三選接 第線器 該制法 至控減 料九數 資第複 入一三 輸據第 供根該 提係自 於器或 用工料 ，多資 器九一 工第收 多該接 九，器 第器工 一衝多 單 制 控。 該動 —9 區 .台 焉 係以 線加 制料 控資 九之 第，器 及存 八暫 第數 、步 七線 第管 、該 六於 第存 •，該儲 值，據 差中根 數其元 中 其 器 ?.1 JJ 處 之 決制 進器控 先存九 三暫第 第數與 該步八 線第 管該 該制 在控 而會 ，元 料單 師、資制 1數控 第複該 圍L ， 範了時 利存圈 專儲、迴 請器L 申衝一 如缓第 •出一 1先定 衝七 緩第 出該 先自 進擇 先選 三器 第工 該多 自九 收第 接該 擇使 選及 器以 工， 多料 八資 第出 該輸 使之 以來 ， 傳 線器 定制 決控 地九 接第 緊與 器八 存第 暫該 數制 步控 線會 管元 該單 當制 •，控 料該 資， 出時 輸圈 收興 接L 器二 工第 多一

第45頁 1224263 峰lE愁換頁 £/ rJ ^ ,— 1案號92101067_年月曰 修正_ MMmi 線，以使該第八多工器選擇自該第三複數加法器接收該 第三複數總和，而該第九多工器則選擇自該第三複數減 法器接收該第三複數差值。 1 2 .如申請專利範圍第1 1項之處理器，其中L 3 = N/ ( 8x 8 p)，且p係指一三疊單元之序數。 1 3.如申請專利範圍第1 1項之處理器，其中該控制單元 係根據儲存於該管線步數暫存器之資料來驅動該第六與 第七控制線，以產生與一轉換處理相一致之係數。

1 4.如申請專利範圍第1 0項之處理器，其中該7Γ / 4複數 旋轉器包含： 一第三7Γ / 2複數旋轉器，其係自該7Γ / 4複數旋轉器之輸 入槔接收一複數資料，並產生一相對應之第三7Γ / 2旋轉 複數輸出值； 一第四複數加法器，其係自該7Γ / 4複數旋轉器之輸入珲 接收一複數資料，並自該第三7Γ / 2複數旋轉器接收該第 三7Γ / 2旋轉複數輸出值，以產生一相對應之第四複數總 和；

五個右位移器（r i g h t s h i f t e r )，其係分別將該第四複數 總和右移1、3、4、6及8位元，以產生相對應之位移複數 輸出值；以及 一第五複數加法器，用於總和該等位移複數輸出值，以

第46頁 %正替、淡 欠

案號 92101067 年 月 修正 產生該相對應之7Γ / 4旋轉複數輸出值。 1 5 ·如申請專利範圍第1項之處理器，其中Ν二2 η，η為3的 倍數加2，且該輸出部分另包含一第二蝶型I I單元，串聯 於該第二蝶型I單元。 1 6 .如申請專利範圍第1項之處理器，其中Ν = 2 η，η為3的 倍數，且該輸出部分另包含一第二蝶型I I單元串聯於該 第二蝶型I單元，以及一第二蝶型I I I單元串聯於該第二 蝶型I I單元。 1 7.如申請專利範圍第1項之處理器，其中該轉換處理器 係為一 Ν點分時化簡快速傅立葉逆轉換（Ν - ρ 〇 i η ΐ Decimation in Time Inverse Fast Fourier Transform, DIT IFFT)處理器。 1 8 .如申請專利範圍第1項之處理器，其中該處理器另包 含一重排序電路（reordering circuit)，其包含： 一緩衝裝置（buffering means)，用於對該管線步數暫存 器指示之每一次管線週期進行一讀出操作與一寫入操 作； 一定址裝置（addressing means)，用於對該緩衝裝置提 供一讀出位址與一寫入位址； 一位址延遲裝置(address staggering means)，其會在

第47頁 W¥l 正替換

案號 92101067 樣圍 年 月 修正 該管線步數暫存器指示之每一次管線週期中控制該定址 裝置，使該定址裝置延遲於該缓衝裝置之一記憶位址中 進行該讀出與該寫入操作；以及 一位址產生裝置（address generating means)，其係根 據該管線步數暫存器而產生一第一位址，並將該第一位 址提供給該位址延遲裝置。 1 9 ·如申請專利範圍第1 8項之處理器，其中該緩衝裝置 為一雙皡隨機存取記憶體（dual-ported RAM)。 2 〇 .如申請專利範圍第1 9項之處理器，其中該定址裝置 包含該雙埠隨機存取記憶體之一讀出位址琿與一寫入位 址璋。 2 1.如申請專利範圍第2 0項之處理器，其中該位址延遲 裝置包含一記憶閂鎖器（1 a t ch )連接於該讀出位址埠與該 寫入位址淳之間’該記憶閃鎖係從該Ί買出位址璋獲得 一讀出位址，並在下一管線週期中將該讀出位址傳給該 寫入位址璋。 2 2 .如申請專利範圍第1 8項之處理器，其中該重排序電 路另包含一週期位元（c y c 1 e b i t)與一週期位元跳換裝置 (cycle bit toggling means)，該週期位元跳換裝置會 於該管線步數暫存器決定之每N次管線週期跳換該週期位

第48頁

92101067 _± 修正 元，而該位址產生裝置會根據該週期位元產生該第一位 址〇 2 3 ·如申請專利範圍第2 2項之處理器，其中該位址產生 I置包含一位址對照表（address l〇〇k~up table)，其可 以對每一輸入訊號提供排序解碼資料（〇rder ing decoding information)。 2 4 ·如申請專利範圍第2 3項之處理器，其中該排序解碼 資料包含N資料輸入位址I真I N_】，而對於一個在時間間 隔T1屋生之轉換資料點xl(j7i7言，資料輸入位址I卑儲 值為q。 其中該位址產生 2 5 ·如申請專利範圍第2 4項之處理器 裝置包含·· 的 一用來自該管線步 置，以從該位址對 元在一第一狀態時 以及 數暫存器獲得一索 照表產生該第一位 提供該第〆位址給 引指令（index )之裳 址，並於該週期位 该位址延遲裝置· 一用來直接從該管線步數暫存器獲得資料以產生一 位址之裝置，且該裝置係於該週期位元在一: 提供該第二位址給該位址延遲裝置。 心日守 2 6 ·如申請專利範圍第 2 2項之處理器 其中该位址產生

裝置另包含有： 一用來對一個從該管線步數暫存器獲得之資料做位元反 射處理（Mt-wise reflecting)而產生該第一位址之 置，且該裝置係於該週期位元在一第一狀態時提供該^ 一位址給該位址延遲裝置；以及 乐 一用來直接從該管線步數暫存器獲而 位址之裝置，且該裝置係於該调如y J #生 弟一 提供該第二位址給該位址延遲裴置位兀在一弟二狀態時 27·如申請專利範圍第18項之處理 ^ 包含複數個槽溝，且該等槽溝裔/、中4、或衝裝置 N資料數值以進行重排序處理。數目不大於N，用於儲存 28·如申請專利範圍第18項 路會自該輸出部分接收經轉換=理器，其中該重排序電 等複數資料重新排序，以產、=咸等複數資枓，並使該 輪出資料。 堇排序之轉換複數作為其 29·如申請專利範圍第丨^項 =接收未經轉換之複數個複數=理器，其中該重排序電 一新排序，以產生重排序之未=料，並使該等複數資料 換複數輸出至〜蝶型I單 3〇· —種資料轉換電路，其包含

12-24263 上Γ一 案號 92101067 年 月 曰 修正 一處理器，用於在一時間間隔T 1中接收N個資料點X 〇 -並產生N個轉換資料點X 1 〇£ X 1 ，其中該時間間隔T 1 T1在ΤΙ Η，X係對應於XI i，且每一個在T1產生之XI j 至X 包含 N- 1 ; 亦會對應地在T1產生一 XI k，其中0 $ j ^ N-1且0 S k ^ 緩 指不 作， 換資 每一 於該 作； 生一 置。 衝裝 對每 衝裝 ，並 址裝 寫入位址； 址延 線週 裝置 下， 該緩 料點 一定 一位 次管 緩衝 以及 一位 第一 址產 位址 置，用於在一支援N週期之管線步數暫存器 一管線週期進行一讀出操作與一寫入操 置係在每一管線週期自該處理器接收一轉 將N轉換資料點儲存於其中； 置，用於對該緩衝裝置提供一讀出位址與 遲裝置，其會在該管線步數暫存器指示之 期中控制該定址裝置，使該定址裝置延遲 之一記憶位址中進行該讀出與該寫入操 生裝置，其係根據該管線步數暫存器而產 ，並將該第一位址提供給該位址延遲裝 3 1.如申請專利範圍第3 0項之電路，其中該緩衝裝置係 為一雙埠隨機存取記憶體（dual-ported RAM)。 3 2 .如申請專利範圍第3 1項之電路，其中該定址裝置包 含該雙埠隨機存取記憶體之一讀出位址埠與一寫入位址

第51頁

璋。 3 3 .如申請專利範圍第3 2項之電路，其中該位址延遲裝 置包含一記憶閂鎖器連接於該讀出位址埠與該寫入位址 埠之間，該記憶閂鎖器係從該讀出位址埠獲得一讀出位 址，並在下一管線週期將該讀出位址傳給該寫入位址 璋。 3 4 .如申請專利範圍第3 0項之電路，其另包含一週期位 元與一週期位元跳換裝置，該週期位元跳換裝置會於該 管線步數暫存器決定之每N次管線週期跳換該週期位元， 而該位址產生裝置會根據該週期位元產生該第一位址。 3 5 ·如申請專利範圍第3 4項之電路，其中該位址產生裝 置包含一位址對照表，其可以對每一輸入訊號提供排序 解碼資料。 3 6 ·如申請專利範圍第3 5項之電路，其中該排序解碼資 料包含N資料輸入位址I在I ，而對於一個在時間間隔T 1 r 產生之轉換資料點X 1丙言，資料輸入位址I之儲存值為 q〇 3 7 ·如申請專利範圍第3 6項之電路，其中該位址產生裝 置另包含有：

一用來自該管線步數暫存器獲得— t 從該位址對照表產生該第一位址，^引指令之裝置，以 第一狀態時提供該第一位址給該位亚於該週期位元在— 一用來直接從該管線步數暫存器獲，=j裝置；以及 位址之裝置，且該裝置係於該週:貝料以產生一第二 提供該第二位址給該位址延遲裝置。元在一第二狀態時 38.如申請專利範圍第34項之電路 並 置另包含有： ’ ”中該位址產生裝 一用來對一個從該管線步數暫存器獲得之料 射處理而產生該第一位址之裝置，且該晋，做位元反 位元在一第一狀態時提供該第_ 二^ 糸於該週期 置；以及 弟位址給該位址延遲裝 一用來直接從該管線步數暫存写 位址之裝置，且該裝置係= ; = 當生-第二 提供該第二位址給該位址延遲裝置。 乐—狀態時 =t:請專利範圍第34項之電路，*中該週期位-该週期位元。 阻 ~，跳換 ^0二如申請專利範圍第30項之電路，其中該緩衔壯 槽溝，且：等槽溝之數目不大於Ν，用：儲置包 貝枓數值，以重排序該Ν資料齡值。 、健存Ν ^Γρι ^ 7 蓄:

號 92101067 »J範圍 A_ 修正 4 1. 一種資料轉換電路，其包含： 一處理器，用於在一時間間隔T 1中接收N個資料點X 1 〇 至X 1 N-並產生N個轉換資料點X禹X ，其中該時間間隔T 1 包含T1基T1 N—丨，X係對應於XI r且每一個在T1產生之XI j 亦會對應地在T1產生一 XI k，其中0 $ j ^ N-1且0 $ k ^ N-1 ； 緩衝裝置，用於在一支援N週期之管線步數暫存器 指示 作， 收資 中提 有儲 一寫 每一 於該 作； 生一 置。 下，對每一管線週期進 該緩衝裝置具有一輸入 料點XI 〇i_ XI N_i，以及一 供該等資料點X 1禹X 1 N 存N資料點之功能； 一定址裝置，用於對該 入位址； 一位址延遲裝置，其會 次管線週期中控制該定 緩衝裝置之一記憶位址 以及 一位址產生裝置，其係 第一位址，並將該第一 行一讀出操作與一寫入操 埠，可在一時間間隔T2中接 輸出璋’可在該時間間隔T 1 拎該處理器，該緩衝裝置具 緩衝裝置提供一讀出位址與 在該管線步數暫存器指示之 址裝置，使該定址裝置延遲 中進行該讀出與該寫入操 根據該·管線步數暫存器而產 位址提供給該位址延遲裝 49 如由譆直别III篦4 1J音夕雷政，装中該Μ输奘罟徭 · 〆、 y ** f 4 I ^ I » -i ^ j ♦ *·▲，、 ν-« χ > f ·/^ ·，4 ^*

第54頁 1224263^·—.一一' 年月 修正 言jE替狭貝丨 ^ 案號 92101067 m: 為一雙埠隨機存取記憶器。 4 3 .如申請專利範圍第4 2項之電路，其中該定址裝置包 含該雙埠隨機存取記憶體之一讀出位址埠與一寫入位址 璋。 參 4 4 .如申請專利範圍第4 3項之電路，其中該位址延遲裝 置包含一記憶閂鎖器連接於該讀出位址璋與該寫入位址 埠之間，該記憶閂鎖器係從該讀出位址埠獲得一讀出位 址，並在下一管線週期中將該讀出位址傳給該寫入位址 璋。 4 5.如申請專利範圍第41項之電路，該電路另包含一週 期位元與一週期位元跳換裝置，該週期位元跳換裝置會 於該管線步數暫存器決定之每N次管線週期跳換該週期位 元，而該位址產生裝置會根據該週期位元產生該第一位 址。 4 6 .如申請專利範圍第4 5項之電路，其中該位址.產生裝 置包含一位址對照表，其可以對每一輸入訊號提供排序 解碼資料。 4 7 .如申請專利範圍第4 6項之電路，其中該排序解碼資 料包含N資料輸入位址I在I ，而對於在時間間隔T 1輸入

第55頁 该處理器之資料點χ 1押言q 0 資料輸入位址 之儲存值為 48·如申請專利範圍第47項之電 1 置另包含有： 八T 4位址產生裝 以 •用來自該管線步數暫存器獲得一八 從該位址對照表產生該第一位 ^ 7之裴置， 第一狀態時提供該第一位址认兮A U °週期位元在 _ 1见址給该位址延遲桊罢· 一用來直接從該管線步數暫存哭 次 置，以及 ，'之裝置，且該裝置係於生-?二 h供s亥弟一位址給該位址延遲袭置。 —狀恶時 49.如申請專利範圍第45項之電路，i 置另包含有： 八· Μ位址產生裝 一用來對一個從該管線步數暫存器獲得之 射處理而產生該第一位址之裝置，且該裝置$做位元反 位元在一第一狀態時提供該第—位址二^ ^於該週期 置·，以及 止、'该位址延遲裝 一用來直接從該管線步數暫存器獲得資料而 位址之裝置，且該裝置係於該週期位元在一 ^生—第·二 提供該第二位址給該位址延遲裝置。 弟二狀態時 5 0 .如申請專利範圍第4 5項之電路 換裝置會在該管線步數暫存器獲得

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