TWI222646B

TWI222646B - Content addressable memory (CAM) with error checking and correction (ECC) capability

Info

Publication number: TWI222646B
Application number: TW092112805A
Authority: TW
Inventors: Tarl S Gordon
Original assignee: Ibm
Priority date: 2002-05-15
Filing date: 2003-05-12
Publication date: 2004-10-21
Also published as: EP1509921A4; KR20050000515A; WO2003098633A2; AU2003251301A8; JP2005525673A; KR100601235B1; JP4036865B2; CN100466102C; EP1509921B1; AU2003251301A1; CN1653553A; DE60333187D1; ATE472770T1; WO2003098633A3; EP1509921A2; TW200307945A; US6618281B1

Description

1222646 五、發明說明（1) 一、【發明所屬之技術領域】本發明有關於積體電路記憶體裝置，主要為關於具有錯誤檢查與訂正能力之内谷可疋址記憶體（c 0 n t e n t addressable memory ) 0 二、【先前技術】一種内容可定址記憶體乃根據内容，而非名稱或地點來決定儲存位置之儲存裝置。將一搜尋參數給予内容可定址記憶體’則付合此搜哥蒼數之儲存位置會判定一對應之匹配線。此記憶體可在一虛擬記憶體系統裡，動態性地將邏輯位址（logical address)轉譯為實體位址（physicai address)。在本發明中’邏輯位址為此搜尋參數，根據動態匹配線（dynamic match line)在一隨機存取記憶體 (random access memory)中選擇儲存位置之結果而產生實體位址。此外，内容可定址記憶體多用於網際網路位址二搜尋上。了種内谷可定址記憶體基本上包含一内容可定址記憶體單疋陣列，其中每一列之單元陣列皆對映至一被儲存字。在每一列中之内容可定址記憶體單元連結至一字元嗖 (word line)以及一與此列相關之匹配線。此字元線與二制電路相it，可為了一讀寫運作而選擇此列，或是為了一工搜尋運作而提供一偏壓予字元線。在搜尋運作期間，一匹配線攜帶之訊號表示在此列中之儲存字是否與外加輸入值

第5頁 :04b 五、發明說明（2) 相匹配。在常見之内容可定映於所有儲存字中相同之位容可定址記憶體單元中一特之位元線。在每一對位元線補之二元訊號，代表一輸入憶體單元儲存之位元與連接配，則每一内容可定址記憶上之電壓。同理，若在一搜持不變，則在内容可定址記外加輸入字為匹配。址記憶體陣列中，每一行皆對二)置（bit position)，而内 \亍則連結於一對與此行相關進仃搜尋，其中含有一對互之彳立元值。若此内容可定址記元線所代表之位元不匹 f I 70將改變所相關之匹配線哥運作中，此匹配線上電壓保憶體單元之列中的被儲存字與在一般士内容可定址記憶體中，不論不匹配的結果來自於貫際上貧料不匹配或是讀取錯誤（s〇f t err〇r)所引發之反相單元（fl ipped cel 1)，皆被明確地標定為一不匹配之狀態。一讀取錯誤可能由於宇宙射線或是阿爾發粒子的影響，導致所儲資料之二元位元值因此改變。目前有些内容可定址記憶體設計上採用定期更新（r e f r e s h)之方法，以修正漏失單元。不過採用此方法之同時，仍存在部分不匹配態實際上為假性不匹配之風險。錯誤檢查與訂正（error checking and correction) 演算法已被應用於處理讀取錯誤的問題。最簡單的錯誤檢查與訂正演算法利用讀寫原始資料之加總值（checksum data)，以訂正一單一位元錯誤（single bit error)以及核

1222646 五、發明說明（3) 對一雙位元錯誤（d 〇 u b 1 e b i t e r r 〇 r )。較複雜之演算法利用更多之加總值資料，可訂正不只一單一位元錯誤以及檢查超過雙位元誤差。此加總值資料之有效性將被測試與訂正，否則將被標記為不可訂正之損壞。經由錯誤檢查與訂正技術編碼過後之資料具有一顯著特性，即任二結合之資料與加總值間存在超過兩個位元以上之差異。一般期望能利用内容可定址記憶體進行搜尋，將一單一位元不匹配判別為一完全匹配。當錯誤檢查校對與訂正技術配合此種内容可定址記憶體搜尋一起使用時，一單一位元不匹配將被視為可訂正之損壞，而因此可歸類於讀取錯誤，而非實際上的不匹配。不過，現有之内容可定址記憶體目前無法達成此項功能。三、【發明内容】一種内容可定址記憶體與其中錯誤位元偵測與訂正技術，可改善前述先前技術之缺失。在一實施例中，此内容可定址記憶體包含了複數個個別内容可定址記憶體單元，此複數個單元供儲存含有數個相關位元之字碼。一匹配線與每一個別内容可定址記憶體單元連結，可表示比較字與被儲存字碼比較後之匹配狀態。此匹配狀態反映為一匹配態或一不匹配態。此内容可定址記憶體被設計用來儲存一具有Μ加上N位元之字，其中Μ為資料中含有位元之數目，N 為錯誤校對與訂正運算中加總值中含有位元之數目。當比

1222646 五、發明說明（4) 較字與被儲存字碼間位元不匕配之數里為N或是更少日矣，感測裝置供鎖存此匹配線為匹配態。、— 在一較佳貫施例中，卷 ^ ^ J T 田比較字與被儲存字碼間位亓ι 匹配之數量超過N時，此感洳壯姐士 w μ 士。位兀不 I ^ m 、衣置亦供鎖存匹配線為非gc 態。此感測裝置進一步包含〜甘# ^ ^ a 々非四配基準匹配線’在一比較i軍於期間，此基準匹配線以一選 π | & 作、，#肪义率由一預先充電狀態放带然後此感測裝置藉由比較臭、、隹弘。符田tG权|準匹配線之放電之選配線之放電^r1，來決定匹gp g ，、匹 e七〜^ 成疋匕配狀態。若基準匹配線之放帝少選定率高於匹配線之放電率日丨a 士 ^ 尺心欲包之 „ . 4 + 迅卞，則鎖存匹配線為匹配能，；若匹配線之放電率高於基m π ι心，而存匹配線為不匹配態。 I疋卞則鎖在另一貫施例中，甚[ΤΙ λ：牛&宜々^ a 配線被鎖存為匹配態，則谁— y改寫内谷了疋址記，〖音體置_ 、』運~ 阶你--^ 早几以訂正任何儲存其中之尤爪配位兀。每一内容可定址記 — 于八甲之不匹之逆變器，此逆變器設置為資=^ 一對交又連結晶體選擇性地將位元線與資料儲存二广、:^。第一存取電二結，*第二^取電晶體選擇性地將:*之第一節點相存鎖存器中之第二節點相連結，一#補位％線與資料儲 J儲存於該資料儲存鎖存器‘之位：：：具有一電壓值代 :了 Ϊ壓；：表儲存於該資料儲存鎖存Ϊ中而第二節點具結，體選擇性地將第-“I:位元之互補存取電晶體亦選擇性地將第—〔、匹配線相連 _____ 〜節點邀ΡΙ脱μ ---_ 匹配線相

1222646 五、發明說明（5) 連結。若應用於一給定内容可定址記憶體單元之比較位元與此内容可定址記憶體單元内之被儲存位元並不匹配，且若此匹配線亦被鎖存於匹配態，則此内容可定址記憶體單元内之被儲存位元將因此被逆變。然而，可避免當匹配線被鎖存於不匹配態時，内容可定址記憶體單元内之匹配被儲存位元仍然被匹配線逆變。四、【實施方式】本發明包含一種裝置以及一種方法，可檢測一搜尋字 \ (search word)與内容可定址記憶體内之一被儲存字不匹配之程度。簡單來說，當内容可定址記憶體配合錯誤檢查與訂正技術使用時，設置一單一端感測裝置（s i n g 1 e e n d e d sensing apparatus )供分辨一單一位元不匹配（即所謂讀取錯誤）與複數個位元不匹配（即所謂實際上資料不匹配）。此外，在一搜尋運作期間，當發生一可被訂正之讀取錯誤時，則利用個別之内容可定址記憶體單元來訂正此讀取錯誤。因此，由於不需更新已完整資料而可節省週期時間 (cycle time) 〇圖1表示本發明實施例之内容可定址記憶體陣列1 0 0。内容可定址記憶體陣列1 0 0包含了複數個内容可定址記憶體單元1 0 2，而複數個内容可定址記憶體單元以行列次序設

1222646 五、發明說明（6) 置。根據每個内容可定址記憶體單元所位於之列，每個單元1 02分別與一字元線（分別標定為w〇RDLINE 〇至W0RDLINE z)以及一匹配線（分別標定為MATCHLINE 〇至matchline Z) 連結。每個個別之單元1 〇 2進一步包含垂直方向設置之位元線（BLT 1至BLT X)與互補位元線（BLC 1至BLC X)，以及匹配位元線（MBLT 1至MBLT X)與互補匹配位元線（MBLC 1至 MBLC X)。在某些内容可定址記憶體的設計中，位元線組 (B L Τ，B L C )僅使用在f買寫運作裡，而匹配位元線組 (Μ B L T，Μ B L C )亦僅在比較運作裡使用。然而，當使用於讀寫運作的位元線組亦被用於比較運作中時，匹配線組可以被省略。

此外，在一虛擬字（dummy)或是一基準字1〇4中設置一基準匹配線（MATCHREF)。在每一次比較運作中，matCHREF 以一固定率由一預先充電裝態（例：VDD)接地而放電，此過程將詳述於後。此MATCHREF之固定放電率，較適合被選定為略快於具有可被接受之隶大數莖的不匹配位元之匹配線放電率。因此，對於一個可被接受之單一位元不匹配， MATCHREF將以約1· 5個位元不匹配之速率放電。意即 MATCHREF之放電率將以零至一個位元不匹配的方式領先 MATCHLINE之放電率，但低於兩個（或以上）個位元不匹配(

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五、發明說明（7) 定址記憶體陣列1 〇〇的功能運作。相反地，位元線與匹配線的内容並不影響MATCHREF的運作。然而較佳之情況為， Μ A TCHREF同樣地參與與其他匹配線之比較，且具有與其他匹配線類似之線電容（line capacitance)。根據本發明之實施例，圖2顯示一感測裝置2 〇〇可檢查出單一位元不匹配的情形，並進一步將相對應之匹配線鎖存為供應電壓值（supply vol tage )。相反地，當偵測到複數個位元不匹配時，相關之匹配線將因感測裝置2 〇〇之驅使而接地。感測裝置2 0 0包含了一對串聯之互補金氧半導體逆變器 (inverters ) I 1與12，此對逆變器與基準匹配線MATCHREF 連結。互補金氧半導體逆變器的運作方式已廣為週知，故不多加敘述。此外，内容可定址記憶體陣列1 〇〇中的每一匹配線’進一步與一電晶體堆疊（transistor stack) 202以及另一對互補金氧半導體逆變器I 3、I 4連結。為了敘述方便，僅有一匹配線（標示為MATCHLINE)，相關之電晶體堆疊 2 0 2，以及一對逆變器I 3，I 4出現在圖2中。然而，在内容可定址記憶體陣列中之每一匹配線皆包含相同的電路元件。逆變器11之輸入端直接與MATCHREF連結，而I 1之輸出端則與I 2輸入端連結。此外，11之輸出端進一步與在電晶體堆疊2 0 2中之N型場效電晶體N1之閘極連結，而I 2之輪出

1222646 五、發明說明（8) 端與在電晶體堆疊2 0 2中之P型場效電晶體p 1之閘極連結。電晶體堆疊2 02進一步包含一提升（pui 1—up ) p型場效電晶體P2與一拉下（pull-down)N型場效電晶體N2，而P2與P1 連結’ N 2與N 1連結。P 2與N 2之閘極皆與逆變器13之輸出端連結。I 3之輸出端亦與I 4之輸入端連結。11與I 3具有相同之轉換特性（switching characteristics)，此點將詳述於後。也就是說，在11與I 3之中，個別p型場效電晶體與n 型場效電晶體之尺寸彼此相同，也最好具有相同之轉換電壓。經由如下一匹配線在比較運作期間可能狀況之分析，可對感測裝置2 0 0之運作有所了解。首先，在一搜尋運作進行之前’MATCHREF與MATCHLINE將被施予一偏壓或是預先充電至一南電壓Vdd。期間’ 11之輸出端處於一低電壓，因此n 型場效電晶體N1亦處於一非導通態（non_conductlve state )。此外，逆變器12之輸出端處於一高電壓，因此p 型場效電晶體P1亦處於一非導通態。由於MatchL I NE之電谭起初就被預先充電至高電壓，因此逆變器I 3之輸出端為一低電壓，而逆變器I4(MATCH0UT)為一高電壓。因為13^輸出端為低電壓，則提升p型場效電晶體P2處於_導_通雖，拉下N型場效電晶體N2處於一非導通態。而在比較運=f ’ MATCHREF其上之電壓如前述以相當於丨.5個位开』曰匕不匹@己速率放電。另一方面，MATCHLINE之電壓狀態將根據與1 、、之内容可定址記憶體單元上所出現之位元不匹人/、相連配之數量而

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定。

σσ 一第一種可能之狀況為在matchline上内容可定址記憶體單：内，比較貢料結果為一完全匹配，則意謂著沒有-個内容可定址記憶體單元拉下MATCHLINE上之電壓。此時， MfTCHREF開始放電且n之輸出端由高壓轉為低壓，而^之輸出端由低壓轉為高壓。因此，p型場效電晶體ρι與N型場效弘日日體Μ 一同被導通（turned on)。一旦pi與N1被導通，因P2保持為導通，且N2保持為斷開，則MATCHREF上之電壓將被維持在一導執電壓（rail v〇Uage)v⑽。意即在此狀況下’ MATCHREF上之電壓將不會有任何變動。

扣另一種可能之狀況為在MATCHLINE上的内容可定址記憶體單元内存在複數個位元不匹配。在此情況下，起初之狀況與上述之情況相同。然而，由於在MATCHLINE上存在複數個位7L不匹配’ matchline之電壓將被拉下為接地值。此外，MATCHLINE之放電率將快於MATCHREF2放電率。而產生的結果為在II之輸出端由低壓轉換為高壓之前，13之輸出端即由高壓轉為低壓（丨i與丨3之尺寸實質相同）。因此，在 N1與P1皆轉換為開啟之前，p2轉換為斷開（〇f f )且…轉換為^r通。一旦N 1與P1為導通，則N型場效電晶體N 2將 MATCHLINE之電壓拉下為接地值。14之輸出端保持為低電壓’因此可表示為一不匹配。

第13頁 1222646 五、發明說明（10) 〇σ 第三種可能的情況為在MATCHL ΙΝΕ上内容可定址記憶體單元内存在一單一位元不匹配。如前，利用錯誤檢查與訂正技術，一單一位元不匹配可歸屬為一讀取錯誤。在此情〉兄下’比較運作仍將使得matchline上之電壓初步放電 (initial discharge)。然而，因為只有單一個内容可定址記憶體單元引起MATCHLINE之放電，其放電率將比 MATCHREF之放電率（設定在1· 5個位元不匹配的速率）為慢。換句話說，在I 3輸出端可能由低壓轉為高壓之前，π輸出端將由低壓轉換為高壓，且I 2輸出端由高壓轉換為低壓。因此當MATCHLINE從電壓VDD開始放電時，P1與N1則被導通。此過程發生於P2可能被關閉且N2可能被導通之前，因此可導電之P型場效電晶體P1與P2 —同將MATCHLINE之電壓拉回為Vdd °MATCHOUT之輸出端因而為高壓，由此表示即使存在一單一位元不匹配而仍可視為一匹配態。以下將說明上述感測裝置20 0更可容許N個位元不匹配被判別為一完全匹配。雖然在實施例中N設定為一，然而n 可為任意整數，只要MATCHLINE設定以N又二分之一個位元速率放電即可。舉例來說，若欲將三個或三個以下位元不匹配視為一完全匹配，則MATCHREF將設計為以3. 5個位元不匹配之速率放電。也就是說，對於三個以下位元不匹配， MATCHLINE之電壓將在一開始下降後回升為vdd。但若是有四個以上位元不匹配，將使MATCHLINE之電壓被下拉為接地值〇

第14頁 1222646 五、發明說明（11) 除了利用錯誤檢查與訂正姑π十上此技術來僧測一輩—付开χ π 配外，也希望能用訂正内容可— 、σσ 不匹發明之具體實施例進内容可定址記憶體單元之方 J疋址§己憶體單元内之讀肢辑誤。因此，當MATCHLINE處扒V ,士丄旦平兀門之σ貝取錯、VDD时，本一步提供一訂正單一不匹配之法0 0 3 “不一為了結合感剛类 π — κ々卜立贿.a j衣置2 0 0使用而修改過之内容可疋址€ 體皁元結構3〇〇。木+ r十 ^ ^ m ^ ^ μ. ^ 如刚所述，當相對應之匹配線之電Μ值彳疋升為供庳雷壓〔一从德Qnn ^SuPply voltage)，設置此單凡結構3 0 0以使儲在直鬥夕一當，剎用J a 不匹配位元被反相（niP)。在 ^ — ▲皆怨隨機存取記憶體（S RAM )之儲存單元中，内二1二址二體單元結構3 〇。包含了一對交又連結之逆變器 I 5與I 6，I 5與I 6作或次刺_紗 _ 一，丄體N3與N4分別將_對==子凡件或疋鎖存器。存取電晶 ^ f 對互補位凡線組BLT與BLC與讀寫運作中 :儲存鎖存器連結。將雙穩態（bistable)鎖存器 (I 5與I 6 )之兩伽由α , τ σσ — 側中所储存的電壓位準做相反電壓配置，即可表不單元社描冲六# &、、°構3 0 0中之資料。也就是說，當邏輯資料1被储存時，接合筋w , . . N m .^ 即”、，占（junction node ) Α為.高壓且接合節點Β 馬低歷’而奩溫— yv - ^ 建輯貧料〇被儲存時，接合節點A為低壓且接 #科Α⑽給土错此可定義出兩種穩定態。節點Β因此與即點Α遴輯互補。為了具有訂正讀取錯誤的能力，内容可定址記憶體單

1222646 五、發明說明（12) 元結構3 0 0進一步包含了 N型場效電晶體N5。N5之閘極與blt 相連，且其汲極與節點A相連。N型場效電晶體關之閘極與 B L C相連，且其没極與節點b相連。此外，N 5之源極與N型場效電晶體N 7之汲極相連。N 7可設置成一二極體，其閘極與源極皆與MATCHL I NE連結。同樣地，N6之源極與N型場效電晶體N8之汲極相連。N8亦可設置成一二極體，其閘極與源極亦皆與MATCHLINE連結。在每一個内容可定址記憶體單元結構3 0 0所進行讀取錯誤之訂正過程類似在一般靜態隨機存取記憶體中之運作過程。基本上，内容可定址記憶體單元内的搜尋埠（search port)亦扮演寫入崞（write port)的角色，搜尋埠將位元線組BLT與BLC(或是利用如圖1中所示之專用匹配位元線組MBLT與MBLC)作為字元線，進一步地將 M A T C H L I N E作為寫入位元線。依照内容可定址記憶體單元結構3 〇〇之設置，當 M A T C H L I Ν Ε被提升至yDD，儲存在單元結構3 〇〇之資料位元將因此被反相。例如在開始時，有一邏輯訊號1儲存在單元 3 0 0内，這時節點a為高壓而節點B為低壓，當在單元内出現一不匹配之位元時（即β L τ上出現一邏輯訊號〇而β l C上出現一邏輯訊號1 )，則Ν型場效電晶體Ν6為導通狀態而Ν5為不導通之狀態。由於感測裝置2 0 0將MATCHLiNE提升至高壓，設置成二極體之N8亦處於導通狀態。節點b之電壓將因此由低壓提升為高壓，節點A之電壓也因而由高壓下拉為低壓，如此則可δ丁正在單元3 〇〇中被檢查到之讀取錯誤。相對地，如

第16頁 1222646 五、發明說明（13) "一· f古比較運作產生複數個位元不匹配（即MAKHLINE未提升二、门壓），則MATCHL I NE上之電壓將僅能夠經由節點b放電，而後經由I 6之N型場效電晶體而接地。 ^ 同樣的原理可應用於讀取錯誤為邏輯訊號0的情況。若、、口予BLT —個位元訊號1 (亦給予BLC 一個互補位元信號〇)， •^matchline因一單一位元不匹配而被提升至高壓，則N型場效電晶體N5為導通狀態而N6保持為不導通狀態。設置成一極體之N 7亦處於導通狀態。節點a之電壓將因此由低壓提升為高壓，節點B之電壓也因此由高壓下拉為低壓。利用設置成二極體之N型場效電晶體N7與㈣，在大量不匹配之情況下，可防止一特定内容可定址記憶體單元内之匹配位元發生反相的情況。當複數個不匹配發生期間， M^TCHLINE之電壓被不拉至接地值，相反地，一特定内容可定址記憶體單元内之匹配位元將因此在沒有N7與㈣之情況下而發生反相。因此，一旦matchline之電壓被下拉為接地值，N7與N8將為不導通，由此可防止因MATCHLINE之電壓而使一匹配單元發生反相的情況。敢後，圖4為一感測裝置2 〇〇與内容可定址記憶體單元結構3 0 0間交互作用之訊號時序圖。在本實施例中，分析在一 1 4位元字（包含資訊位元以及錯誤檢查與訂正技術之加總值（checksum)位元）中四個内容可定址記憶體單元之電壓〜

1222646 五、發明說明（14) 值，另外也分析了相關之匹配線，準電壓。圖4中特定波形標記如下基準匹配線以及其他基 MATCHOUT-MATCHLINE-MATCHREF-PRECHARGE-BLT(O)-BLC(O)-BLTCD-B L C (1 )-BLT(2)-BLC(2)-_E A(0) -NODE B(0)-_E A ⑴-NODE B(l)-NODE A(2)-NODE B(2)-WORDLINE- MATCHOUT之電屍matchline MATCHREF之電壓，先充^電略之電壓（未顯示） =位0内位元線之電壓，位0内互補位元線之電壓 f位1内位元線之電壓 f位1内互補位元線之電壓單位2内位元線之電壓單位2内互補位元線之電壓儲存於單位0内之電壓儲存於單位〇内之互補電壓儲存於單位1内之電壓儲存於單位1内之互補電壓儲存於單位2内之電壓儲存於單位2内之互補電壓 WORDL I NE上之電壓在時間t〇，每之觸發所決定。如 A)為一邏輯訊號〇一早7^起始之電壓值由WORLDLINE上脈衝圖所示’四個單元内所儲存之值（在節點 s ’·、、低壓。而此互補值即被設定為一邏

第18頁 1222646 五、發明說明（15) 輯訊號1，或設為高壓。在時間ti，MATCHREF與MATCHLINE 皆被一預先充電訊號（PRECHARGE)提升為高壓，此預先充電訊號由一充電電路所提供（圖中未顯示）。充電電路之運作為熟悉此技藝者所知悉，在此不加以贅述。在時間&，隨著MATCHREF電壓的下降，開始第一次的比較運作。在第一次比較運作中，將測試一完整匹配狀態。由於每一單元之起始位元皆為邏輯訊號〇，則每一單元位元線上之真（true)比較位元同樣也為〇，如同在BLT (0)，81^(1)與31^(2)上之低壓與61^(0)，81^(1)與儿(：（2)上之高壓所代表的。在此為了簡化之目的，本實施例中只顯示三個單元之位元線與互補位元線。如前所述，所有位元之完全匹配使得MATCHLINE與MATCHOUT皆保持為高壓，一如圖中所示。此外，如同預期，在單元〇至2中之被儲存位元之狀態無任何改變。在時間扒時，進行第二次比較運作。本次將測試一單一位元匹配之情形（即讀取錯誤之情形）。如同波形時序圖中BLT(O)與BLC(O)所示，單元〇中位元線上之比較位元為一邏輯訊號1。從時間&開始，首先，當MATCH I L I NE之電塵被前述感測裝置2 0 0提升至VDD時，其電壓為高壓。如前所述，一單一位元不匹配使得MATCHLINE之放電率低於MATCHREF之放電率，因此MATCHLINE之電壓將立刻被提升為Vdd。由圖4 中内圓圈所標示之區域可見，MATCHLINE有一輕微下降，而

第19頁 1222646 五、發明說明（16) -- 後迅速拉回為VDD。此外，MATCHOUT之電壓維持扃古广 ▽牧阿壓，代表了單一位元不匹配仍被視為完全匹配。第三，除+ ^ 了檢查單一位元不匹配之情形外，在c e 1 1 0 内之讀取錯％ a 柯咴被訂正而改寫為1。上述情形可由NODE A(0)與NODE B(0)電塵波护之反相現象得知。在時間％時，W 0 R L D L I N E再次被充電而將單元之初始狀態重寫入内容可定址記憶體。意即，將一邏輯訊號〇儲存在單元0内，以進行進一步之比較測試。在時間，測試一雙位元不匹配之情況。如圖所示，c e 1 1 〇與c e 1 1 1上之比較

位元皆為邏輯訊號1，而由於有兩個不匹配之單元，則 MATCHLINE之放電率高於MATCHREF之放電率。如前述，此狀況將使得MATCHLINE之電壓被鎖存為接地值，且因此 MATCH0UT之電壓由高壓轉變而低壓，代表了一確實之不匹配。在MATCHLINE上之電荷將經由N7，N5以及cell 2上16之N 型％效電晶體而接地消散。然而，在字中每一個單元（全 4保持為邏輯訊號〇 )内之資料仍保持為不匹配之狀態。在時間t6，隨著PRECHARGE電壓之下降， MATCHREF, MATCHLINE與MATCH0UT之電壓皆回復為高壓狀怨。在時間扒，進行最後之比較運作，其中除了 c e 1 1 〇之一位兀外，皆為不匹配狀態。這丨3個位元不匹配之狀態被測試以進一步證明多個不匹配單元之結合效應不至於導致重新寫入一單一匹配單元，在沒有N7, N8設置成二極體來保

第20頁 1222646 五、發明說明（17) 護這些單元的情況下也一樣。此外，每個單元内部節點之電壓皆保持不變。

利用感測裝置2 0 0以及前述之修改後之内容可定址記憶體單元3 0 0，可檢查與訂正在内容可定址記憶體單元内之被視為可改正之讀取錯誤。雖然在實施例中僅提及一單一位元不匹配之訂正，但本發明可調整基準匹配線之放電時間以訂正複數個位元之不匹配。而配合二極體裝置，内容可定址記憶體單元3 0 0能在一鎖存匹配態中使一不匹配單元位元逆變，且使匹配之位元在一鎖存不匹配態中不會被逆變。此外，本發明實施例之原則亦可應用於利用靜態隨機存取記憶體製作的内容可定址記憶體單元。舉例來說，可預期將本發明之原則應用於被安排為一單一儲存單元的一對利用動態隨機存取記憶體製作的内容可定址記憶體單元 (具有一單一電晶體/電容器儲存元件）。

藉由以上較佳的具體實施例，企望能更加清楚地闡述本發明之特微與精神。進一步，希望能涵蓋各種改變及具相等性的安排於本發明所欲申請之專利範圍的範疇内，而非以上述所揭露之較佳實施例來對本發明之範疇加以限制。因此，本發明所申請之專利範圍的範疇應該根據上述的說明作最寬廣的解釋，以致使其涵蓋所有可能的改變以及具相等性的安排。

第21頁 1222646 圖式簡單說明五、【圖式簡單說明】圖式中類似元件採類似編號：圖1為本發明之一實施例中内容可定址記憶體陣列之示意圖，其中包含一基準匹配線；圖2為本發明之一實施例之感測裝置，此感測裝置能夠檢查一讀取錯誤（只存在單一個位元不匹配的情況）與一確實不匹配狀態（存在複數個位元不匹配的情況）其間之差田 · 兴，圖3為一内容可定址記憶體單元結構實施例之示意圖，此結構之設計使得因讀取錯誤而產生之不匹配位元可被重新寫入或是被訂正；以及圖4為一波形時序示意圖，說明在對於内容可定址記憶體陣列所進行之一系列測試比較運作期間，此感測裝置與此内容可定址記憶體單元結構間之交互作用。元件符號說明： 1 0 0 内容可定址記憶體陣列 1 0 2内容可定址記憶體單元 104 基準字 2 0 0 感測裝置 2 0 2電晶體堆疊 3 0 0内容可定址記憶體單元結構

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Claims

1222646 六、申請專利範圍 1. 一種内容可定址記憶體（content addressable memory, CAM)，包含：複數個個別内容可定址記憶體單元，供儲存一字碼 (codeword)，該字碼中含有數個位元；一匹配線（match 1 ine)與每一該複數個個別内容可定址Z (¾體單元連結’該匹配線供表示一比較字（C 〇 m p a r a n d w〇rd)&與該被儲存字碼之一匹配狀態（match status)，該匹配狀恶反映為—匹配態（ma t ch s t a t e )或一不匹配態 (mismatch state);以及一感測裝置，當該比較字與該被儲存字碼間位元不匹配之數量為N或是更小時，該感測裝置供鎖存（latching)該匹配線為a亥匹配態。 2 ·如申凊專利範圍第1項之内容可定址記憶體，其中n等於 3 ·如申请專利範圍第丨項之内容可定址記憶體，其中：萄5亥比車父字與該被儲存字碼間位元不匹配之數量大於N 時’遠感測裝置進一步供鎖存該匹配線為該不匹配態。 4·如申請專利範圍第！項之内容可定址記憶體，其中該感測裝置進一步包含：一基準匹配線（reference match line)，在一比較運作期間，该基準匹配線以一選定率從一預先充電

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六、申請專利範圍 (precharged)狀態進行放電；其中，在該比較運作期間，該感測裝置藉由比準匹配線之放電之選定率與該匹配線之一放 =，該匹配狀態。千瓜決疋 5 ·如申請專利fe圍第4項之内容可定址記憶體，其中：若該基準匹配線之放電之選定率高於該匹配線率，則鎖存該匹配線為該匹配態；以及包若該匹配線之放電率高於該基準匹配線之放電之竖〜率，則鎖存該匹配線為該不匹配態。迅疋 6 ·如申請專利範圍第5項之内容可定址記憶體，1中裝置進一步包含： ”〒送感測一第一逆變器（inverter)，具有一輸入端與該基準匹配線連結； & 一第二逆變器，具有一輸入端與該第一逆變器之一輸出端相連； & 一第三逆變器，具有一輸入端與該匹配線連結，且具有一輸出端同時相連於一提升裝置（pull up device)與二下拉裝置（pul 丨 down device); 、其中，在該比較運作期間，如在該第三逆變器之輸出端從一邏輯低電壓位準（logic low voltage level)轉換至一邏輯高電壓位準（logic high voltage level)之前，古歹第一逆變器之輸出端即從該邏輯低電壓位準轉換至該邏^

第24頁 1222646 六、申請專利範圍高電壓位準，則該匹配線被該提升裝置鎖存為該匹配態；以及如在該第一逆變器之輸出端從該邏輯低電壓位準轉換至該邏輯高電壓位準之前，該第三逆變器之輸出端即從該邏輯低電壓位準轉換至該邏輯高電壓位準，則該匹配線被該下拉裝置鎖存為該不匹配態。 7. 如申請專利範圍6項之内容可定址記憶體，其中·· 藉由將一第一P型場效電晶體裝置（PFET)連結至一第二 P型場效電晶體裝置，該匹配線被鎖存為該匹配態，該第一 _ P型場效電晶體裝置進一步與該匹配線連結，而該第二P型場效電應體裝置則進一步連結至該邏輯高電壓位準；其中該第一P型場效電晶體裝置之一閘極（gate)與該第二逆變器之一輸出端連結，該第二P型場效電晶體裝置之一閘極與該第三逆變器之輸出端連結。 8. 如申請專利範圍第6項之内容可定址記憶體，其中：藉由將一第一N型場效電晶體裝置（NFET)連結至一第二 N型場效電晶體裝置’該匹配線被鎖存為該不匹配態’該第一 N型場效電晶體裝置進一步與該匹配線連結，而該第二N ® 型場效電應體裝置則進一步連結至該邏輯低電壓位準；其中該第一 N型場效電晶體裝置之一閘極與該第一逆變器之一輸出端相連，該第二N型場效電晶體裝置之一閘極與該第三逆變器之輸出端連結。

第25頁 1222646 六、申請專利範圍 9.如申請專利範圍幻項之内容可定址記憶體配f被鎖存為該匹配態，則改寫（adapt)該若該匹體早兀以町正（c〇rrect)任何儲存其中之不令可疋址記憶 (mismatching bi ts)。 ’、匕配位元 1〇.如申請專利範圍第9項之内容可定〜該内容可定址記憶體單元進—步包含.°思肢，其中每— 一對交又連結之逆變器，言^二二次 (data storage latch); ’ 貝料储存鎖存器一第一存取電晶體（access t 位元⑽U i lne)與該f料儲存選擇性地將- (node)相連結；、σσ中之一第一節點一第二存取電晶體選擇性地將— (_—ary blt Hc :郎點相連結’該第一節點具有二電存器中之一第料儲存鎖存器中之位元之值，二值代表儲存於該資表儲存於該資料儲存鎖存哭中=位了郎點具有—電壓值代 -第三存取電曰位兀之互補值；相連結；以及曰…擇性地將該第-節點與該叹配線一第四存取電晶體選〜相連結。也將5亥弟二節點與該匹配線址記憶體，其中·· U.如申請專利範圍第10項之内容可定第26頁 1222646 六、申請專利範圍若應用於一給定内容可定址記憶體單元之一比較位元 (comparand bit)與該内容可定址記憶體單元内之一被儲存位元並不匹配，且若該匹配線亦被鎖存於該匹配態，則該内容可定址記憶體單元内之被儲存位元將因此被逆變。 1 2 ·如申請專利範圍第11項之内容可定址記憶體，進一步地包含了一預防裝置，供避免當該匹配線被鎖存於該不匹配態時，該内容可定址記憶體單元内之一匹配被儲存 (matching stored b i t)位元仍然被該匹配線逆變。 1 3.如申請專利範圍第1 2項之内容可定址記憶體，其中該預防裝置進一步包含：一第一二極體，連結於該第三存取電晶體與該匹配線間；以及一第二二極體，連結於該第四存取電晶體與該匹配線間。 1 4.如申請專利範圍第1 3項之内容可定址記憶體，其中該第一與第二二極體進一步包含一對N型場效電晶體，該對N型場效電晶體個別擁有一閘極與一源極與該匹配線相連。 1 5. —種内容可定址記憶體，包含：複數個個別内容可定址記憶體單元，供儲存一字碼，該字碼中含有數個位元；

第27頁 1222646 六、申請專利範圍一匹配線與每一該複數個個別内容可定址記憶體單元連結，該匹配線供表示一比較字與該被儲存字碼之一匹配狀態，該匹配狀態反映為一匹配態或一不匹配態；一感測裝置，當該比較字與該被儲存字碼間位元不匹配之數量為N或是更小時，該感測裝置供鎖存該匹配線為該匹配態，以及當該比較字與該被儲存字碼間位元不匹配之數量為超過N個位元，該感測裝置進一步供鎖存該匹配線為該不匹配態，該感測裝置進一步包含：一基準匹配線，在一比較運作期間，該基準匹配線以一選定率從一預先充電狀態進行放電；其中，在該比較運作期間，該感測裝置藉由比較該基準匹配線之放電之選定率與該匹配線之一放電率，來決定該匹配狀態；以及若該匹配線被鎖存為該匹配態，則改寫該内容可定址記憶體單元以訂正任何儲存其中之不匹配位元。 1 6.如申請專利範圍第1 5項之内容可定址記憶體，其中N等於一。 1 7.如申請專利範圍第1 5項之内容可定址記憶體，其中·· 若該基準匹配線之放電之選定率高於該匹配線之放電率，則鎖存該匹配線為該匹配態；以及若該匹配線之放電率高於該基準匹配線之放電之選定率，則鎖存該匹配線為該不匹配態。

第28頁 1222646 六、申請專利範圍 1 8.如申請專利範圍第1 7項之内容可定址記憶體，其中該感測裝置進一步包含：一第一逆變器，具有一輸入端與該基準匹配線連結；一第二逆變器，具有一輸入端與該第一逆變器之一輸出端相連；一第三逆變器，具有一輸入端與該匹配線連結，且具有一輸出端同時相連於一提升裝置與一下拉裝置；其中，在該比較運作期間，如在該第三逆變器之輸出端從一邏輯低電壓位準轉換至一邏輯高電壓位準之前，該第一逆變器之輸出端即從該邏輯低電壓位準轉換至該邏輯高電壓位準，則該匹配線被該提升裝置鎖存為該匹配態；以及如在該第一逆變器之輸出端從該邏輯低電壓位準轉換至該邏輯高電壓位準之前，該第三逆變器之輸出端即從該邏輯低電壓位準轉換至該邏輯高電壓位準，則該匹配線被該下拉裝置鎖存為該不匹配態。 1 9.如申請專利範圍第1 8項之内容可定址記憶體，其中·· 藉由將一第一 P型場效電晶體裝置連結至一第二P型場效電晶體裝置，該匹配線被鎖存為該匹配態，該第一 P型場效電晶體裝置進一步與該匹配線連結，而該第二P型場效電應體裝置則進一步連結至該邏輯高電壓位準；其中該第一 P型場效電晶體裝置之一閘極與該第二逆變 i

第29頁 1222646 閘極與 ~、申請專利範圍器之一輸出端連結，該第二p型場效電今玄當-、名料日日體叙置之一 3弟二逆變為之輸出端連結。心 •如/ s月專利範圍第18項之内容可定址記憶藉由將一第_N型場效電晶體裝置 2 一 —二中：效電晶體裝置，該匹配線被鎖存為該不、、、° 一弟二N型場場效電晶體裝置進一步與該匹配線連&配恶’該第-Ν型電應=置，一步連結至該邏輯低電壓：；第二N型場效〃、中5亥第—N型場效電晶體裝置之—^ -之一輸出端相連，該二 ’卩亟舁4第—逆該第三逆變器之輸出端連結。々双吧晶體褒置之—閉極與 2 1.如申請專利範圍第1 5項之内交可一該内f可f址記憶體單元進一步°包含疋址記憶體，其中每— 對父又連結之逆變器，設置〜一雜十Γ第一存取電晶體選擇性地將二〜貧料儲存鎖存器；、、子：：-第-節點相連結；’ A元線與該資料儲存儲存鎖存器中之：= j性地將-互補位元壓值代表儲存於該結，該第—節資料節點具有—電壓值代上:J鎖存器中之位元之值:、有：電之互補值； ·子於该貧料儲存鎖存哭δ亥第二一第三存取電晶妒坚中之位元郎點與該匹配線相連結；以及 I 擇性地將讀第第30頁 1222646 六、申請專利範圍一第四存取電晶體選擇性地將該第二節點與該匹配線相連結。 2 2.如申請專利範圍第2 1項之内容可定址記憶體，其中：若應用於一給定内容可定址記憶體單元之一比較位元與該内容可定址記憶體單元内之一被儲存位元並不匹配，且若該匹配線亦被鎖存於該匹配態，則該内容可定址記憶體單元内之被儲存位元將因此被逆變。 2 3.如申請專利範圍第2 2項之内容可定址記憶體，進一步地包含了一預防裝置，供避免當該匹配線被鎖存於該不匹配態時，該内容可定址記憶體單元内之一匹配被儲存位元仍然被該匹配線逆變。 2 4.如申請專利範圍第23項之内容可定址記憶體，在其中，該預防裝置進一步包含：一第一二極體，連結於該第三存取電晶體與該匹配線間；以及一第二二極體，連結於該第四存取電晶體與該匹配線 2 5.如申請專利範圍第24項之内容可定址記憶體，其中該第一與第二二極體進一步包含一對N型場效電晶體，該對N型場效電晶體個別擁有一閘極與一源極與該匹配線相連。

1222646 六、申請專利範圍 26· —種檢查（detecting)在一内容可定址記憶體内之一讀取錯誤（soft error)之方法，包含：設置複數個個別内容可定址記憶體單元，供儲存一字碼，該字碼中含有數個位元；連結一匹配線與每一該個別内容可定址記憶體單元，該匹配線用以表示一比較字與該被儲存字碼之一匹配狀態，其中該匹配狀態反映為一匹配態或一不匹配態；

設置一感測裝置，當該比較字與該被儲存字碼間位元不匹配之數量為N或是更小時，該感測裝置供鎖存該匹配線為該匹配態。 2 7.如申請專利範圍第2 6項之方法，其中N等於一。 2 8.如申請專利範圍第2 6項之方法，其中：當該比較字與該被儲存字碼間位元不匹配之數量大於N，該感測裝置進一步鎖存該匹配線為該不匹配態。

2 9 ·如申請專利範圍第2 6項之方法，其中該感測裝置包含：一基準匹配線，在一比較運作期間，該基準匹配線以一選定率從一預先充電狀態進行放電；其中，在該比較運作期間，該感測裝置藉由比較該基準匹配線之放電之選定率與該匹配線之一放電率，來決定該匹配狀態。

第32頁 1222646 六、申請專利範圍 3 0.如申請專利範圍第2 9項之方法，其中：若該基準匹配線之放電之選定率高於該匹配線之放電率，則鎖存該匹配線為該匹配態；以及若該匹配線之放電率高於該基準匹配線之放電之選定率，則鎖存該匹配線為該不匹配態。 3 1.如申請專利範圍第3 0項之方法，其中該感測裝置進一步包含：一第一逆變器，具有一輸入端與該基準匹配線連結；一第二逆變器，具有一輸入端與該第一逆變器之一輸出端相連，一第三逆變器，具有一輸入端與該匹配線連結，且具有一輸出端同時相連於一提升裝置與一下拉裝置；其中，在該比較運作期間，如在該第三逆變器之輸出端從一邏輯低電壓位準轉換至一邏輯高電壓位準之前，該第一逆變器之輸出端即從該邏輯低電壓位準轉換至該邏輯高電壓位準，則該匹配線被該提升裝置鎖存為該匹配態；以及如在該第一逆變器之輸出端從該邏輯低電壓位準轉換至該邏輯高電壓位準之前，該第三逆變器之輸出端即從該邏輯低電壓位準轉換至該邏輯高電壓位準，則該匹配線被該下拉裝置鎖存為該不匹配態。

第33頁 1222646 六、申請專利範圍 32. 如申請專利範圍第3 1項之方法，其中：藉由將一第一 P型場效電晶體裝置連結至一第二P型場效電晶體裝置’該匹配線被鎖存為該匹配態’該第一 P型場效電晶體裝置進一步與該匹配線連結，而該第二P型場效電應體裝置則進一步連結至該邏輯高電壓位準；其中該第一 P型場效電晶體裝置之一閘極與該第二逆變器之一輸出端連結，該第二P型場效電晶體裝置之一閘極與該第三逆變器之輸出端連結。

3 3.如申請專利範圍第3 1項之方法，其中：藉由將一第一 N型場效電晶體裝置連結至一第二N型場效電晶體裝置，該匹配線被鎖存為該不匹配態，該第一 N型場效電晶體裝置進一步與該匹配線連結，而該第二N型場效電應體裝置則進一步連結至該邏輯低電壓位準；其中該第一 N型場效電晶體裝置之一閘極與該第一逆變器之一輸出端相連，該第二N型場效電晶體裝置之一閘極與該第三逆變器之輸出端連結。

3 4. —種檢查與訂正在一内容可定址記憶體内之一讀取錯誤之方法，包含：設置複數個個別内容可定址記憶體單元，供儲存一字碼，該字碼中含有數個位元；連結一匹配線與每一該個別内容可定址記憶體單元，該匹配線用以表示一比較字與該被儲存字碼比較後之一匹

第34頁 1222646 、申請專利範圍配狀悲，其中該匹配狀態反 λ 設置〆感測裝置，去兮、二一匹配態或一不匹配態；不匹配之數量為Ν或是更小日^字與该被儲存字碼間位元為該匹配態；以及了忒感’則I置供鎖存該匹配線右该匹配線被鎖存鼻記憶體單元以訂正任何ί;;”；’則改寫該内容可定址 /、卞之不匹配位元。 35·如申請專利範圍第34項之定址記憶體單元進一步包含：法，其中每—該個別内容σ 一對交又連結之逆合可 -第-存取電晶體J :性：“ -資料儲存鎖“ 存器第-節點相=地將一位元線與資料錯二一弟二存取電晶《逻视t r ^ 儲存鎖存器中之—μ二二睪性地將一互補位元值代表儲存於=，點相連結，該第一節f二讀資料點之電壓值代;^储存鎖存器中之位元之值文〜電厥值；代表储存於該資料儲存鎖存器中：货讀第二；一第三存取带 < 相連結；以及兒晶體選擇性地將該第一節點與▲ _ ^ 、咳 $ 昂四存取雷a娜、时相連結。日日脰逛擇性地將該第二節％與鸪$ 3 6 ·如申★太# 若應用^H第35項之方法，其中： 6定内容可定址記憶體單元 -— 1較饭酉己線 s己線

1222646 六、申請專利範圍與該内容可定址記憶體單元内之一被儲存位元並不匹配，且若該匹配線亦被鎖存於該匹配態，則該内容可定址記憶體單元内之被儲存位元將因此被逆變。 3 7.如申請專利範圍第3 6項之方法，進一步包含：設置一預防裝置，供避免當該匹配線被鎖存於該不匹配態時，該内容可定址記憶體單元内之一匹配被儲存位元仍然被該匹配線逆變。 38.如申請專利範圍第37項之方法，其中該預防裝置進一步包含：一第一二極體，連結於該第三存取電晶體與該匹配線間，以及一第二二極體，連結於該第四存取電晶體與該匹配線間。 3 9.如申請專利範圍第3 8項之方法，其中該第一與第二二極體進一步包含一對N型場效電晶體，該對N型場效電晶體個別擁有一閘極與一源極與該匹配線相連。 4 0. —種檢查與訂正在一内容可定址記憶體内之一讀取錯誤之方法，包含：比較在該内容可定址記憶體内一預先充電匹配線之一放電率與在該内容可定址記憶體内之一預先充電基準匹配

1222646 六、申請專利範圍線之一放電率，該匹配線與在該内容可定址記憶體内之複數個内容可定址記憶體單元連結；根據該匹配線之放電率與該基準匹配線之放電率，決定為一匹配態或一不匹配態；該匹配態被定義為，該内容可定址記憶體中一被儲存字碼與一比較字間位元不匹配之數量為N或是更少；該不匹配態被定義為，該内容可定址記憶體中該被儲存字碼與該比較字間位元不匹配之數量為N +1或更多；以及如一匹配態存在，則逆變在該被儲存字碼中任何不匹 S己fi /已° 4 1.如申請專利範圍第4 0項之方法，其中N等於一。 4 2.如申請專利範圍第4 0項之方法，其中：該基準匹配線之放電率為一固定放電率；當該被儲存字碼與該比較字間位元不匹配之數量為N或更少時，該基準匹配線之固定放電率大於該匹配線之放電率；以及當該儲存字碼與該比較字間位元不匹配之數量為N +1或更多時，該基準匹配線之固定放電率小於該匹配線之放電率〇 4 3 ·如申請專利範圍第4 2項之方法，進一步包含；預防當一不匹配態存在時，有任何在該被儲存字碼中

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