JP2005525673A - 連想メモリ（ｃａｍ） - Google Patents

Abstract

【課題】それに含まれるビット・エラーを無視でき、訂正できる連想メモリ（ＣＡＭ）（１００）を提供すること。
【解決手段】例示的実施形態では、ＣＡＭに、いくつかのビットが関連付けられたコードワードを記憶する複数の個々のＣＡＭセル（１０２）が含まれる。マッチ線（ＭＡＴＣＨＬＩＮＥ）は、複数の個々のＣＡＭセルのそれぞれに結合され、記憶されたコードワードと比較される被比較数ワード（１０４）の一致状況を示すのに使用される。一致状況は、一致状態または不一致状態のいずれかを反映する。被比較数ワード（１０４）が、Ｎ個以下のビットだけ記憶されたコードワードと不一致であるときはいつでも、感知装置（２００）が、マッチ線を一致状態にラッチするのに使用され、ここで、Ｎは、使用される所与のエラー検出および訂正（ＥＣＣ）アルゴリズムの訂正可能なビット数の最大値と定義される。

Description

本発明は、一般に集積回路メモリ・デバイスに関し、より詳細には、エラー検出および訂正技法と共に使用されたときに、それに含まれるビット・エラーを検出し、訂正できる連想メモリに関する。

連想メモリ（ＣＡＭ）は、ストレージ・ロケーションが、名前または位置によるのではなく、その内容によって識別される記憶デバイスである。検索引数がＣＡＭに提示され、引数と一致するロケーションが、対応するマッチ線をアサートする。そのようなメモリの使用の１つが、仮想記憶システム内で論理アドレスを物理アドレスに動的変換する場合である。この場合、論理アドレスが検索引数であり、物理アドレスが、ランダム・アクセス・メモリ（ＲＡＭ）内のストレージ・ロケーションから物理アドレスを選択する動的マッチ線の結果として作られる。ＣＡＭは、インターネット・アドレス検索にも頻繁に使用されている。

ＣＡＭには、通常、ＣＡＭセルのアレイが含まれ、ＣＡＭアレイの各行は、記憶されたワードに対応する。所与の行のＣＡＭセルは、その行に関連するワード線およびマッチ線に結合される。ワード線は、読取／書込動作のために行を選択するか、検索のためにワード線にバイアスを与えることができる制御回路に接続される。マッチ線は、検索中に、その行に記憶されたワードが適用された入力値と一致するかどうかを示す信号を担持する。従来のＣＡＭアレイの各列は、ＣＡＭワードのすべてで同一のビット位置に対応し、特定の列のＣＡＭセルは、その列に関連するビット線の対に結合される。検索は、ビット線の各対に適用され、このビット線の対は、入力値のビットを表す相補的な２進信号の対を有する。各ＣＡＭセルは、接続されたビット線で表されるビットと一致しないビットがそのＣＡＭセルに記憶されている場合に、関連するマッチ線の電圧を変更する。したがって、マッチ線の電圧が、検索中に変更されないままになる場合に、ＣＡＭセルのその行に記憶されたワードが、入力ワードと一致する。

従来のＣＡＭシステムでは、不一致が実際のデータ不一致から生じるか、ソフト・エラーによって引き起こされる反転されたセルから生じるかに無関係に、検出された不一致状態が、正確として受け入れられる。ソフト・エラーは、記憶されたデータのバイナリ・ビットの値が変化する、宇宙線またはアルファ粒子の衝突などの現象の結果として発生する可能性がある。現在、一部のＣＡＭアレイは、反転されたセルを修正するために周期的にリフレッシュされるように設計されている。しかし、それを行う際に、ある不一致が実際に誤った不一致であるという危険が冒される。

エラー検出および訂正（ＥＣＣ）アルゴリズムが、ソフト・エラーの問題に対処するのに使用されてきた。最も単純なＥＣＣアルゴリズムは、オリジナル・データをチェックサム・データ・ワードと共に読み取り、書き込むことによって、単一ビット・エラーを訂正し、２ビット・エラーを検出する能力を提供する。より複雑なアルゴリズムは、より多くのチェックサム・データ・ビットを使用することによって、単一ビットを超えるエラーを訂正でき、２ビットを超えるエラーを検出することができる。データは、チェックサムと共に、有効性についてテストされ、潜在的に訂正されるか、そうでない場合には「訂正不能」としてマークされる。ＥＣＣエンコードされたデータの重要な特性は、データとチェックサムの２つの組合せが、２ビットを超えて異ならないことである。

ＣＡＭ検索において、単一ビット不一致を完全な一致として認識することが望ましい。そのようなＣＡＭ検索がエラー検出および訂正技法と共に実行されたときに、１ビットの不一致は、「訂正可能」とみなされて、真の１ビット・データ不一致ではなくソフト・エラーに帰せられる。しかし、既存のＣＡＭ構成は、このような対処をしていない。

上述および他の従来技術の短所および欠陥は、含まれるビット・エラーを検出でき、訂正できる連想メモリ（ＣＡＭ）および方法によって克服または軽減される。例示的実施形態では、ＣＡＭに、いくつかのビットが関連付けられたコードワードを記憶する複数の個々のＣＡＭセルが含まれる。マッチ線が、複数の個々のＣＡＭセルのそれぞれに結合され、記憶されたコードワードと比較される被比較数ワードの一致状況を示すのに使用される。一致状況は、一致状態または不一致状態のいずれかを反映する。ＣＡＭは、Ｍ＋Ｎビットのワードを記憶するように設計され、Ｍは、データのビット数であり、Ｎは、ＥＣＣチェックサム・コードのビット数である。被比較数ワードが、Ｎビット以下だけ記憶されたコードワードと不一致であるときはいつでも、感知装置が、マッチ線を一致状態にラッチするのに使用される。

好ましい実施形態では、感知装置が、被比較数ワードが記憶されたコードワードとＮビットを超えて不一致であるときはいつでもマッチ線を不一致状態にラッチする。感知装置に、さらに、比較動作中にプリチャージ状態から選択されたレートで放電される基準マッチ線も含まれる。比較動作中に、感知装置は、基準マッチ線の放電の選択されたレートをマッチ線の放電のレートと比較することによって一致状況を判定する。基準マッチ線の放電の選択されたレートが、マッチ線の放電のレートより大きい場合に、マッチ線が、一致状態にラッチされる。しかし、マッチ線の放電のレートが、基準マッチ線の放電の選択されたレートより大きい場合に、マッチ線は、不一致状態にラッチされる。

代替実施形態では、ＣＡＭセルが、さらに、マッチ線が前記一致状態にラッチされる場合に、そこに記憶された不一致ビットのすべてを訂正するように適合される。ＣＡＭセルのそれぞれに、さらに、データ・ストレージ・ラッチとして構成されたクロス・カップリングされたインバータの対が含まれる。第１アクセス・トランジスタが、データ・ストレージ・ラッチ内の第１ノードにビット線を選択的に結合し、第２アクセス・トランジスタが、データ・ストレージ・ラッチ内の第２ノードに相補ビット線を選択的に結合する。第１ノードは、データ・ストレージ・ラッチに記憶されたビットの値を表す電圧値を有し、第２ノードは、データ・ストレージ・ラッチに記憶されたビットの相補的な値を表す電圧値を有する。第３アクセス・トランジスタが、第１ノードを前記マッチ線に選択的に結合し、第４アクセス・トランジスタが、第２ノードをマッチ線に選択的に結合する。

所与のＣＡＭセルに適用される被比較数ビットが、ＣＡＭセル内の記憶されたビットと一致せず、マッチ線も、前記一致状態にラッチされている場合に、ＣＡＭセル内の記憶されたビットが反転される。しかし、ＣＡＭセル内の一致する記憶されたビットは、マッチ線が不一致状態にラッチされている場合に、マッチ線によって反転されることができなくなる。

例の図を参照するが、図では、類似する要素が、複数の図で同様の符号を付けられている。

以下では、検索ワードがＣＡＭ内の記憶されたワードと一致しない度合を検出できる装置および方法を開示する。短く言うと、シングル・エンド型感知装置が、ＣＡＭがＥＣＣ技法と共に使用されたときに単一ビットの不一致（すなわちソフト・エラー）と複数ビットの不一致（すなわち実際のデータ不一致）を区別するように構成される。さらに、訂正可能なソフト・エラー状態が検出されたときに、個々のＣＡＭセル自体が、検索動作中にソフト・エラーを訂正するのに使用される。これによって、すでに良好なデータをリフレッシュする必要がなくなるという点で、サイクル・タイムを節約することができる。

まず図１を参照すると、本発明の実施形態に従って使用するために構成されたＣＡＭアレイ１００が示されている。ＣＡＭアレイ１００に、行および列に配置された複数のＣＡＭセル１０２が含まれる。一般に、各ＣＡＭセル１０２は、そのセルが配置された特定の行に応じて、ワード線（個別にＷＯＲＤＬＩＮＥ ０からＷＯＲＤＬＩＮＥ Ｚと指定される）およびマッチ線（個別にＭＡＴＣＨＬＩＮＥ ０からＭＡＴＣＨＬＩＮＥ Ｚと指定される）に結合される。各個々のセル１０２に、さらに、垂直に配向されたビット線（ＢＬＴ １からＢＬＴ Ｘ）およびその相補物（ＢＬＣ １からＢＬＣ Ｘ）ならびにマッチ・ビット線（ＭＢＬＴ １からＭＢＬＴ Ｘ）およびその相補物（ＭＢＬＣ １からＭＢＬＣ Ｘ）が含まれる。いくつかのＣＡＭ設計で、ビット線対（ＢＬＴ、ＢＬＣ）は、読取動作および書込動作だけに使用され、マッチ・ビット線対（ＭＢＬＴ、ＭＢＬＣ）は、排他的に比較動作のために設けることができる。しかし、マッチ・ビット線対を省略することができ、比較動作は、読取動作および書込動作に使用されるものと同一のビット線対を用いて実行される。

さらに、ダミー・ワードまたは基準ワード１０４内の基準マッチ線（ＭＡＴＣＨＲＥＦ）も設けられる。後で詳細に説明するように、ＭＡＴＣＨＲＥＦは、各比較動作中に、プリチャージ状態（たとえばＶ_ＤＤ）からグラウンドへ、固定されたレートで放電される。ＭＡＴＣＨＲＥＦの放電の特定のレートは、最大の許容可能な数の不一致のビットを有するマッチ線よりわずかに速く放電されるように設定されることが好ましい。したがって、「許容可能な」１ビット不一致について、ＭＡＴＣＨＲＥＦは、約１．５ビット不一致のレートで放電される。言い換えると、ＭＡＴＣＨＲＥＦは、０ビットまたは１ビットの不一致についてＭＡＴＣＨＬＩＮＥのレートより速く放電されるが、２ビット以上の不一致についてはゆっくり放電される。

図１には、基準ワード１０４のセル内にも含まれるビット線対およびマッチ・ビット線対が示されているが、基準ワード・セル自体が、ＣＡＭアレイ１００の機能的動作に参加しないことを理解されたい。逆に、ビット線およびマッチ・ビット線の内容は、ＭＡＴＣＨＲＥＦの動作に影響しない。しかし、ＭＡＴＣＨＲＥＦは、他のマッチ線と比較して同様に負荷を与えられることが好ましく、他のマッチ線と類似する線容量を有することが好ましい。

図２を参照すると、本発明の実施形態による、１ビット不一致状態を検出し、その場合に、その後に対応するマッチ線を供給電圧にラッチする感知装置２００が示されている。逆に、複数ビットの不一致状態が検出される場合には、装置２００は、対応するマッチ線をグラウンドに駆動させる。

装置２００に、基準マッチ線ＭＡＴＣＨＲＥＦに結合された、直列に接続されたＣＯＭＳインバータＩ１およびＩ２の対が含まれる。個々のＣＭＯＳインバータの動作は、当技術分野で周知なので、以下では詳細に説明しない。さらに、ＣＡＭアレイ１００内の各マッチ線は、さらに、トランジスタ・スタック２０２ならびにＣＭＯＳインバータＩ３およびＩ４のもう１つの対に結合される。説明を感嘆するために、トランジスタ・スタック２０２に関連する１つのマッチ線（図２では単に「ＭＡＴＣＨＬＩＮＥ」と指定される）と、インバータＩ３およびＩ４の対だけを図示した。しかし、ＣＡＭアレイ内の各マッチ線に、同一の回路要素が含まれることを理解されたい。

インバータＩ１の入力は、ＭＡＴＣＨＲＥＦに直接に結合され、Ｉ１の出力は、インバータＩ２の入力に接続される。さらに、Ｉ１の出力は、さらに、トランジスタ・スタック２０２に含まれるＮＦＥＴ Ｎ１のゲートに接続され、Ｉ２の出力は、トランジスタ・スタック２０２に含まれるＰＦＥＴ Ｐ１のゲートに接続される。トランジスタ・スタック２０２には、さらに、Ｐ１に結合されたプルアップＰＦＥＴ Ｐ２、ならびにＮ１に結合されたプルダウンＮＦＥＴ Ｎ２が含まれる。Ｐ２およびＮ２の両方のゲートが、インバータＩ３の出力に接続される。Ｉ３の出力は、インバータＩ４の入力にも接続される。後で理解されることになるように、インバータＩ１は、Ｉ３と同一のスイッチング特性を有する。言い換えると、Ｉ１およびＩ３に含まれる個々のＰＦＥＴおよびＮＦＥＴのサイズは、互いに対して同一であり、同一のスイッチング電圧を有することが好ましい。

感知装置２００の動作の理解は、比較動作中のマッチ線での下記の可能な状態の分析を介して得られる。当初は、ＭＡＴＣＨＲＥＦおよびＭＡＴＣＨＬＩＮＥの電圧が、検索動作の前に、Ｖ_ＤＤ（ハイ）にバイアスまたはプリチャージされる。この時間中に、Ｉ１の出力は、ローであり、ＮＦＥＴ Ｎ１は、非導通状態である。さらに、インバータＩ２の出力は、ハイであり、したがって、ＰＦＥＴ Ｐ１も、非導通状態である。ＭＡＴＣＨＬＩＮＥの電圧が、当初はハイにプリチャージされるので、インバータＩ３の出力は、ローであり、インバータＩ４（ＭＡＴＣＨＯＵＴ）の出力は、ハイである。Ｉ３の出力がローなので、プルアップＰＦＥＴ Ｐ２は、導通状態にセットされ、プルダウンＮＦＥＴ Ｎ２は、非導通状態である。比較動作中に、ＭＡＴＣＨＲＥＦの電圧が、前に説明したように約１．５ビット不一致と同等のレートで放電される。その一方で、ＭＡＴＣＨＬＩＮＥの電圧の状況は、それに接続されたＣＡＭセルに存在するビット不一致の数（存在する場合に）に依存する。

１つの可能性は、ＭＡＴＣＨＬＩＮＥで各ＣＡＭセルに印加される被比較数データが、完全な一致をもたらす場合であり、これは、セルのどれもが、電圧をプルダウンするように働かないことを意味する。一方、ＭＡＴＣＨＲＥＦは放電を開始し、Ｉ１の出力が、最終的にハイからローに反転し、Ｉ２の出力が、ローからハイに反転する。その結果、ＰＦＥＴ Ｐ１およびＮＦＥＴ Ｎ１の両方が、ターン・オンする。Ｐ１およびＮ１がターン・オンするや否や、Ｐ２がオンのままでありＮ２がオフのままなので、ＭＡＴＣＨＬＩＮＥの電圧が、レール電圧（Ｖ_ＤＤ）に保持される。言い換えると、この場合に、ＭＡＴＣＨＬＩＮＥの電圧変化は発生しない。

もう１つの可能性は、ＭＡＴＣＨＬＩＮＥのセルのデータの２ビット以上の不一致があることである。この状況では、初期状態が、上で説明したものと同一である。しかし、ＭＡＴＣＨＬＩＮＥでの２ビット以上の不一致に起因して、その電圧がグラウンドにプルされる。さらに、ＭＡＴＣＨＬＩＮＥの放電のレートは、ＭＡＴＣＨＲＥＦの放電のレートを超える。その結果、Ｉ１の出力がローからハイに切り替わる前に、Ｉ３の出力がハイからローに切り替わる（Ｉ１が、Ｉ３と実質的に同一のサイズであることを想起されたい）。したがって、Ｎ１およびＰ１の両方がオンに切り替わる前に、Ｐ２が、オフに切り替わり、Ｎ２が、オンに切り替わる。Ｎ１およびＰ１が最終的にターン・オンしたならば、プルダウンＮＦＥＴ Ｎ２が、ＭＡＴＣＨＬＩＮＥをグラウンドにクランプする。Ｉ４の出力は、ローに保たれ、これによって、不一致が示される。

第３に、ＭＡＴＣＨＬＩＮＥのセルのデータに１ビットの不一致がある可能性がある。やはり、ＥＣＣ技法の使用によって、１ビットの不一致を、ソフト・エラーに帰することができる。この場合に、比較動作は、ＭＡＴＣＨＬＩＮＥの電圧の初期の放電をもたらす。しかし、ＭＡＴＣＨＬＩＮＥの放電に寄与するＣＡＭセルが１つだけあるので、放電レートは、ＭＡＴＣＨＲＥＦの放電レート（１．５ビット不一致レートで放電するように設定されている）より低い。言い換えると、Ｉ３の出力がローからハイに変化する機会を有する前に、Ｉ１の出力が、ローからハイに変化する（Ｉ２の出力は、ハイからローに変化する）。したがって、ＭＡＴＣＨＬＩＮＥの電圧がＶ_ＤＤから放電され始めるときに、Ｐ１およびＮ１がターン・オンする。これは、Ｐ２がターン・オフする機会を有し、Ｎ２がターン・オンする機会を有する前に発生し、したがって、導通するＰＦＥＴ Ｐ１およびＰ２の組合せが、ＭＡＴＣＨＬＩＮＥの電圧をＶ_ＤＤにプル・アップする。ＭＡＴＣＨＯＵＴの出力は、ハイとなり、これによって、１ビットのセル不一致にもかかわらず、一致状態が示される。

上で説明した装置２００が、より広義に、Ｎビット不一致の検出が完全な一致をもたらすようにすることができることを理解されたい。上で示した例では、Ｎが１になるように選択されたが、本発明は、基準マッチ線（ＭＡＴＣＨＲＥＦ）がＮ．５ビット不一致のレートで放電されるように設計される限り、すべての整数Ｎのビット不一致に適用可能である。明らかに、３ビット以下の不一致を完全一致として扱うことが望まれる場合に（たとえば）、ＭＡＴＣＨＲＥＦ電圧を３．５ビット不一致のレートで放電するように、ＭＡＴＣＨＲＥＦ回路が設計される。その形で、ＣＡＭワードの１、２、または３ビットの不一致について、ＭＡＴＣＨＬＩＮＥの電圧が、初期ディップ（dip）の後に、Ｖ_ＤＤにクランプされる。その一方で、４ビット以上の不一致は、ＭＡＴＣＨＬＩＮＥの電圧がグラウンドにクランプされることをもたらす。

ＥＣＣエンコーディングを用いるＣＡＭアレイ内の単一ビット不一致の検出のほかに、セル内のソフト・エラー状態を訂正することも望ましい。したがって、本発明の実施形態は、さらに、ＭＡＴＣＨＬＩＮＥが一致状態（Ｖ_ＤＤ）にクランプされるときに、単一の一致しないＣＡＭセルを反転（したがって訂正）する手段を備える。

図３を参照すると、感知装置２００と共に使用される、修正されたＣＡＭセル構造３００が示されている。セル構造３００は、それに記憶された一致しないビットが、上で説明したように、対応するマッチ線が供給電圧にクランプ・アップされるときに反転されるように構成されている。従来のＳＲＡＭベース記憶セルと同様に、ＣＡＭセル構造３００には、クロス・カップリングされたインバータＩ５およびＩ６の対が含まれ、このＩ５およびＩ６が、データ・ストレージ要素またはラッチとして働く。アクセス・トランジスタＮ３およびＮ４が、それぞれ相補的なビット線ＢＬＴおよびＢＬＣの対から読取動作および書込動作のデータ・ストレージ・ラッチへの結合をもたらす。セル構造３００のデータは、反対の電圧構成の双安定ラッチ（Ｉ５およびＩ６）の両側の記憶された電圧レベルによって表される。すなわち、論理「１」が記憶されるときに、接合ノードＡはハイであり、接合ノードＢはローであり、論理「０」が記憶されるときに、接合ノードＡはローであり、接合ノードＢはハイであり、これによって、２つの安定した状態が定義される。したがって、ノードＢは、ノードＡの論理補数である。

ソフト・エラー訂正機能を達成するために、ＣＡＭセル構造３００に、さらに、ゲートがＢＬＴに接続され、ドレインがノードＡに接続されたＮＦＥＴ Ｎ５が含まれる。ＮＦＥＴ Ｎ６は、ゲートがＢＬＣに接続され、ドレインがノードＢに接続される。さらに、Ｎ５のソースは、ＮＦＥＴ Ｎ７のドレインに接続され、ＮＦＥＴ Ｎ７は、ゲート端子とソース端子の両方をＭＡＴＣＨＬＩＮＥに結合することによって、ダイオードとして構成される。同様に、Ｎ６のソースは、ＮＦＥＴ Ｎ８のドレインに接続される。Ｎ８も、ゲートとソースの両方をＭＡＴＣＨＬＩＮＥに結合され、ダイオードとして構成される。各ＣＡＭセル構造３００でソフト・エラーを訂正するプロセスを、従来のＳＲＡＭセルの動作と比較することができる。本質的に、ビット線対ＢＬＴおよびＢＬＣをワード線として使用し（または、図１に示されているように専用のマッチ・ビット線対ＭＢＬＴおよびＭＢＬＣを使用し）、さらに、書込ビット線としてＭＡＴＣＨＬＩＮＥを使用することによって、ＣＡＭセルの検索ポートが、書込ポートとしても働く。

そのように構成されたＣＡＭセル構造３００は、ＭＡＴＣＨＬＩＮＥがＶ_ＤＤに駆動される場合に、検索動作中に記憶されたデータ・ビットの反転を引き起こす。たとえば、セル３００が、当初に論理「１」を記憶される（ノードＡの電圧がハイであり、ノードＢの電圧がローであることを意味する）と仮定する。一致しない検索ビットがセルに提示される（すなわち、論理「０」がＢＬＴに提示され、論理「１」がＢＬＣに提示される）ときに、ＮＦＥＴ Ｎ６は、ＮＦＥＴ Ｎ５がオフである間に導通する。ＭＡＴＣＨＬＩＮＥは、感知装置２００によってハイに駆動されているので、Ｎ８（ダイオード構成）も、導通する。これによって、ノードＢの電圧が、ローからハイにプル・アップされ、したがって、ノードＡの電圧が、ハイからローに反転され、これによって、セル３００で検出されたソフト・エラー不一致が訂正される。対照的に、比較動作が、２ビット以上の不一致をもたらす（すなわち、ＭＡＴＣＨＬＩＮＥがハイに駆動されない）場合には、ＭＡＴＣＨＬＩＮＥの電圧が、単に、ノードＢを介し、Ｉ６のＮＦＥＴを介してグラウンドに放電することを許される。

同一の原理が、セル３００がソフト・エラー論理「０」を記憶されているときにも適用される。比較「１」ビットが、ＢＬＴに印加され（相補的な比較「０」ビットがＢＬＣに印加される）、ＭＡＴＣＨＬＩＮＥが１ビット不一致状態によってハイに駆動され、保持される場合に、ＮＦＥＴ Ｎ５は、Ｎ６がオフである間に導通する。Ｎ７（ダイオード構成）も導通するので、ノードＡの電圧は、ローからハイに変更され、ノードＢの電圧が、ハイからローに変更される。

ＮＦＥＴ Ｎ７およびＮ８をダイオード構成で使用することによって、特定の一致するＣＡＭセルを、強い不一致の場合に反転されなくすることができる。２ビット以上の不一致の間にＭＡＴＣＨＬＩＮＥがグラウンドにプルされることを想起すると、一致するＣＡＭセルは、Ｎ７およびＮ８がなければ反転させられるはずである。したがって、ＭＡＴＣＨＬＩＮＥがグラウンドにプルされるときには、必ず、Ｎ７およびＮ８の両方が非導通にされ、これによって、ＭＡＴＣＨＬＩＮＥの電圧が一致するセルを反転させなくなる。

最後に、感知装置２００とＣＡＭセル構造３００の間の相互作用を、図４の信号タイミング図によってさらに例示する。この例では、１４ビット・ワード（データ・ビットおよびＥＣＣチェックサム・ビットの両方を有する）の４つの個々のＣＡＭセルの電圧値が、関連するマッチ線、基準マッチ線、および他の基準電圧に加えて分析される。図４でラベルを付けられた特定の波形は、下記の電圧値に対応する。
ＭＡＴＣＨＯＵＴ − ＭＡＴＣＨＯＵＴの電圧
ＭＡＴＣＨＬＩＮＥ − ＭＡＴＣＨＬＩＮＥの電圧
ＭＡＴＣＨＲＥＦ − ＭＡＴＣＨＲＥＦの電圧
ＰＲＥＣＨＡＲＧＥ − プリチャージ回路（図示せず）の電圧
ＢＬＴ（０） − セル０のビット線の電圧
ＢＬＣ（０） − セル０の相補ビット線の電圧
ＢＬＴ（１） − セル１のビット線の電圧
ＢＬＣ（１） − セル１の相補ビット線の電圧
ＢＬＴ（２） − セル２のビット線の電圧
ＢＬＣ（２） − セル２の相補ビット線の電圧
ＮＯＤＥ Ａ（０） − セル０に記憶された電圧
ＮＯＤＥ Ｂ（０） − セル０に記憶された相補電圧
ＮＯＤＥ Ａ（１） − セル１に記憶された電圧
ＮＯＤＥ Ｂ（１） − セル１に記憶された相補電圧
ＮＯＤＥ Ａ（２） − セル２に記憶された電圧
ＮＯＤＥ Ｂ（２） − セル２に記憶された相補電圧
ＷＯＲＤＬＩＮＥ − ＷＯＲＤＬＩＮＥの電圧

時刻ｔ_０から開始して、各セルが、ＷＯＲＤＬＩＮＥのパルスのトリガの際に既知の値に初期化される。図からわかるように、４つのセル（ノードＡの）のそれぞれの記憶されるセル値は、論理「０」またはローである。当然、その補数は、論理「１」またはハイにセットされる。時刻ｔ_１に、ＭＡＴＣＨＲＥＦおよびＭＡＴＣＨＬＩＮＥの両方が、プリチャージ信号（ＰＲＥＣＨＡＲＧＥ）の立ち下がりエッジによってハイに充電され、プリチャージ信号は、アクティブ・ローのプリチャージ回路（図示せず）によって生成される。プリチャージ回路の動作は、当技術分野で周知であり、以下ではこれ以上詳細に説明しない。

第１比較動作が、ＭＡＴＣＨＲＥＦの立ち下がる電圧によって示されるように、時刻ｔ_２に開始される。第１比較動作に関して、完全一致条件がテストされる。セルのそれぞれが、その中の「０」ビットによって初期化されたので、各セル・ビット線に印加される真の被比較数ビットも、ＢＬＴ（０）、ＢＬＴ（１）、およびＢＬＴ（２）のロー電圧ならびにＢＬＣ（０）、ＢＬＣ（１）、およびＢＬＣ（２）のハイ電圧によって反映されているように、「０」である。やはり、図を簡単にするために、３つのセルだけのビット線および相補ビット線の電圧が、この例で示されている。前に説明したように、すべてのビットの完全一致は、ＭＡＴＣＨＬＩＮＥおよびＭＡＴＣＨＯＵＴの両方の電圧がハイのままになることをもたらし、図でもそのように反映されている。さらに、やはり予想されるように、セル０から２の記憶されたビットの状況に変化はない。

時刻ｔ_３に進むと、第２比較動作が実行される。今回は、１ビット一致状態（すなわち、ソフト・エラー状態）がテストされる。具体的に言うと、セル０のビット線に印加される被比較数ビットが、電圧波形ＢＬＴ（０）およびＢＬＣ（０）に反映されているように、「１」ビットである。複数の状態が、ｔ_３の直後に示されている。第１に、ＭＡＴＣＨＬＩＮＥの電圧は、前に説明した感知装置２００の動作によってＶ_ＤＤにクランプされるので、ハイである。１ビット不一致が、ＭＡＴＣＨＲＥＦより低いレートでの当初のＭＡＴＣＨＬＩＮＥの放電をもたらすことを想起されたい。これゆえに、ＭＡＴＣＨＬＩＮＥ電圧は、Ｖ_ＤＤのフルの値に即座にプル・アップされる。絵図的には、これが、ＭＡＴＣＨＬＩＮＥのわずかなディップとその後のＶ_ＤＤへのすばやい復帰によって示されている（図４の円で囲まれた区域４００内）。さらに、ＭＡＴＣＨＯＵＴの電圧がハイのままになり、１ビット不一致が、まだ完全なデータ一致とみなされることが反映されていることに留意されたい。第３に、１ビット不一致状態の検出のほかに、セル０の「ソフト・エラー」が、「１」ビットがそれに書き込まれているので、成功裡に訂正されていることに留意されたい。これは、ＮＯＤＥ Ａ（０）およびＮＯＤＥ Ｂ（０）の電圧波形の反転の観察によって見ることができる。

時刻ｔ_４に、初期セル状態をＣＡＭワードに再書き込みするために、ＷＯＲＤＬＩＮＥにもう一度エネルギが与えられる。言い換えると、セル０のデータが、さらなる比較テストのために「０」ビットに復元される。テストされる次の状態は、２ビット不一致であり、これは時刻ｔ_５に印加される。図からわかるように、セル０およびセル１に印加される被比較数ビットが、両方とも「１」である。２つの不一致のセルがあるので、波形によって示されているように、ＭＡＴＣＨＬＩＮＥの放電のレートが、ＭＡＴＣＨＲＥＦの放電のレートを超える。この状態が、ＭＡＴＣＨＬＩＮＥがグラウンドにラッチされることをもたらし、したがって、ＭＡＴＣＨＯＵＴがハイからローになり、真の不一致が示されることを想起されたい。ＭＡＴＣＨＬＩＮＥの電荷は、セル２のＮ７、Ｎ５、およびＩ６のＮＦＥＴを介してグラウンドに発散される。しかし、ワードの各セルのデータの保全性（すべてが論理「０」のままである）が、この不一致状態では維持される。

ｔ_６に、ＰＲＥＣＨＡＲＧＥの立ち下がりエッジによって、ＭＡＴＣＨＲＥＦ、ＭＡＴＣＨＬＩＮＥ、およびＭＡＴＣＨＯＵＴの電圧が、すべてハイに戻される。最終比較動作が、ｔ_７に実行され、この場合に、１ビットを除くすべて（セル０以外）が不一致である。この１３ビット不一致状態は、複数の不一致セルの組み合わされた影響が、単独の一致するセルへの再書込（セルを保護するためにダイオードとして構成されたＮ７およびＮ８がないとそうなる）をもたらさないことを実証するためにテストされた。さらに、各セルの内部ノードの電圧は、変更されないままである。

本発明は、ＣＡＭストレージ・デバイスに適用可能であり、具体的には、ソフト・エラーから生じる１ビット不一致を検出でき、訂正できるＣＡＭデバイスを提供する。上で説明した装置２００などの感知装置を、上で説明した修正されたＣＡＭセル構成３００と共に使用することを介して、データが訂正可能に破壊されているとみなされるときに、ソフト・エラーをＣＡＭアレイ内で検出し、訂正することができる。

１ビット不一致の訂正に関して実施形態を説明したが、この開示を、基準マッチ線の放電時間を調整することによって、複数の不一致ビットを訂正するように適合させることができる。さらに、ＣＡＭセル３００へのダイオード・デバイスの追加によって、ラッチされた不一致状態中に一致するビットが反転されないようにしながら、ラッチされた一致状態中に不一致のセル・ビットを反転できるようになる。さらに、本発明の実施形態の原理は、ＳＲＡＭベースのＣＡＭセルに制限されない。たとえば、本発明の原理を、単一の記憶セルとして構成されたＤＲＡＭベースのＣＡＭセル（単一トランジスタ／キャパシタ・ストレージ要素を有する）の対にも適用することができる。

本発明を、好ましい実施形態に関して説明したが、本発明の範囲から逸脱せずに、さまざまな変更を行うことができ、要素の代わりに均等物を代用できることを、当業者は理解するであろう。さらに、本発明の本質的な範囲から逸脱せずに、本発明の教示に対して多数の修正を行って、特定の状況または材料に適合させることができる。したがって、本発明は、本発明を実行するのに最適の態様と思われる開示された特定の実施形態に制限されないこと、また、本発明は、請求項の範囲に含まれるすべての実施形態を含むことが意図されている。

本発明の実施形態に従って使用するために構成された、基準マッチ線をその中に含む連想メモリ（ＣＡＭ）アレイを示す概略図である。 本発明の実施形態による、ソフト・エラーを示す不一致状態（たとえば１ビットの不一致）を真の不一致状態（たとえば、２つ以上のビットの不一致）との差を検出できる感知装置を示す概略図である。 ソフト・エラーに帰することができる不一致ビットを再書き込みし、訂正することを可能にするように構成された例示的なＣＡＭセル構造を示す概略図である。 ＣＡＭアレイの一連のテスト比較動作中の感知装置とＣＡＭセル構造の間の相互作用を示す波形タイミング図である。

Claims (12)

1. 連想メモリ（ＣＡＭ）であって、
   いくつかのビットが関連付けられたコードワードを記憶する複数の個々のＣＡＭセルと、
   前記複数の個々のＣＡＭセルのそれぞれに結合されたマッチ線であって、前記記憶されたコードワードと比較される被比較数ワードの一致状況を示すのに使用され、前記一致状況が、一致状態または不一致状態のいずれかを反映する、マッチ線と、
   前記被比較数ワードがＮ個以下のビットだけ前記記憶されたコードワードと不一致であるときはいつでも、前記マッチ線を前記一致状態にラッチする感知装置と
   を含む連想メモリ。
2. Ｎ＝１である、請求項１に記載のＣＡＭ。
3. 前記感知装置が、さらに、前記被比較数ワードがＮビットを超えて前記記憶されたコードワードと不一致であるときはいつでも、前記マッチ線を前記不一致状態にラッチすることを特徴とする、請求項１または２に記載のＣＡＭ。
4. 前記感知装置（２００）が、
   比較動作中に選択されたレートでプリチャージ状態から放電される基準マッチ線（ＭＡＴＣＨＲＥＦ）を含み、さらに、
   前記比較動作中に、前記基準マッチ線の放電の前記選択されたレートを前記マッチ線の放電のレートと比較することによって、前記一致状況を判定することを特徴とする、請求項１ないし３のいずれかに記載のＣＡＭ。
5. 前記基準マッチ線の放電の前記選択されたレートが、前記マッチ線の放電の前記レートより大きい場合に、前記マッチ線が、前記一致状態にラッチされ、
   前記マッチ線の放電の前記レートが、前記基準マッチ線の放電の前記選択されたレートより大きい場合に、前記マッチ線が、前記不一致状態にラッチされることを特徴とする、請求項４に記載のＣＡＭ。
6. 前記感知装置が、さらに、
   前記基準マッチ線に結合された入力を有する第１インバータと、
   前記第１インバータの出力に接続された入力を有する第２インバータと、
   前記マッチ線に結合された入力ならびにプル・アップ・デバイスおよびプル・ダウン・デバイス（Ｎ２）の両方に結合された出力を有する第３インバータと
   を含み、
   前記比較動作中、前記第３インバータの前記出力が論理ロー電圧レベルから論理ハイ電圧レベルに切り替わる前に前記第１インバータの前記出力が前記論理ロー電圧レベルから前記論理ハイ電圧レベルに切り替わる場合に、前記マッチ線が前記プル・アップ・デバイスによって前記一致状態にラッチされ、
   前記第１インバータの前記出力が前記論理ロー電圧レベルから前記論理ハイ電圧レベルに切り替わる前に前記第３インバータの前記出力が前記論理ロー電圧レベルから前記論理ハイ電圧レベルに切り替わる場合に、前記マッチ線が前記プル・ダウン・デバイスによって前記不一致状態にラッチされることを特徴とする、請求項１ないし５のいずれかに記載のＣＡＭ。
7. 前記マッチ線が、第２ＰＦＥＴデバイスに結合された第１ＰＦＥＴデバイスを介して前記一致状態にラッチされ、前記第１ＰＦＥＴデバイスが、前記マッチ線に結合され、前記第２ＰＦＥＴデバイスが、前記論理ハイ電圧レベルに結合され、さらに、
   前記第１ＰＦＥＴデバイスのゲートが、前記第２インバータの出力に結合され、前記第２ＰＦＥＴデバイスのゲートが、前記第３インバータの出力に結合されることを特徴とする、請求項６に記載のＣＡＭ。
8. 前記マッチ線が、第２ＮＦＥＴデバイスに結合された第１ＮＦＥＴデバイスを介して前記不一致状態にラッチされ、前記第１ＮＦＥＴデバイスが、前記マッチ線に結合され、前記第２ＮＦＥＴデバイスが、前記論理ロー電圧レベルに結合され、さらに、
   前記第１ＮＦＥＴデバイスのゲートが、前記第１インバータの出力に結合され、前記第２ＮＦＥＴデバイスのゲートが、前記第３インバータの前記出力に結合されることを特徴とする、請求項６に記載のＣＡＭ。
9. 前記マッチ線が前記一致状態にラッチされる場合に、前記ＣＡＭセルが、それに記憶された不一致のビットのすべてを訂正するように適合された、請求項１ないし８のいずれかに記載のＣＡＭ。
10. 前記ＣＡＭセルのそれぞれが、
    データ・ストレージ・ラッチとして構成されたクロス・カップリングされたインバータの対と、
    ビット線を前記データ・ストレージ・ラッチ内の第１ノードに選択的に結合する第１アクセス・トランジスタと、
    相補ビット線を前記データ・ストレージ・ラッチ内の第２ノードに選択的に結合する第２アクセス・トランジスタであって、前記第１ノードが、前記データ・ストレージ・ラッチに記憶されたビットの値を表す電圧値を有し、前記第２ノードが、前記データ・ストレージ・ラッチに記憶されたビットの相補的な値を表す電圧値を有する、第２アクセス・トランジスタと、
    前記第１ノードを前記マッチ線に選択的に結合する第３アクセス・トランジスタと、
    前記第２ノードを前記マッチ線に選択的に結合する第４アクセス・トランジスタとをさらに含む、請求項１ないし９のいずれかに記載のＣＡＭ。
11. 所与のＣＡＭセルに印加される被比較数ビットが、前記ＣＡＭセル内の記憶されたビットと一致せず、前記マッチ線が、前記一致状態にラッチされる場合に、前記ＣＡＭセル内の前記記憶されたビットが、反転されることを特徴とする、請求項１０に記載のＣＡＭ。
12. 前記第３アクセス・トランジスタと前記マッチ線との間に結合された第１ダイオードと、
    前記第４アクセス・トランジスタと前記マッチ線との間に結合された第２ダイオードとをさらに含み、
    前記第１ダイオードおよび前記第２ダイオードが、前記マッチ線が前記不一致状態にラッチされる場合に、前記ＣＡＭセル内の一致する記憶されたビットが前記マッチ線によって反転されないようにする、請求項１１に記載のＣＡＭ。

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