TWI221193B - Impedance measurement structure - Google Patents

Description

1221193 五、發明說明（1) 本發明是有關於一種阻抗量測結構，且特別是有關於 /種可製作於電路基板表面之阻抗量測結構。 由於積體電路（Integrated Circuit，1C)晶片（Die )之號係依序經由晶片封裝用之基板（Substrate)與 印刷電路板（Printed Circuit Board，PCB)的内部線 路，進而傳遞至遠端外界的電子裝置，因此，這些負責傳 遞訊號的基板與印刷電路板，其内部線路對於訊號之完整

性（Signal Integr i ty )有著決定性的影響。隨著系統工 作頻率的日益增加，當基板或印刷電路板之内部線路的線 寬、線高、線距或介電層厚度誤差過大，而發生阻抗不匹 配（Impedance Mismatch)的問題時，將導致嚴重的電壓 反射（Reflection)現象，因而造成訊號高準位或低準位 的判讀產生錯誤，嚴重的話甚至使得整個系統裝置無法正 常運作。因此，晶片封裝用之基板與印刷電路板於其製作 過程當中，如何能準確地控制基板與印刷電路板之内部線 路的線寬、線高（線厚）、線距及介電層厚度，而準確控 制其内部線路的電性阻抗值是相當重要的。 工 實 板 制 由 差 厚

就習知而言，晶片封裝用之基板或印刷電路板均針對 際上的應用來加以設計’並須同時設計基板或印刷電足 之内部線路的線寬、線高、線距及介電層厚度，進而 印刷電路板之内部線路的電性阻抗值。值得注意的-於晶片封裝用之基板或印刷電路板於製程上的些微 电均有可能導致内部線路之線寬、線高、線㈣介^ 度相對地產生块爰，使得内部線路之電性阻抗值超出j

1221193 五、發明說明（2) 低於原先設計的電性阻抗值之允差範圍（tolerance )。 承上所述，晶片封裝用之基板或印刷電路板於製作完 成之後，均未檢測其内部線路之電性阻抗值，即進行下一 階段的組裝作業，而僅在最終的實際產品上進行電性阻抗 值之檢測。當基板或印刷電路板之内部線路的電性阻抗值 一旦不符合設計上的要求時，勢必將降低最終實際產品之 生產良率。因此，B曰片封I用之基板或印刷電路板於製作 完成之後，有必要預先檢測其内部線路的電性阻抗值，藉 以排除電性阻抗值不符標準的晶片封裝用之基板或印刷^ ^板，使其無法進行下一階段的組裝作業，進而提升最終 焉際產品之生產良率，並同時降低其製造成本。 、 電路本基^月(之如目曰曰提供一種阻抗量 用電路基板之，:層的圖宰印刷電路板）時，可利 構製作於電路基板之表面，；阻抗量測結 可檢測此阻抗量測結構之旦；;電路基板於製作完成之後， 斷電路基板之圖案化線路二二跡，的電性阻抗值，藉以判 厚度’其是否符合；^先^，線寬、、線高、線距及介電層 基於本發明之上的要求。 _ ，一 均配置於電路基板之表面 基板之表面，I」：：5具有-量測跡線，其配置於電路 。其中，電路基板之表 2係連接至上述第二量測銲 反之表面具有一圖案化線路層，而阻抗 構，適用於—雷跋莫=、，本發明提出一種阻抗量測結 鲜塾及-第二ίΞ;;:此阻抗量測結構具有-第， :且，此阻抗量測

Ptd 8923tWf_ 第5頁 1221193 五、發明說明（3) 量測結構係由此圖案化線路層所構成。此外，電路基板具 有一接地電路，而第一量測銲墊係電性連接至接地電路。 另外，電路基板具有一保留區域及一切除區域，而此阻抗 量測結構係配置於切除區域之表面。 為讓本發明之上述目的、特徵和優點能明顯易懂，下 文特舉一較佳實施例，並配合所附圖示，作詳細說明如 下： 圖式之標示說明 10 ： 電路基板 12 ： 切除區域 12a ： :板邊 12b ： :切割道 14 ： 保留區域 16 ： 接地電路 100 阻抗量測 結 構 102 第一量測 銲 墊 104 第二量測 銲 墊 106 量測跡線 200 阻抗量測 結 構 202 第一量測 銲 墊 204 第二量測 鲜 墊 206 第一^量測跡 線 212 第三量測 銲 墊 214 第四量測 銲 墊

8923twf.ptd 第6頁 1221193 五、發明說明（4) 2 1 6 :第二量測跡線 222 :第五量測銲墊 較佳實施例 請參考第1圖，其為本發明之較佳實施例之一種阻抗量 測結構，其應用於一電路基板的示意圖。電路基板丨〇於製 作完成之後，通常都會將電路基板丨〇之多餘的板邊丨2a加 以裁切去除，而僅保留電路基板丨〇之中央部分。此外，為 了要降低小尺寸電路基板的製作成本，通常係將多個小尺 寸的電路基板之線路同時設計於同一片大尺寸的電路基板 1 0之各個保留區域1 4，再將這些保留區域1 4從電路基板1 〇 分別裁切下來。為了便於切割作業的進行，在相鄰兩線路 區域14之間通常設計有切割道丨2b，而電路基板1〇之板邊 1 2 a及切告ij道1 2 b則共同構成電路基板1 〇之切除區域1 2。 請同樣參考第1圖，電路基板丨〇通常係由多層圖案化線 路層及多層絕緣層相互交錯疊合而成，為了確定電路基板 1 0之圖案化線路層的導電跡線，其線寬、線高（線厚）、 線距及；I電層厚度是否都在允差（t〇lerance)範圍之 内，因此，在製作電路基板10的同時，本發明係利用電路 基板1 0之表層的圖案化線路層來構成一阻抗量測結構 1 00。此外，為了增加阻抗檢測作業上的便利性，σ通常是 將阻抗量測結構1 00設計於電路基板1 0之表面。另外，^ 於阻抗量測結構丨00在量測其電性阻抗值之後，即失去它 的作用，故可將阻抗量測結構100設計位於電路美 二 切除區域12，包括設計在板邊12a或切割道12b，土且分別鄰

第7頁 五、發明說明（5) 近於各個保留區域丨4，即位於未 請同時參考第1、2A、m 艮路結構的旁邊。 發明之較佳實施^ Μ 括 :中弟2 Α、2Β圖分別為本 輪線二量測Γ，其應用於單-傳 抗量測結構_主要第2Α圖所示，阻 銲塾m及一量測跡線106里乂？102:::量測 係配設於雷政其! η ^ 士 ，、中弟一 Ϊ測銲墊1 02 路基板j 〇 t1 义面，並經由繞線而電性連接至電

Plate而電—路16，例如一片狀接地結構（― 面，並相邻於一銲曰塾104亦配設於電路基板10之表 電路A ；fe iH — $測銲墊1G2，而量測跡線1。6則配設於 ίϊ=4 且量測跡線106之-端係連接至第二 •墊104。因此’在第！圖之電路基板1〇於製作 之 ί第： = ΓΗ義器之探.針分別接觸第-量測銲塾102 性阻;/1Γ k 104，即可量測到這一段量測跡線106之電 之⑹第2B圖所示’，了阻抗量測結構100 里f汗墊1 〇 2係可經由繞線而電性連接至接地電路 之外里測跡線1 0 6之另一端亦可經由繞線而電性連接 、、則二6 ’在這樣的連接方式下，同樣可利用阻抗量 t儀益經由弟一量測銲墊102及第二量測銲墊1〇4來量測 此段量測跡線106之電性阻抗值。 请再严考第1、2A圖，由於量測跡線1〇6之電性阻抗值 的大小係對應量測跡線丨〇 6之線長、線寬及線高，故可讓 此量測跡線106預先設計具有特定之線長、線寬及線高， 亚對應此段量測跡線丨〇6之線長、線寬及線高，而設定其 Μ 第8頁 1221193 五、發明說明（6) --- 電性阻抗值之允差範圍’因此，在大量製作第1圖之 基板ίο之情況下，可抽樣檢測電路基板1〇之阻抗量測社 \〇〇，一旦發現阻抗量測結構100之量測跡線1〇6的電性=阻# 抗值超出原先設定之電性阻抗值範圍時，則表示電路其 10之製程發生問題，例如對位準確度下降或蝕刻率改& 製程上的問題。 寺 由於晶片内部之元件及線路的積集度（Integrati⑽） 均日益增加，為了預防訊號於傳輸的過程中受到電磁場的 干擾，因而發生訊號判讀錯誤的現象，故習知技術係Z生 出差動訊號（Differential Pair )之雙傳輸線的設計。 請參考第3A、3B圖，其分別為本發明之較佳實施例的另一 種阻抗量測結構，其應用於差動訊號傳輸線的示意圖。首 先，如第3 A圖所示，阻抗量測結構2 〇 〇係針對檢測差動訊 號之成對導電跡線的電性阻抗值而設計，阻抗量測結構 2 0 0主要係由第一量測銲墊2 〇 2、第二量測銲墊2 〇 4及第一 量測跡線20 6，以及第三量測銲墊212、第四量測銲墊2 14 及第二量測跡線2 1 6所組成，其均可由第1圖之電路基板j 〇 之表層的圖案化線路層所構成。 請同樣參考第3A圖，第一量測銲墊202、第二量測銲墊 204及第一量測跡線2〇6均配設於第1圖之電路基板1〇的表 面’而第一量測銲墊2〇2係可經由繞線而電性連接至接地 電路16，且第二量測銲墊204之位置係鄰近於第一量測銲 墊2 0 2之位置，而第一量測跡線2 〇 6之一端則連接至第二量 測銲墊2 0 4。此外，第三量測銲墊2 1 2、第四量測銲墊2 1 4

8923twf.ptd 第9頁 1221193 五、發明說明（7) Κ , ΐ測跡線216均配置於第1圖之電路基板i。的表面， 204及第一 ^ ,對應第一量測銲墊202、第二量測銲墊 可經由姑線里而貝雷跡5〇』之位置’並且第三量測銲墊21 2係 、由、、:70線而電性連接至接地電路1 6。 = ，第一量測跡線206及第二量測跡線 一量、銲塾，故可利用阻抗量測儀器經由第 里成I鲜墊202及弟二量測銲墊2〇4來量旦 206之電性阻抗值，並同時 — 、 里’、’、、、- 測銲塾㈣量測第二 線2〗R考Λ 一 S測跡線206之另一端及第二量測跡 板之蛀/一端係亦可分別經由繞線而電性連接至電路美 測儀器經由第一量測銲塾2=方第式之曰下可利用阻抗量 一量測W+ 置測鲜塾204來量測第 里測跡線20之電性阻抗值，並同時經由第 二同 V: Λ214 μ 同樣地’經由上述之阻抗詈測灶旦 :測跡線及第二量測跡線的電性阻抗值均：：：》二二 ===範圍，…不能差異== 衣不冤路基板1 〇的製程發生問題。 =於第3Α、3Β圖之第一量測銲墊2〇2及 則銲墊212整合為第3C、3D圖之第五量測鲜塾⑽， ，、 係可對應位於第二量測銲墊204及第四量測銲墊214 8923twf.ptd 第10頁 1221193 五、發明說明（8) 之中間位置，而其他第二量測銲墊2 〇 4、第四量測銲墊 214、第一量測跡線206及第二量測跡線216之間的相關位 置均不改變，如此將可經由第五量測銲墊222及第二 2墊204來量測第一量測跡線2〇6之電性阻抗值，並可婉由 ^2 2 ^ ^ 2 1 4 ^ ^ „ 仵位罾二阻抗值。值得注意的是，第五量測銲墊222之較 在與第二量測銲塾204及第四量測鐸墊214 4距之處，如此將可獲得最佳的量測效果。 美板本之發Λ之較佳實施例的阻抗量測結構係製作於—電路 Ϊ阻；^電路基板之表層的圖案化線路層所構成。立 以：=由量！1薛塾、-第二量測銲塾 係配置於電路基板之表面，J及第二量測銲墊 性連接至電路基板之接地電；，線而電 至第二量測銲墊，因此，可刹里測跡線之一柒則連接 量測銲墊來量測此段量測跡=量;則儀器分別經由兩 明除了設計-種可對應檢測單^，抗值°&外’本發 抗量測結構100之外，更， 輸線之第2A、2B圖的阻 傳輸線之第3A、3B圖及第^ 一種可對應檢測差動訊號 綜上所述，本發明之:V， (如晶片封裝用基板或印構係適用於電路基板 測，可在電路基板於製作& ，）之電性阻抗值的檢 藉由檢測阻抗量測結構之=後，或是製作過程之中， 則跡線的電性阻抗值是否在原 1221193 五、發明說明（9) 先設定之電性阻抗值的允差範圍之内，用以表示電路基板 之内部線路的線寬、線高、線距及介電層厚度，其是否符 合原先設計上的要求，進而避免不合格之電路基板繼續進 行下一階段的組裝製程，如此將可有效降低最終實際產品 的製程成本，並提高其製程良率。 雖然本發明已以一較佳實施例揭露如上，然其並非用 以限定本發明，任何熟習此技藝者，在不脫離本發明之精 神和範圍内，當可作些許之更動與潤飾，因此本發明之保 護範圍當視後附之申請專利範圍所界定者為準。

8923twf.ptd 第12頁 1221193 圖式簡單說明 第1圖為本發明之較佳實施例之一種阻抗量測結構，其 應用於一電路基板的示意圖； 第2A、2B圖分別為本發明之較佳實施例的一種阻抗量 測結構，其應用於單一傳輸線的示意圖； 第3A、3B圖分別為本發明之較佳實施例的另一種阻抗 量測結構，其應用於差動訊號傳輸線的不意圖，以及 第3C、3D圖分別為本發明之較佳實施例的又一種阻抗 量測結構，其應用於差動訊號傳輸線的示意圖。

8923twf.ptd 第13頁

Claims (1)

1. 六、申請專利範圍 路基板具3:f量測結構1用於-電路基板，其中該電 —第、一旦接地電路，該阻抗量測結構包括： 連接該接一地$電1^鲜墊，配置於該電路基板之表面，並電性 =1 =銲墊’配置於該電路基板之表面；以及 線之—端俜^ 配置於戎電路基板之表面，且該量測跡 2糕係J接至該第二量測銲墊。 該量測：：：：利^項所述之阻抗量測結構，其中 3 ，另一蝠係電性連接該接地電路。 該電路ί I 1 ί利範圍第1項所述之阻抗量測結構，其中 該電4·路f第1項所述之阻抗量測結構，其中 結構係位於^ 呆留區域及一切除區域，而該阻抗量測 =货位於该切除區域之表面。 其中該電 “板：測結構’適用於-電路基板， 一、一 接地電路，該阻抗量測結構包括： 並電性 連接V接—地量電:鲜塾，配置於該電路基… 且該第 二第二，測銲墊，配置於該電路基板之表面 一旦一第一量測跡線，配置於該電路基板之表面 里^則/亦;線之一端係連接至該第二量測銲墊； 置於:弟電三路量對應該/二量測銲塾之位置，而配 土板之表面，並電性連接該接地電路· 8923twf.Ptd 第14頁 1221193 六 '中請專概II __ 一第四量測銲墊，對應該第>量測銲墊之位 置於—该電路基板之表面；以及 Λ而配 置於—Λ二Λ須1跡線，對應該第，量曰測跡線之位置，而配 至該第 表面’且該第…跡線之-端係連接 ’其中 端係電 其中 6·如申請專利範圍第5項所述之阻抗量測結構 二Ί一量測跡線之另一端及該第二量測跡線之另_ 性連接該接地電路。 为 該電7路圍第5項所述之阻抗量測結構，其中 該圖案：線路層化線路廣’而該阻抗量測結構係由 該電8路所一述之阻抗量測結構，其中 結構係位於該切除區域切除區域，而該阻抗量測 其中該電 路美9搞：Γ且抗量測結構，適用於-電路基板 路基板具有一接地電路，該阻抗： 並電性 連接該接地t路；配置於§亥電路基板之表面 一第二量測銲墊， 且該第 一第一量測跡绩_置於该電路基板之表面 禾里測跡線，配置於 一量測跡線之一端係連接 路基板之表面 一第三量測銲墊，對應量測銲墊； 置於該電路基板之表面；以及^〜®測銲墊之位置，而配 第二量測跡線，對應該第〜量測跡線之位置，而配 S923twf.ptd 六、申請專利範圍 =電路基板之表面第 至5亥弟二量測銲墊。 σ 如丨申請專利範圍第9項戶斤 名弟一 Ϊ測跡線之另一端访 性連接該接地電路。 Μ 11 ·如申請專利範圍第9 #所 ;電路基板具有-圖案化I:; Μ圖案化線路層所構成。 ^2·如申請專利範圍第9項所 μ電路基板具有一保留區域及一 結構係位於該切除區域之表面。 ^ 3.如申請專利範圍第9項所 邊弟一量測銲墊之較佳位置係 第二量測銲墊等距之處。 _ 量測跡線之一端係連接 述之阻抗量測 >量測跡線之 述之阻抗量測 ，而該阻抗量 述之阻抗量測 切除區域，而 述之阻抗量測 置在與該第二 結構，其中 另一端係電 結構，其中 測結構係由 結構，其中 該阻抗量測 結構，其中 量測銲墊及