TWI220192B - Memory access method and apparatus in ICE system - Google Patents

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TWI220192B TW090127617A TW90127617A TWI220192B TW I220192 B TWI220192 B TW I220192B TW 090127617 A TW090127617 A TW 090127617A TW 90127617 A TW90127617 A TW 90127617A TW I220192 B TWI220192 B TW I220192B
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    • G06F13/423—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being an input/output bus, e.g. ISA bus, EISA bus, PCI bus, SCSI bus with synchronous protocol

Description

1220192 五、發明說明（1) [發明之技術領域] t發明係關於一種記憶體讀取方法與裝置，特 ^^^t^^^ii-(In_clrcuit Emulat〇r ,ICE)%；^ i π却用提供給内部電路模仿器之資料與位址匯流排來；fe 取外部記憶體資料之I置與記憶體存取方法。 U存 [習知技術] • 一分内部電路模仿器為了減少輸出入接腳（1/0 p出ln=腳而將資料匯流排與低位元位址匯流排共用一組輸 模仿。。、。圖1所示為具有位址資料多工匯流排之内部電路 卢理!!的控制系統。如該圖所示’由於裝置12亦包含中央 :了：：LCentral processing unit，cpu) ’ 因此裝置 1; 二财f叉内部電路模仿器11的控制之外，還可透過另一組 二；I /、位址匯流排存取外部記憶體13的資料。内部電路模 “ 2 L較高位元之位址(例如A15:8)產生裝置12的晶、 片&擇#號CS。亦即，當ICE n送出之高位元位址資 Aj5:8符合裝置12所設定之位址範圍時，例如高位元位址 資料為F8H〜FFH，裝置12的晶片選擇信號cs會被致能 (me)二且回應ICE 11後續之存取信號。而當内部電路 模仿裔11送出之高位元位址資料A丨5 : 8不符合裝置1 2所設 ^之位址範圍時，則裝置12對内部電路模仿器^之位址"^與 資料匯流排為閒置狀態且忽略（ignore)微控制器丨丨所產生 之位址與資料信號。 由於裝置12内部還包含一獨立之中央處理元，因此該
第5頁 五、發明說明（2) 袭署1 夕7 2亦需要存取外部記憶體丨3的資料。當裝置^欲存取 位η己憶體丨3的資料時，則需要透過另一組資料匯流排與 匯流排來進行。 讓內f此’裝置1 2必須提供兩組資料與位址匯流排。一組 體的^電路模仿器1 1存取，而另一組則用來存取外部記憶 ^本資料。此設計將使裝置12的接腳數無法減少，而增加 [發明概要] 有鑒於上 ，路模仿器系 提供給内部電 部記憶體資料 為達成上 係接收内部電 緩衝器致能信 通；一第二緩 多工匯流排信 控制，且在緩 排’係連接第 位元位址匯流 二緩衝器之輸 低位址匯流排 排；以及控制 述問題， 統之裝置 路模仿器 ，藉以減 述目的， 路模仿器 號控制， 衝器，係 號，並由 衝器致能 一緩衝器 排；一低 出，並連 ’係連接 單元，係 本發明之目的是提供一種用於内部 及其記憶體存取方法，該裝置利用 系統之資料與位址匯流排來存取外 少該裝置的輸出入接腳。 本發明之裝置包含一第一緩衝器， 之高位元位址匯流排信號，並由一 且在該緩衝器致能信號被致能時導 接收内部電路模仿器之位址/資料 緩衝器致能信號與一方向控制信號 信號被致能時導通；一高位址匯流 之輸出’並連接至外部記憶體的高 位址/資料多工匯流排，係連接第 接至外部記憶體的資料匯流排；一 至外部記憶體的低位元位址匯流 接收内部電路模仿器之控制信號並 1220192 五、發明說明（3) 產生緩衝器致能信號與方向控制信諕。 其中緩衝器致能信號在内部=二 號致能時被致能，且當内部電路模，仿裔之位址閂鎖信 不符合裝置的位址時被禁能。 态之兩位元位址信號 [實施例] 以下參考圖式詳細說明本發明 統之裝置及其記憶體存取方法。 "内部電路模仿器系 圖2顯示使用本發明梦 構圖。如該圖所示，一個内部路内部電路模仿器系統架 電路模仿器21、_控制裝置22、仿器系統包含一内部 個緩衝器24與25。 卜部記憶體23、以及兩 内部電路模仿哭21的古一 緩衝器24連接至控;;裝置二：：址資軸:8經由第一 8。同時，内部電路模仿器21二流排BUF_A15: 料經由第二緩衝器25連接 貝=夕工匯流排的資 匯流排BUFj7:〇/D7.0。另休 置22的位址/資料多工 問鎖信號ALE、讀取控制信R内部電路模仿器21的位址 直接輸入至控制裝置22。儿 、以及寫入控制信號WR則 &制裝置2 2根據内部電 A15..8解碼出内部電路模仿電、3仿盗21的高位元位址資料 存取（Hit)。若内邻雷跋抬為21疋否對該控制裝置22進行 取，則控制裳置22將緩^仿致器f1對㈣裝置22進行存 且根據讀取控信號卿J致能， ”罵入控制#號Μ設定缓衝器方
第7頁 1220192
五、發明說明（4) 向控制信號BUF_DIR。緩衝器致能控制信號/BUF一0E用來控 制第一緩衝器24與第二緩衝器25是否導通，而緩衝器方向 控制信號BUF_DIR用來控制第二緩衝器25的導通方向。
第一緩衝器24為具有單方向導通之緩衝器。當緩衝器 致能控制信號/BUF_0E被致能時，該緩衝器24導通，而當 緩衝器致能控制信號/BUF一0E被禁能時，該缓衝器24之輸 出端保持高阻抗狀態。第二缓衝器2 5為雙向導通控制緩衝 器/當緩衝器致能控制信號/BUF — 〇E被致能時，該緩衝器 25導通，且根據緩衝器方向控制信號BUF一DIR的狀態調整 導通方向。而當緩衝器致能控制信號/buf—〇e被禁能時， 該緩衝器25之兩端均保持為高阻抗狀態。 外部記憶體23的高位元位址匯流排連接於控制裝置2 之高位元位址匯流排BUF — A15:8，而資料匯流排連接於控 制裝置22之位址/資料多工匯流排BUF一A7:〇/d7:〇，同時^丨 二二址匯流排連接於控制裝置22之記憶體位址匯流排 ROM — A7:0。另外，控制梦署99、萝 ^00 r K制戒置22還輸出控制訊號至外部記^ fD :例如讀取信號等。當然，外部記憶體23還可受到 衝态致能控制信號/BUF 0E的反向柝制 ★ ^ 、每 炉批制γ啼/τμτγ nr a ; 向&制。亦即在緩衝器致
::““§#覆0£被禁能時，該外部記憶體23才可被致 制信號/BUF — 0E與緩衝器方向控制 生緩衝器致能 能控制信號/雨―0E係根據内部電二:DIR ?衝; 址資狐8解碼產生，而緩衝器方向
I22wm 五、發明說明（5) 由讀取控制信號/RD產生。t内部 位址資料A15:8不符合控制裝置22 ^:仿时21之向位元 器致能控制信號/BUF-OE被孥能⑷所二疋、之位址時，緩衝 個位址閃鎖信號ALE之正、ΪΓ b(dlSaMe) ’且持續至下― 内考圖3至圖5說明各控制信號之動作。圖3顯干 門口 P電路桓仿哭- 口 〇顯不 署9 9 、 σσ " 疋位址資料A1 5 : 8不符合於岳，丨驻 定之位址時的時序圖。圖4顯示内部電:；Π 2=位元位址資料Α15:8符合控制裝置22 之：： 制請2之資料時的時序圖。圖5顯示内部Ϊ; 之=ί面位元位址資料Α15:8符合控制裝置22所設定 之位址且寫入資料至控制裝置22時的時序圖。 =圖3所示，在内部電路模仿器21之位址閃鎖信號 处、，，=，控制裝置22之緩衝器致能控制信號/buf — 〇e被致 大〇此輸入至控制裝置22之匯流排BUF —A15:8、BUFj7· 〇/D7:〇的資料為内部電路模仿器21之位址αι5·8盥。· 此時，控制裝置22即根據位址A15:8進行解碼。由於位址 A15:8不符合控制裝置22所設定之位址範圍，因此緩衝器 致能控制信號/BUF一OE在位址閃鎖信號ALE負緣時被禁能。 由於緩衝器致能控制信號/BUF — 〇E被禁能，故並不需考慮 緩衝器方向控制信號BUF 一 DIR之狀態。當緩衝器致能控^ #唬/BUF —OE被禁能後，控制裝置22即可取得匯流排 6^ —八15:8與61^ —人7:0/〇7:0的控制權而對外部記憶體23進 行存取動作。此時，控制裝置22即可透過匯流排MF —A15: 8與ROM一A7 : 0送出位址信號給外部記憶體23，同時利用匯
第9頁 1220192 五、發明說明（6) 流排MFj7:0/D7:0傳送資料。當然，控制 控制信號ROM-/RD控制存取動作。 J利用 鎖k说ALE正緣枯，控制裝置22之緩衝器致能控制閃 /MF—OE被致能，因此輸入至控制裝置22之匯流°〜 BUF — A1 5 ·· 8、BUF — A7 ·· 0/D7 : 〇的資料為内部電路”模仿 位址A1 5 : 8與A 7 : 0。此時，y制| ¥ ? 9 ρ 、"" 之 卜細庄· 才夺工制展置22即根據位址Α15·8ϋ 仃解碼。由於位址Α15··8符合控制装置22所設定之位址 =，因此緩衝器致能控制信號/BUF一〇Ε持續被致能，』 内部電路模仿器21即可透過匯流排MF_A15:8、 曰一Α7· 0/D7·· 〇存取控制裝置22之資料。圖4與圖5之差異 僅疋控制信號/RJ)、醫不同而已。 ” 由於控制裝置22之高位元位址匯流排BUF一Α15 · 8盥位 仿料多工匯流排MF —A7 : 0/D7 ·· 〇除了提供給内部電路模 =使用/，還提供給外部記憶體23使用，因此雖然該控 大=置22必須輸出緩衝器致能控制信號/BUF一0£與緩衝器 二拴制仏諕BUF —DIR信號，但可節省其他位址與資料之 掏出接腳。 、 以上雖以實施例說明本發明，但並不因此限定本發明 乾圍’只要不脫離本發明之要旨，該行業者可進 、楚形或變更。 第10頁 1220192 圖式簡單說明 圖1所示為習知具有位址資料多工匯流排之内部電路 模仿器的控制系統。 圖2顯示使用本發明之裝置的内部電路模仿器系統架 構圖。 圖3顯示内部電路模仿器之高位元位址資料A1 5 : 8不符 合裝置所設定之位址時的時序圖。 圖4顯示内部電路模仿器之高位元位址資料A1 5 : 8符合 裝置所設定之位址且讀取控制裝置之資料時的時序圖。 圖5顯示内部電路模仿器之高位元位址資料A1 5 : 8符合 裝置所設定之位址且寫入資料至控制裝置時的時序圖。 【圖式編號】 21 内部電路模仿器 22 控制裝置 23 外部記憶體 24 單向緩衝器 25 雙向緩衝器

Claims (1)

1220192 〃'申請專利範圍 裝置，係:利用提供給T 料，藉，該裝心::來;；^ 衝器致能信號被致能時導通；7盗致能信號控制，且在該緩 資料多_工第二=號係::!;，路模仿器之位址/ 控制信號控制，且在前述緩：C信號與-方向 -高位μ匯流#，係連接前述c致能時導通； 連接至前述外部記憶體的高位元位址；=器之輸出，並 —低位址/資料多工匯流w排， 之輸出，並連接至前述外郜記憶體的次接前述第二緩衝器 -低位址匯流#，係連接 2 :貝料匯流排； 匯流排；以及 别述外部記憶體的低位元位址 控制單元，係接收前述内部電 產生前述緩衝器致能信號蛊 、仿益之控制信號並 其中前述緩衝器致能信;控制信號； 址閃鎖信號致能時被致能，且\ =内部電路模仿器之位 位元位址信號不符合前述裴二：::：部電路模仿器之高 2.如申請專利範圍第i項所气己置載的之^ 統之裝置，其中前述第二緩衝 二；邛電路模仿器系 讀取控制信號致能時，係將前述：：述内部電路模仿器之 匯流排導通至前述内部電路模仿器之= 止資 第12頁 Ί if專利範圍 凌排 ===請專利範圍第2項所記载之用於内部電路模 攻置，其中前述第二緩衝器在前述内部電 益系 ;資料控，制信號致能B寺’係將前述内部電路模仿写之：f之 排科夕工匯流排導通至前述裝置之低位址/資料多工：： 統:專：f圍第1項所記裁之用於内部電路模仿” ，憶；置，其中前述裝置還輸出讀取控制信號至前述外系部 專载之用於内部電路模仿器系 部記憶體，藉以：該能信號至前述外 憶體致能。在錢衝。°致月“唬被禁能時將該外部記 ^二種内部電路模仿器系統之記 ㈡：；：;:：置的資料時，該裝置利用提 該方法包：ΪΓ;;位址匯流排來存取外部記憶體資料 收fr ί ^咼位元位址信號，前述裝置經由一第一^ I =以：：器所輸出之高位元位址信號 接 位址閃鎖信號：能= 致ΐ前述内部電路模仿器之 ϊ内部電，能，且在前 疋之：：：,圍時：將緩衝器致能控制信號禁：述裝_ ^ 、、爰衝裔，係接收前述内部電路模仿器之位址/ 第13頁 1220192
貝枓多工匯流排信號，並由前叙ρ σ 批生丨丨於& ^ 土丨 丄 ⑺數緩衝态致能信號與—古a 方丄a 茨衡裔致能信號被致能時逡、s · 產生緩衝器方向控制信號‘ 器所輸出之續取护#丨_轳漆;^係根據别述内部電路模仿 以控制前^ 生該緩衝器方向控制信號，藉 弟二缓衝器之導通方向；以及 藉 禁能時°，=憶體存取步驟，纟前述缓衝器致能控制信號被 ^ ^ ... 用提供給内部電路模仿器之資料與高位址位址 ' 以及一低位址匯流排來存取外部記憶體資料。
第14頁
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