CN115686153A - 一种内存模组及一种电子设备 - Google Patents

Abstract

本申请公开了一种内存模组及一种电子设备，所属的技术领域为存储芯片设计技术。内存模组包括：至少2个MXC芯片、PCIe金手指、MCIO连接器以及DIMM；所述MXC芯片通过DDR5控制器端口连接所述DIMM，至少1个所述MXC芯片的CXL端口通过所述PCIe金手指对外交互，至少1个所述MXC芯片的CXL端口通过所述MCIO连接器对外交互。本申请能够提高内存模组的内存容量。

Description

一种内存模组及一种电子设备

技术领域

本申请涉及存储芯片设计技术领域，特别涉及一种内存模组及一种电子设备。

背景技术

随着计算机技术的不断发展，计算密度持续增长，而内存和I/O扩展能力远远落后于计算密度的增长，平均到每个核心的内存和I/O带宽持续下降。此外，目前计算数据呈指数型逐年增长，对内存容量需求越来越大，部分场景下不得不通过牺牲性能来换取内存容量扩展，一定程度上阻碍了高性能计算、AI（Artificial Intelligence，人工智能）计算的发展。

因此，如何提高内存模组的内存容量是本领域技术人员目前需要解决的技术问题。

发明内容

本申请的目的是提供一种内存模组和一种电子设备，能够提高内存模组的内存容量。

为解决上述技术问题，本申请提供一种内存模组，包括：至少2个MXC芯片、PCIe金手指、MCIO连接器以及DIMM；

所述MXC（Memory Expander Controller，内存扩展控制器）芯片通过DDR5控制器端口连接所述DIMM，至少1个所述MXC芯片的CXL（Compute Express Link，计算快速连接）端口通过所述PCIe金手指对外交互，至少1个所述MXC芯片的CXL端口通过所述MCIO连接器对外交互。

可选的，所述内存模组包括第一MXC芯片、第二MXC芯片、第三MXC芯片和第四MXC芯片，所述第一MXC芯片、所述第二MXC芯片、所述第三MXC芯片和所述第四MXC芯片的带宽位数均为8。

可选的，所述第一MXC芯片和所述第二MXC芯片的CXL端口通过所述PCIe金手指对外交互。

可选的，所述PCIe金手指为PCIe x16金手指。

可选的，所述第三MXC芯片和所述第四MXC芯片的CXL端口通过所述MCIO连接器对外交互。

可选的，所述MCIO连接器为MCIO x16连接器。

可选的，每一所述MXC芯片通过所述DDR5控制器端口连接2个DIMM。

可选的，所述内存模组包括第五MXC芯片和第六MXC芯片，所述第五MXC芯片和所述第六MXC芯片的带宽位数均为16。

可选的，所述第五MXC芯片的CXL端口通过所述PCIe金手指对外交互。

可选的，所述PCIe金手指为PCIe x16金手指。

可选的，所述第六MXC芯片通过所述MCIO连接器对外交互。

可选的，所述MCIO连接器为MCIO x16连接器。

可选的，每一所述MXC芯片通过所述DDR5控制器端口连接4个DIMM。

可选的，所述PCIe金手指和所述MCIO连接器用于为所述MXC芯片提供重置信号。

可选的，所述PCIe金手指和所述MCIO连接器用于通过节拍缓冲器为所述MXC芯片提供时钟输入。

可选的，所述内存模组所在的单板上还包括时钟发生器，所述时钟发生器用于通过节拍缓冲器为所述MXC芯片提供时钟输入。

可选的，每一所述MXC芯片均与对应的SPI 闪存连接，所述SPI 闪存用于存储所述MXC芯片的固件。

可选的，所述内存模组所在的单板上还包括Debug接口，所述Debug接口用于调试所述单板。

可选的，所述内存模组所在的单板上还包括Power连接器，所述Power连接器用于为所述内存模组提供电源输入。

可选的，所述内存模组所在的单板用于插入支持CXL1.1协议平台的PCIe插槽。

本申请还提供一种电子设备，所述电子设备设置有包括至少2个MXC芯片、PCIe金手指、MCIO连接器以及DIMM的内存模组；

所述MXC芯片通过DDR5控制器端口连接所述DIMM，至少1个所述MXC芯片的CXL端口通过所述PCIe金手指对外交互，至少1个所述MXC芯片的CXL端口通过所述MCIO连接器对外交互。

可选的，所述内存模组包括第一MXC芯片、第二MXC芯片、第三MXC芯片和第四MXC芯片，所述第一MXC芯片、所述第二MXC芯片、所述第三MXC芯片和所述第四MXC芯片的带宽位数均为8。

可选的，所述第一MXC芯片和所述第二MXC芯片的CXL端口通过所述PCIe金手指对外交互，所述PCIe金手指为PCIe x16金手指。

可选的，所述第三MXC芯片和所述第四MXC芯片的CXL端口通过所述MCIO连接器对外交互，所述MCIO连接器为MCIO x16连接器。

可选的，每一所述MXC芯片通过所述DDR5控制器端口连接2个DIMM。

可选的，所述内存模组包括第五MXC芯片和第六MXC芯片，所述第五MXC芯片和所述第六MXC芯片的带宽位数均为16。

可选的，所述第五MXC芯片的CXL端口通过所述PCIe金手指对外交互，所述PCIe金手指为PCIe x16金手指。

可选的，所述第六MXC芯片通过所述MCIO连接器对外交互，所述MCIO连接器为MCIOx16连接器。

可选的，每一所述MXC芯片通过所述DDR5控制器端口连接4个DIMM。

可选的，所述PCIe金手指和所述MCIO连接器用于通过节拍缓冲器为所述MXC芯片提供时钟输入。

可选的，所述内存模组所在的单板上还包括时钟发生器，所述时钟发生器用于通过节拍缓冲器为所述MXC芯片提供时钟输入。

本申请提供了一种内存模组，包括：至少2个MXC芯片、PCIe金手指、MCIO连接器以及DIMM；所述MXC芯片通过DDR5控制器端口连接所述DIMM，至少1个所述MXC芯片的CXL端口通过所述PCIe金手指对外交互，至少1个所述MXC芯片的CXL端口通过所述MCIO连接器对外交互。

本申请提供的内存模组包括至少2个MXC芯片、PCIe金手指、MCIO连接器以及DIMM，MXC芯片通过DDR5控制器端口连接所述DIMM，MXC芯片还利用自身的CXL端口通过PCIe金手指和MCIO连接器对外交互。上述内存模组通过MXC芯片扩展连接DIMM，能够提高内存模组的内存容量。本申请还提供了一种电子设备，具有上述有益效果，此处不再赘述。

附图说明

为了更清楚地说明本申请实施例，下面将对实施例中所需要使用的附图做简单的介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1为本申请实施例所提供的一种内存拓展理想解决方案示意图；

图2为本申请实施例所提供的第一种大容量内存模组的原理拓扑图；

图3为本申请实施例所提供的第一种大容量内存模组的结构示意图；

图4为本申请实施例所提供的第二种大容量内存模组的原理拓扑图；

图5为本申请实施例所提供的第二种大容量内存模组的结构示意图。

具体实施方式

为使本申请实施例的目的、技术方案和优点更加清楚，下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。

本申请实施例所提供的一种内存模组，该内存模组包括：至少2个MXC芯片、PCIe金手指、MCIO连接器以及DIMM；所述MXC芯片通过DDR5控制器端口连接所述DIMM，至少1个所述MXC芯片的CXL端口通过所述PCIe金手指对外交互，至少1个所述MXC芯片的CXL端口通过所述MCIO连接器对外交互。

上述内存模组中DIMM（Dual-Inline-Memory-Modules，双列直插式存储模块）的数量根据DDR5控制器端口的数量确定，每个DDR5控制器端口可以连接1个或2个DIMM。

本实施例提供的内存模组包括至少2个MXC芯片、PCIe金手指、MCIO连接器以及DIMM，MXC芯片通过DDR5控制器端口连接所述DIMM，MXC芯片还利用自身的CXL端口通过PCIe金手指和MCIO连接器对外交互。上述内存模组通过MXC芯片扩展连接DIMM，能够提高内存模组的内存容量。

在本领域中为了扩大内存模组的容量，通常需要将两台或多台服务器并行链接，上述方式结构连接复杂，应用范围受限。通过上述实施例提供的内存模组可以通过PCIe金手指和MCIO连接器直接连接服务器，在DIMM上插装内存条即可实现内存模组的内存容量，连接方式简单，应用范围广泛。

进一步的，上述内存模组所在的单板上还包括时钟发生器，所述时钟发生器用于通过节拍缓冲器为所述MXC芯片提供时钟输入。本实施例还可以为每一MXC芯片设置对应的SPI 闪存，每一所述MXC芯片均与对应的SPI 闪存连接，所述SPI 闪存用于存储所述MXC芯片的固件。

进一步的，上述内存模组所在的单板上还包括Debug接口，所述Debug接口用于调试所述单板。

进一步的，上述内存模组所在的单板上还包括Power连接器，所述Power连接器用于为所述内存模组提供电源输入。

进一步的，上述内存模组所在的单板用于插入支持CXL1.1协议平台的PCIe插槽。

作为对于上述实施例的进一步介绍，内存模组可以包括4个MXC芯片。在内存模组包括4个MXC芯片的场景下，内存模组包括第一MXC芯片、第二MXC芯片、第三MXC芯片和第四MXC芯片，所述第一MXC芯片、所述第二MXC芯片、所述第三MXC芯片和所述第四MXC芯片的带宽位数均为8。

上述第一MXC芯片和所述第二MXC芯片的CXL端口通过所述PCIe金手指对外交互。上述PCIe金手指可以为PCIe x16金手指。

上述第三MXC芯片和所述第四MXC芯片的CXL端口通过所述MCIO连接器对外交互。上述MCIO连接器可以为MCIO x16连接器。

进一步的，上述第一MXC芯片通过所述DDR5控制器端口连接2个DIMM，上述第二MXC芯片通过所述DDR5控制器端口连接2个DIMM，上述第三MXC芯片通过所述DDR5控制器端口连接2个DIMM，上述第四MXC芯片通过所述DDR5控制器端口连接2个DIMM。

上述PCIe金手指和所述MCIO连接器用于为第一MXC芯片、第二MXC芯片、第三MXC芯片和第四MXC芯片提供重置信号。上述所述PCIe金手指和所述MCIO连接器还可以通过节拍缓冲器为所述MXC芯片提供时钟输入。

上述内存模组所在的单板上还包括时钟发生器，所述时钟发生器用于通过节拍缓冲器为第一MXC芯片、第二MXC芯片、第三MXC芯片和第四MXC芯片提供时钟输入。本实施例还可以为第一MXC芯片、第二MXC芯片、第三MXC芯片和第四MXC芯片设置对应的SPI 闪存。第一MXC芯片与第一SPI闪存连接，第一SPI 闪存用于存储第一MXC芯片的固件。第二MXC芯片与第二SPI闪存连接，第二SPI 闪存用于存储第二MXC芯片的固件。第三MXC芯片与第三SPI闪存连接，第三SPI 闪存用于存储第三MXC芯片的固件。第四MXC芯片与第四SPI闪存连接，第四SPI 闪存用于存储第四MXC芯片的固件。

上述实施例提供的内存模组包括4个MXC芯片、PCIe金手指、MCIO连接器以及8个DIMM，MXC芯片通过DDR5控制器端口连接8个DIMM，MXC芯片还利用自身的CXL端口通过PCIe金手指和MCIO连接器对外交互。上述内存模组通过MXC芯片扩展8个DIMM，能够提高内存模组的内存容量。

上述第一MXC芯片、第二MXC芯片、第三MXC芯片和第四MXC芯片各自具有1个DDR5控制器端口，支持对外拓展2个DIMM，速率为4800MT/s，单板共计可拓展8个DDR5 DIMM。若每个DIMM最高容量按照256GB计算，单板CXL内存扩展最高容量可达2TB。若每个DIMM最高容量按照512GB计算，单板CXL内存扩展最高容量可达4TB。

进一步的，上述第一MXC芯片、第二MXC芯片、第三MXC芯片和第四MXC芯片可以选用x8带宽的CXL内存扩展控制器芯片，单板上共计放置8位带宽的第一MXC芯片、第二MXC芯片、第三MXC芯片和第四MXC芯片，同时对应第一MXC芯片、第二MXC芯片、第三MXC芯片和第四MXC芯片放置1个SPI Flash，用于存放MXC芯片的固件。第一MXC芯片、第二MXC芯片、第三MXC芯片和第四MXC芯片各自具有1个DDR5控制器端口，支持对外拓展2个DDR5 DIMM，速率为4800MT/s，单板共计可拓展8个DDR5 DIMM，每个DIMM最高容量按照256GB计算，单板CXL内存扩展最高容量可达2TB。若每个DIMM最高容量按照512GB计算，单板CXL内存扩展最高容量可达4TB。第一MXC芯片、第二MXC芯片、第三MXC芯片和第四MXC芯片的CXL端口为x8带宽，速率最高支持32GT/s。第一MXC芯片和第二MXC芯片的两个x8 CXL信号，通过1个x16的PCIe 金手指对外交互，第三MXC芯片和第四MXC芯片的两个x8 CXL信号通过1个x16的MCIO对外交互，同时金手指和MCIO上提供第一MXC芯片、第二MXC芯片、第三MXC芯片和第四MXC芯片需要的时钟信号和RESET信号。RESET信号直接接入第一MXC芯片、第二MXC芯片、第三MXC芯片和第四MXC芯片；时钟信号经1个1分2的Clock Buffer分别给到第一MXC芯片、第二MXC芯片、第三MXC芯片和第四MXC芯片，以便提供100MHz时钟输入，同时为避免金手指和MCIO上时钟信号因信号链路太长引入时钟抖动风险，单板上预留时钟发生器，可为1分2的Clock Buffer提供独立的100MHz时钟输入。上述内存模组的单板管理方案为：通过SMBus协议进行第一MXC芯片、第二MXC芯片、第三MXC芯片和第四MXC芯片与主端HOST的信息交互。PCIe金手指上的SMBus信号经PCA9548分成7个通道，分别下挂第一MXC芯片、第二MXC芯片、第三MXC芯片和第四MXC芯片、2个温度传感器Thermal Sensor、以及1个时钟发生器。同时每个MXC芯片I3C/I2C端口作为主端，下连2个DDR5 DIMM，与DIMM进行信息交互，单板还可以提供Debug连接器接口用于单板调试。上述内存模组采用标准PCIe全高、3/4长、双宽卡，对外高速IO接口包含1个PCIe 5.0 x16金手指，1个MCIO x16连接器，Power连接器用于提供模组所需的12V电源输入，3V3电源通过金手指接入。金手指上的CXL信号经左侧2个MXC芯片拓展上方4个DIMM，MCIO上的CXL信号经右侧2个MXC芯片拓展下方4个DIMM，整个内存模组实现8个DIMM拓展，内存模组扩展总容量达到4TB。

作为对于上述实施例的进一步介绍，内存模组可以包括2个MXC芯片，在内存模组包括2个MXC芯片的场景下，内存模组包括第五MXC芯片和第六MXC芯片，所述第五MXC芯片和所述第六MXC芯片的带宽位数均为16。

上述第五MXC芯片的CXL端口通过所述PCIe金手指对外交互。上述PCIe金手指为PCIe x16金手指。

上述第六MXC芯片通过所述MCIO连接器对外交互，所述MCIO连接器为MCIO x16连接器。

进一步的，上述第五MXC芯片通过所述DDR5控制器端口连接4个DIMM，上述第六MXC芯片通过所述DDR5控制器端口连接4个DIMM。

上述PCIe金手指和所述MCIO连接器用于为第五MXC芯片和第六MXC芯片提供重置信号。上述所述PCIe金手指和所述MCIO连接器还可以通过节拍缓冲器为所述MXC芯片提供时钟输入。

上述内存模组所在的单板上还包括时钟发生器，所述时钟发生器用于通过节拍缓冲器为第五MXC芯片和第六MXC芯片提供时钟输入。本实施例还可以为第五MXC芯片和第六MXC芯片设置对应的SPI 闪存。第五MXC芯片与第五SPI闪存连接，第五SPI 闪存用于存储第五MXC芯片的固件。第六MXC芯片与第六SPI闪存连接，第六SPI 闪存用于存储第六MXC芯片的固件。

上述实施例提供的内存模组包括2个MXC芯片、PCIe金手指、MCIO连接器以及4个DIMM，MXC芯片通过DDR5控制器端口连接4个DIMM，MXC芯片还利用自身的CXL端口通过PCIe金手指和MCIO连接器对外交互。上述内存模组通过MXC芯片扩展4个DIMM，能够提高内存模组的内存容量。

上述第五MXC芯片和第六MXC芯片各自具有2个DDR5控制器端口，每个DDR5控制器端口支持对外拓展2个DIMM，速率为4800MT/s，单板共计可拓展4个DDR5 DIMM。若每个DIMM最高容量按照256GB计算，单板CXL内存扩展最高容量可达2TB。若每个DIMM最高容量按照512GB计算，单板CXL内存扩展最高容量可达4TB。

进一步的，上述第五MXC芯片和第六MXC芯片可以选用x16带宽的CXL内存扩展控制器芯片 ，单板上共计放置2个MXC芯片，同时对应第五MXC芯片和第六MXC芯片放置1个SPIFlash，用于存放MXC芯片的固件。第五MXC芯片和第六MXC芯片各自具有2个DDR5控制器端口，每个控制器端口可支持对外拓展2个DDR5 DIMM，速率为4800MT/s，因此第五MXC芯片和第六MXC芯片各自可拓展4个DDR5 DIMM，单板共计可拓展8个DDR5 DIMM，每个DIMM最高容量按照256GB计算，单板CXL内存扩展最高容量可达2TB。若每个DIMM最高容量按照512GB计算，单板CXL内存扩展最高容量可达4TB。第五MXC芯片和第六MXC芯片的CXL端口为x16带宽，速率最高支持32GT/s。第五MXC芯片的CXL信号，通过1个x16的PCIe 金手指对外交互，第六MXC芯片的CXL信号通过1个x16的MCIO对外交互，同时金手指和MCIO上提供第五MXC芯片和第六MXC芯片需要的时钟信号和RESET信号。为避免金手指和MCIO上时钟信号因信号链路太长引入时钟抖动风险，单板上预留时钟发生器，可为第五MXC芯片和第六MXC芯片提供独立的100MHz时钟输入。单板管理方案为：通过SMBus协议进行第五MXC芯片、第六MXC芯片与主端HOST的信息交互。PCIe金手指上的SMBus信号经PCA9546分成4个通道，分别下挂第五MXC芯片和第六MXC芯片、1个温度传感器Thermal Sensor、以及1个时钟发生器。同时第五MXC芯片和第六MXC芯片的I3C/I2C端口作为主端，下连4个DDR5 DIMM，与DIMM进行信息交互。单板提供Debug连接器接口用于单板调试。第五MXC芯片和第六MXC芯片的结构尺寸均为全高、3/4长、双宽卡，对外高速IO接口包含1个PCIe 5.0 x16金手指，1个MCIO x16连接器，Power连接器用于提供模组所需的12V电源输入，3V3电源通过金手指接入。金手指上的CXL信号经左侧MXC芯片拓展上方4个DIMM，MCIO上的CXL信号经右侧MXC芯片拓展下方4个DIMM，整个内存模组实现8个DIMM拓展，内存模组扩展总容量达到4TB。

作为对于上述实施例的进一步介绍，内存模组可以包括4个MXC芯片。在内存模组包括4个MXC芯片的场景下，内存模组包括第七MXC芯片、第八MXC芯片和第九MXC芯片，所述第七MXC芯片、所述第八MXC芯片和所述第九MXC芯片的带宽位数均为8。

上述第七MXC芯片和所述第八MXC芯片的CXL端口通过所述PCIe金手指对外交互。上述PCIe金手指可以为PCIe x16金手指。

上述第九MXC芯片的CXL端口通过所述MCIO连接器对外交互。上述MCIO连接器可以为MCIO x16连接器。

进一步的，上述第七MXC芯片通过所述DDR5控制器端口连接2个DIMM，上述第八MXC芯片通过所述DDR5控制器端口连接2个DIMM，上述第九MXC芯片通过所述DDR5控制器端口连接2个DIMM。

上述PCIe金手指和所述MCIO连接器用于为第七MXC芯片、第八MXC芯片和第九MXC芯片提供重置信号。上述所述PCIe金手指和所述MCIO连接器还可以通过节拍缓冲器为所述MXC芯片提供时钟输入。

上述内存模组所在的单板上还包括时钟发生器，所述时钟发生器用于通过节拍缓冲器为第七MXC芯片、第八MXC芯片和第九MXC芯片提供时钟输入。本实施例还可以为第七MXC芯片、第八MXC芯片和第九MXC芯片设置对应的SPI 闪存。第七MXC芯片与第七SPI闪存连接，第七SPI 闪存用于存储第七MXC芯片的固件。第八MXC芯片与第八SPI闪存连接，第八SPI闪存用于存储第八MXC芯片的固件。第九MXC芯片与第九SPI闪存连接，第九SPI 闪存用于存储第九MXC芯片的固件。

上述实施例提供的内存模组包括4个MXC芯片、PCIe金手指、MCIO连接器以及8个DIMM，MXC芯片通过DDR5控制器端口连接8个DIMM，MXC芯片还利用自身的CXL端口通过PCIe金手指和MCIO连接器对外交互。上述内存模组通过MXC芯片扩展8个DIMM，能够提高内存模组的内存容量。

上述第七MXC芯片、第八MXC芯片和第九MXC芯片各自具有1个DDR5控制器端口，支持对外拓展2个DIMM，速率为4800MT/s，单板共计可拓展8个DDR5 DIMM。若每个DIMM最高容量按照256GB计算，单板CXL内存扩展最高容量可达2TB。若每个DIMM最高容量按照512GB计算，单板CXL内存扩展最高容量可达4TB。

进一步的，上述第七MXC芯片、第八MXC芯片和第九MXC芯片可以选用x8带宽的CXL内存扩展控制器芯片，单板上共计放置8位带宽的第七MXC芯片、第八MXC芯片和第九MXC芯片，同时对应第七MXC芯片、第八MXC芯片和第九MXC芯片放置1个SPI Flash，用于存放MXC芯片的固件。第七MXC芯片、第八MXC芯片和第九MXC芯片各自具有1个DDR5控制器端口，支持对外拓展2个DDR5 DIMM，速率为4800MT/s，单板共计可拓展8个DDR5 DIMM，每个DIMM最高容量按照256GB计算，单板CXL内存扩展最高容量可达2TB。若每个DIMM最高容量按照512GB计算，单板CXL内存扩展最高容量可达4TB。第七MXC芯片、第八MXC芯片和第九MXC芯片的CXL端口为x8带宽，速率最高支持32GT/s。第七MXC芯片和第八MXC芯片的两个x8 CXL信号，通过1个x16的PCIe 金手指对外交互和第九MXC芯片的两个x8 CXL信号通过1个x16的MCIO对外交互，同时金手指和MCIO上提供第七MXC芯片、第八MXC芯片和第九MXC芯片需要的时钟信号和RESET信号。RESET信号直接接入第七MXC芯片、第八MXC芯片和第九MXC芯片；时钟信号经1个1分2的Clock Buffer分别给到第七MXC芯片、第八MXC芯片和第九MXC芯片，以便提供100MHz时钟输入，同时为避免金手指和MCIO上时钟信号因信号链路太长引入时钟抖动风险，单板上预留时钟发生器，可为1分2的Clock Buffer提供独立的100MHz时钟输入。上述内存模组的单板管理方案为：通过SMBus协议进行第七MXC芯片、第八MXC芯片和第九MXC芯片与主端HOST的信息交互。PCIe金手指上的SMBus信号经PCA9548分成7个通道，分别下挂第七MXC芯片、第八MXC芯片和第九MXC芯片、2个温度传感器Thermal Sensor、以及1个时钟发生器。同时每个MXC芯片I3C/I2C端口作为主端，下连2个DDR5 DIMM，与DIMM进行信息交互，单板还可以提供Debug连接器接口用于单板调试。上述内存模组采用标准PCIe全高、3/4长、双宽卡，对外高速IO接口包含1个PCIe 5.0 x16金手指，1个MCIO x16连接器，Power连接器用于提供模组所需的12V电源输入，3V3电源通过金手指接入。金手指上的CXL信号经左侧2个MXC芯片拓展上方4个DIMM，MCIO上的CXL信号经右侧2个MXC芯片拓展下方4个DIMM，整个内存模组实现8个DIMM拓展，内存模组扩展总容量达到4TB。

下面通过在实际应用中的实施例说明上述实施例描述的流程。

随着计算机技术的不断发展，计算密度持续增长，而内存和I/O扩展能力远远落后于计算密度的增长，平均到每个核心的内存和I/O带宽持续下降。此外，目前计算数据呈指数型逐年增长，对内存容量需求越来越大，部分场景下不得不通过牺牲性能来换取内存容量扩展，一定程度上阻碍了高性能计算、AI计算的发展。

为解决以上问题，内存拓展的理想解决方案如图1所示，图1为本申请实施例所提供的一种内存拓展理想解决方案示意图，图1中示出了处理器processor、邻近存储器NearMemory、内存扩展总线、包括远存储器Far Memory的内存池。通过内存扩展总线将内存单独拓展，实现增带宽，扩容量的效果。

本实施例基于以上方案思路提出了一种大容量内存模组，其中内存扩展总线采用了CXL（Compute Express Link）协议，相比于传统的并行内存DDR DIMM方案可大幅扩展内存容量和带宽，满足高性能计算、人工智能等数据密集型应用日益增长的需求，同时本发明架构方案采用标准的PCIe AIC（Add in Card，添加卡）形态（全高、3/4长、双宽），可插入支持CXL1.1协议平台的标准PCIe Slot插槽中应用，与目前服务器产品具有良好的兼容性。

CXL协议是一种开放工业标准用于高带宽低延迟的设备互联，CXL协议可以用来连接CPU和Accelerator，Memory Buffer以及Smart NIC等类型的设备，用于AI MachineLearning，高性能计算等场景。

本实施例提出了一种大容量内存模组，在全高、3/4长、双宽标准PCIe AIC尺寸下，最高可支持单卡4TB内存容量扩展，在计算节点原有的DRAM的前提下，进一步大幅扩展内存容量和带宽，满足高性能计算、人工智能等数据密集型应用日益增长的需求，同时该发明可插入支持CXL1.1协议平台的标准PCIe Slot插槽中应用，与目前服务器产品具有良好的兼容性。

请参见图2，图2为本申请实施例所提供的第一种大容量内存模组的原理拓扑图，图2和图4中的MXC-0、MXC-1、MXC-2和MXC-3表示MXC芯片，DDR表示双倍速率同步动态随机存储接口，UART（Universal Asynchronous Receiver/Transmitter）表示通用异步接收/发送装置，SPI（Serial Peripheral Interface）表示串行外设接口，JTAG（Joint Test ActionGroup）表示联合测试工作组，GPIO（General-purpose input/output)）表示通用型之输入输出接口，I3C表示两线双向串行总线，I2C表示两线式串行总线，CXL x8表示8位CXL信号，Clock表示时钟，RESET表示重置，SMBus（System Management Bus）表示系统管理总线，CLKBuffer表示时钟缓冲器，CLK GEN表示时钟发生器，PCA9548是一种I2C总线扩展器件，PCA9546A是一种通过I2C总线控制的四路双向转换开关。

图2中MXC（Memory Expander Controller）芯片可以选用x8带宽的CXL内存扩展控制器芯片，单板上共计放置4 个8位带宽的MXC芯片，同时对应每个MXC芯片放置1个SPIFlash，用于存放MXC芯片的固件。MXC芯片具有1个DDR5控制器端口，支持对外拓展2个DDR5DIMM，速率为4800MT/s，单板共计可拓展8个DDR5 DIMM，每个DIMM最高容量按照256GB计算，单板CXL内存扩展最高容量可达2TB。若每个DIMM最高容量按照512GB计算，单板CXL内存扩展最高容量可达4TB。MXC芯片的CXL端口为x8带宽，速率最高支持32GT/s。两个MXC芯片的两个x8 CXL信号，通过1个x16的PCIe 金手指对外交互，另外两个MXC芯片的两个x8 CXL信号通过1个x16的MCIO对外交互，同时金手指和MCIO上提供MXC芯片需要的时钟信号和RESET信号。RESET信号直接接入MXC芯片；时钟信号经1个1分2的Clock Buffer分别给到2个MXC芯片，为MXC芯片提供100MHz时钟输入，同时为避免金手指和MCIO上时钟信号因信号链路太长引入时钟抖动风险，单板上预留时钟发生器，可为1分2的Clock Buffer提供独立的100MHz时钟输入。单板管理方案为：通过SMBus协议进行MXC与主端HOST的信息交互。PCIe金手指上的SMBus信号经PCA9548分成7个通道，分别下挂4个MXC芯片，2个温度传感器ThermalSensor，1个时钟发生器。同时每个MXC芯片I3C/I2C端口作为主端，下连2个DDR5 DIMM，与DIMM进行信息交互。单板提供Debug连接器接口用于单板调试。

请参见图3，图3为本申请实施例所提供的第一种大容量内存模组的结构示意图，结构上内存模组采用标准PCIe全高、3/4长、双宽卡，对外高速IO接口包含1个PCIe 5.0 x16金手指，1个MCIO x16连接器，Power连接器用于提供模组所需的12V电源输入，3V3电源通过金手指接入。金手指上的CXL信号经左侧2个MXC芯片拓展上方4个DIMM，MCIO上的CXL信号经右侧2个MXC芯片拓展下方4个DIMM，整个内存模组实现8个DIMM拓展，内存模组扩展总容量达到4TB。

本实施例提供的内存模组包括4个MXC芯片、PCIe金手指、MCIO连接器以及多个DIMM，MXC芯片通过DDR5控制器端口连接所述DIMM，MXC芯片还利用自身的CXL端口通过PCIe金手指和MCIO连接器对外交互。上述内存模组通过MXC芯片扩展多个DIMM，能够提高内存模组的内存容量。

请参见图4，图4为本申请实施例所提供的第二种大容量内存模组的原理拓扑图，MXC芯片可以选用x16带宽的CXL内存扩展控制器芯片 ，单板上共计放置2 pcs MXC芯片，同时对应每个MXC芯片放置1个SPI Flash，用于存放MXC芯片的固件。MXC芯片具有2个DDR5控制器端口，每个控制器端口可支持对外拓展2个DDR5 DIMM，速率为4800MT/s，因此每个MXC芯片可拓展4个DDR5 DIMM，单板共计可拓展8个DDR5 DIMM，每个DIMM最高容量按照256GB计算，单板CXL内存扩展最高容量可达2TB。若每个DIMM最高容量按照512GB计算，单板CXL内存扩展最高容量可达4TB。MXC芯片的CXL端口为x16带宽，速率最高支持32GT/s。1个MXC芯片的CXL信号，通过1个x16的PCIe 金手指对外交互，另外1个MXC芯片的CXL信号通过1个x16的MCIO对外交互，同时金手指和MCIO上提供MXC芯片需要的时钟信号和RESET信号。为避免金手指和MCIO上时钟信号因信号链路太长引入时钟抖动风险，单板上预留时钟发生器，可为MXC芯片提供独立的100MHz时钟输入。单板管理方案为：通过SMBus协议进行MXC与主端HOST的信息交互。PCIe金手指上的SMBus信号经PCA9546分成4个通道，分别下挂2个MXC芯片，1个温度传感器Thermal Sensor，1个时钟发生器。同时每个MXC芯片I3C/I2C端口作为主端，下连4个DDR5 DIMM，与DIMM进行信息交互。单板提供Debug连接器接口用于单板调试。

请参见图5，图5为本申请实施例所提供的第二种大容量内存模组的结构示意图，结构尺寸上均为全高、3/4长、双宽卡，对外高速IO接口包含1个PCIe 5.0 x16金手指，1个MCIO x16连接器，Power连接器用于提供模组所需的12V电源输入，3V3电源通过金手指接入。金手指上的CXL信号经左侧MXC芯片拓展上方4个DIMM，MCIO上的CXL信号经右侧MXC芯片拓展下方4个DIMM，整个内存模组实现8个DIMM拓展，内存模组扩展总容量达到4TB。

本实施例提供的内存模组包括2个MXC芯片、PCIe金手指、MCIO连接器以及多个DIMM，MXC芯片通过DDR5控制器端口连接所述DIMM，MXC芯片还利用自身的CXL端口通过PCIe金手指和MCIO连接器对外交互。上述内存模组通过MXC芯片扩展多个DIMM，能够提高内存模组的内存容量。

本实施例提出了一种大容量内存模组设计方案，在全高、3/4长、双宽标准PCIeAIC尺寸下，最高可支持单卡4TB内存容量扩展，在计算节点原有的DRAM的前提下，进一步大幅扩展内存容量和带宽，满足高性能计算、人工智能等数据密集型应用日益增长的需求，同时该发明可插入支持CXL1.1协议平台的标准PCIe Slot插槽中应用，与目前服务器产品具有良好的兼容性。本实施例可有效解决数据密集型应用需求背景下内存容量扩展需求。

本申请实施例还提供一种电子设备，所述电子设备设置有包括至少2个MXC芯片、PCIe金手指、MCIO连接器以及DIMM的内存模组；

所述MXC芯片通过DDR5控制器端口连接所述DIMM，至少1个所述MXC芯片的CXL端口通过所述PCIe金手指对外交互，至少1个所述MXC芯片的CXL端口通过所述MCIO连接器对外交互。

本实施例提供的内存模组包括至少2个MXC芯片、PCIe金手指、MCIO连接器以及DIMM，MXC芯片通过DDR5控制器端口连接所述DIMM，MXC芯片还利用自身的CXL端口通过PCIe金手指和MCIO连接器对外交互。上述内存模组通过MXC芯片扩展连接DIMM，能够提高内存模组的内存容量。

可选的，所述内存模组包括第一MXC芯片、第二MXC芯片、第三MXC芯片和第四MXC芯片，所述第一MXC芯片、所述第二MXC芯片、所述第三MXC芯片和所述第四MXC芯片的带宽位数均为8。

可选的，所述第一MXC芯片和所述第二MXC芯片的CXL端口通过所述PCIe金手指对外交互，所述PCIe金手指为PCIe x16金手指。

可选的，所述第三MXC芯片和所述第四MXC芯片的CXL端口通过所述MCIO连接器对外交互，所述MCIO连接器为MCIO x16连接器。

可选的，每一所述MXC芯片通过所述DDR5控制器端口连接2个DIMM。

可选的，所述内存模组包括第五MXC芯片和第六MXC芯片，所述第五MXC芯片和所述第六MXC芯片的带宽位数均为16。

可选的，所述第五MXC芯片的CXL端口通过所述PCIe金手指对外交互，所述PCIe金手指为PCIe x16金手指。

可选的，所述第六MXC芯片通过所述MCIO连接器对外交互，所述MCIO连接器为MCIOx16连接器。

可选的，每一所述MXC芯片通过所述DDR5控制器端口连接4个DIMM。

可选的，所述PCIe金手指和所述MCIO连接器用于通过节拍缓冲器为所述MXC芯片提供时钟输入。

可选的，所述内存模组所在的单板上还包括时钟发生器，所述时钟发生器用于通过节拍缓冲器为所述MXC芯片提供时钟输入。

由于电子设备部分的实施例与内存模块部分的实施例相互对应，因此电子设备部分的实施例请参见内存模块部分的实施例的描述，这里暂不赘述。

说明书中各个实施例采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似部分互相参见即可。对于实施例公开的装置而言，由于其与实施例公开的方法相对应，所以描述的比较简单，相关之处参见方法部分说明即可。应当指出，对于本技术领域的普通技术人员来说，在不脱离本申请原理的前提下，还可以对本申请进行若干改进和修饰，这些改进和修饰也落入本申请权利要求的保护范围内。

还需要说明的是，在本说明书中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。在没有更多限制的状况下，由语句“包括一个……”限定的要素，并不排除在包括所述要素的过程、方法、物品或者设备中还存在另外的相同要素。

Claims (27)

1.一种内存模组，其特征在于，包括：至少2个MXC芯片、PCIe金手指、MCIO连接器以及DIMM；

所述MXC芯片通过DDR5控制器端口连接所述DIMM，至少1个所述MXC芯片的CXL端口通过所述PCIe金手指对外交互，至少1个所述MXC芯片的CXL端口通过所述MCIO连接器对外交互。

2.根据权利要求1所述内存模组，其特征在于，所述内存模组包括第一MXC芯片、第二MXC芯片、第三MXC芯片和第四MXC芯片，所述第一MXC芯片、所述第二MXC芯片、所述第三MXC芯片和所述第四MXC芯片的带宽位数均为8。

3.根据权利要求2所述内存模组，其特征在于，所述第一MXC芯片和所述第二MXC芯片的CXL端口通过所述PCIe金手指对外交互，所述PCIe金手指为PCIe x16金手指。

4.根据权利要求2所述内存模组，其特征在于，所述第三MXC芯片和所述第四MXC芯片的CXL端口通过所述MCIO连接器对外交互，所述MCIO连接器为MCIO x16连接器。

5.根据权利要求2所述内存模组，其特征在于，每一所述MXC芯片通过所述DDR5控制器端口连接2个DIMM。

6.根据权利要求1所述内存模组，其特征在于，所述内存模组包括第五MXC芯片和第六MXC芯片，所述第五MXC芯片和所述第六MXC芯片的带宽位数均为16。

7.根据权利要求6所述内存模组，其特征在于，所述第五MXC芯片的CXL端口通过所述PCIe金手指对外交互，所述PCIe金手指为PCIe x16金手指。

8.根据权利要求6所述内存模组，其特征在于，所述第六MXC芯片通过所述MCIO连接器对外交互，所述MCIO连接器为MCIO x16连接器。

9.根据权利要求6所述内存模组，其特征在于，每一所述MXC芯片通过所述DDR5控制器端口连接4个DIMM。

10.根据权利要求1所述内存模组，其特征在于，所述PCIe金手指和所述MCIO连接器用于为所述MXC芯片提供重置信号。

11.根据权利要求1所述内存模组，其特征在于，所述PCIe金手指和所述MCIO连接器用于通过节拍缓冲器为所述MXC芯片提供时钟输入。

12.根据权利要求1所述内存模组，其特征在于，所述内存模组所在的单板上还包括时钟发生器，所述时钟发生器用于通过节拍缓冲器为所述MXC芯片提供时钟输入。

13.根据权利要求1所述内存模组，其特征在于，每一所述MXC芯片均与对应的SPI 闪存连接，所述SPI 闪存用于存储所述MXC芯片的固件。

14.根据权利要求1所述内存模组，其特征在于，所述内存模组所在的单板上还包括Debug接口，所述Debug接口用于调试所述单板。

15.根据权利要求1所述内存模组，其特征在于，所述内存模组所在的单板上还包括Power连接器，所述Power连接器用于为所述内存模组提供电源输入。

16.根据权利要求1所述内存模组，其特征在于，所述内存模组所在的单板用于插入支持CXL1.1协议平台的PCIe插槽。

17.一种电子设备，其特征在于，所述电子设备设置有包括至少2个MXC芯片、PCIe金手指、MCIO连接器以及DIMM的内存模组；

所述MXC芯片通过DDR5控制器端口连接所述DIMM，至少1个所述MXC芯片的CXL端口通过所述PCIe金手指对外交互，至少1个所述MXC芯片的CXL端口通过所述MCIO连接器对外交互。

18.根据权利要求17所述电子设备，其特征在于，所述内存模组包括第一MXC芯片、第二MXC芯片、第三MXC芯片和第四MXC芯片，所述第一MXC芯片、所述第二MXC芯片、所述第三MXC芯片和所述第四MXC芯片的带宽位数均为8。

19.根据权利要求18所述电子设备，其特征在于，所述第一MXC芯片和所述第二MXC芯片的CXL端口通过所述PCIe金手指对外交互，所述PCIe金手指为PCIe x16金手指。

20.根据权利要求18所述电子设备，其特征在于，所述第三MXC芯片和所述第四MXC芯片的CXL端口通过所述MCIO连接器对外交互，所述MCIO连接器为MCIO x16连接器。

21.根据权利要求18所述电子设备，其特征在于，每一所述MXC芯片通过所述DDR5控制器端口连接2个DIMM。

22.根据权利要求17所述电子设备，其特征在于，所述内存模组包括第五MXC芯片和第六MXC芯片，所述第五MXC芯片和所述第六MXC芯片的带宽位数均为16。

23.根据权利要求22所述电子设备，其特征在于，所述第五MXC芯片的CXL端口通过所述PCIe金手指对外交互，所述PCIe金手指为PCIe x16金手指。

24.根据权利要求22所述电子设备，其特征在于，所述第六MXC芯片通过所述MCIO连接器对外交互，所述MCIO连接器为MCIO x16连接器。

25.根据权利要求22所述电子设备，其特征在于，每一所述MXC芯片通过所述DDR5控制器端口连接4个DIMM。

26.根据权利要求17所述电子设备，其特征在于，所述PCIe金手指和所述MCIO连接器用于通过节拍缓冲器为所述MXC芯片提供时钟输入。

27.根据权利要求17所述电子设备，其特征在于，所述内存模组所在的单板上还包括时钟发生器，所述时钟发生器用于通过节拍缓冲器为所述MXC芯片提供时钟输入。

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