TW586202B - Wafer level package for integrated circuits - Google Patents

Description

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五、發明說明（l) 【發明所屬之技術領域】 特別係有關 本發明係有關於一種積體電路封裝結構， 於一種積體電路之晶圓級封裝結構。 【先前技術】

晶圓級封裝結構〔wafer level package〕係為_ 尺寸微小化之積體電路封裝結構，其封裝之尺寸係與晶片 之尺寸極為接近或相等’並且晶圓級封裝結構在製造過程 中係在晶圓型態進行封裝，不需要針對個別分離後之晶片 處理封裝作業，由於封裝結構微小化，故為目前先進發 之積體電路封裝結構。

習知晶圓級封裝結構係以金屬凸塊〔如錫斜凸塊或金 凸塊〕作為外部電路連接端子，並且在晶片與其凸塊之間 形成有一應力緩衝元件，以避免因應力集中而導致凸塊之 斷裂，如美國專利第6,2 28, 687號所揭示之晶圓級封裝結 構，其包含有一晶片，在晶片之主動面貼設有一聚亞醯胺 之承載基板，作為應力緩衝層，該承載基板係具有複數個 導電孔〔conductive via〕，其係電性連接該晶片之銲 塾’该承載基板之顯露表面係形成有導電線路，用以接合 導電凸塊’在電性測試與實際銲合過程，均以該些凸塊作 為該晶圓級封裝結構之外部電性連接端子，該些凸塊本身 不具有應力緩衝之特性，然而該全面覆蓋之應力緩衝層係 具有遠厚於習知晶圓防護層〔wafer passivaH〇n layer〕之厚度〔約1〇〇微米〕且其係與該晶片具有不匹配 之熱膨服係數’當該相當厚之應力緩衝層形成於該晶片未

第7頁 586202 有相當大 之晶 晶圓級 銲墊，其 圓級封裝 蓋之應力 之晶圓級 鲜塾，其 模數 ，使得該 ，以緩衝 係包含有 動面及一 而該複數 芯之金屬瓣，該支撐 有小於3. 5GPa之揚氏 五、發明說明（2) 切割之一晶圓時，在切割處 之變形量而勉曲，導致切割 【發明内容】 本發明之主要目的係在 封裝結構，利用複數個蕊狀 係由彈性支撐芯與圍繞金屬 結構之彈性外部電性連接端 緩衝層及金屬凸塊。 本發明之次一目的係在 封裝結構，利用複數個蕊狀 包含有複數個金屬瓣，該些 〔Young’s modulus〕小於3 些蕊狀凸塊係具有彈性壓觸 應力，以供壓觸電性測試與 依本發明之積體電路之 一晶片以及複數個蕊狀凸塊 背面，該晶片之該主動面係 個蕊狀凸塊係設於該些銲墊 撐芯及複數個圍繞於該支撐 對應之銲墊，該支撐芯係具 佳為介於50MPa〜1· 5GPa，每 觸部，該根部係接合於對應 支撐芯。 【實施方式】 理過程，該晶圓將會 單離之困難。 於提供一種積體電路 凸塊接合於一晶片之 瓣所組成，作為該晶 ’以取代習知全面覆 於提供一種積體電路 凸塊接合於一晶片之 金屬瓣係圍繞一楊氏 • 5GPa之彈性支撐芯 而達電性連接之功效 表面銲接。 晶圓級封裝結構，其 ，該晶片係具有一主 形成有複數個銲墊， 其中每一凸塊係包含有一支 芯係設於 模數，較 一金屬瓣係具有一根部及一接 之銲墊，該接觸部係托護於該

第8頁 586202 五、發明說明（3) 參閱所附圖式，本發明將列舉以下之實施例說明。 依本發明之第一具體實施例，第1圖係為一種積體電 路之晶圓級封裝結構100之截面示意圖，第2圖係為係該積 體電路之晶圓級封裝結構之1 0 0之蕊狀凸塊1 2 0立體示意 圖0 請參閱第1及2圖，該積體電路之晶圓級封裝結構100 係包含有一晶片11 0以及複數個蕊狀凸塊1 20，該晶片1 1 0 係具有積體電路之半導體基板，如微控制器、微處理器、 記憶體或特殊應用積體電路〔ASIC〕，該晶片110具有一 主動面111〔 act ive surface〕及一對應之背面112，該主‘ 動面111係具有複數個連接至内部積體電路之銲墊Π3 〔bond pad〕，該些銲墊11 3係可矩陣、中央或周邊排列 於該主動面1 11，如習知鋁銲墊〔Ai bond pad〕或重分佈 録塾〔RDL pad〕，並在該主動面u }形成有一防護層丨14 〔passivation layer〕，該防護層114係顯露該些銲墊 113，每一鮮整113係接合有一蕊狀凸塊12〇〔bud-shape bump〕’當該些銲墊113係為重分佈銲墊時，該防護層ι14 係覆蓋至少一層之重分佈線路〔redistribution layer， RDL〕〔圖未繪出〕。 ’

每一蕊狀凸塊120係包含有一支撐芯12ι及複數個金屬 瓣122，該支撐芯1 21係為由低楊氏模數材質製成，其係具 有小於3· 5GPa之楊氏模數〔Y〇ung，s m〇dulus〕，以提供 良好之彈性與應力緩衝，較佳地，該支撐芯丨2 1之楊氏模 數係介於50MPa〜1· 5GPa，如矽膠，以利用網版印刷或其它 586202 五、發明說明（4) 方法形成該些支撐芯121，該些支撐芯121之高度係介於 30〜500微米之間，該些支撐芯121之高度又以介於60〜180 微米為較佳，該些金屬瓣1 2 2係圍繞於對應之支撐芯1 2 1 , 每一金屬瓣1 22係具有一根部123及一接觸部124，該根部 1 2 3係為平板狀而接合於對應之銲墊11 3，該接觸部1 2 4係 局部包覆該支撐芯1 2 1而被托護於該支撐芯1 2 1，在相鄰之 接觸部1 2 4之間係形成有狹縫或間隔，且該些接觸部1 2 4與 該支撐芯1 21具有微弱結合力，使得該些接觸部丨2 4易岭該 支撑芯1 2 1崩開而呈彈性收縮，較佳地，該些金屬瓣丨2 2之 顯露面係形成有高濕潤性之電鍍層丨2 5，如錫鉛合金，以 j 供表面接合’關於該些金屬瓣122之形成方法亦說明如 后’當该晶片11 0於晶圓型態時，首先利用網版印刷形成 该些支撐芯1 2 1，之後，利用濺鍍或無電極電鍍技術形成 一由複數個金屬層組成之複合金屬層於該晶片11〇之主動 面111，如鉻—銅、鎳—金、鎳-鈀—金等複合金屬層，該複 合金屬層係全面覆蓋該晶片丨丨〇之主動面丨丨i及該些支撐芯 121，再利用微影顯像〔ph〇t〇Hth〇grathy〕技術，在圖 案;化光阻之覆蓋下姓刻該複合金屬層，以形成該些金屬瓣 1 2，而該些金屬瓣122之根部123係可為分離或相連接 用此个！ ％心積體電路之晶圓級封裝結構係利 = 凸塊12Q作為外部電性連接端子，該些蕊狀凸 Ϊ Γ/Λ 有良好應力緩衝特性，可不需要覆蓋全表 、衝層，並且每一蕊狀凸塊120之支撐‘121外圍

586202 五、發明說明（5) 包覆有複數個金屬瓣122，以增加電性連接良率， 應力特性遠優於習知之金屬凸塊，甚至在接合該些站狀几 :120之後，當該些蕊狀凸塊12〇因應力作用被扯二 H於外部印W電路板之連接塾，部份金屬瓣122之接觸 口P 124係能在不支撐於該支撐芯丨21之狀態下外翻而仍保 ，接至對應連接墊，達到良好電性連接特性，此外，該此 蕊狀凸塊12G係能作為電性測試接點，可供壓觸式電性^ 试並且能表面鮮接於外部電子元件。 本發明之保護範圍當視後附之申請專利範圍所界定者 為準，任何熟知此項技藝者，在不脫離本發明之精神和 圍内所作之任何變化與修改，均屬於本發明之保護範圍9 586202 圖式簡單說明 【圖式簡單說明】 第1圖：依本發明之一具體實施例，一種積體電路之晶圓 級封裝結構之截面示意圖； 第2圖：依本發明之一具體實施例，該積體電路之晶圓級 封裝結構之凸塊局部放大立體圖；及 第3圖：依本發明之一具體實施例，該積體電路之晶圓級 封裝結構之正面示意圖。 元件符號簡單說明： 1 0 0晶圓級封裝結構 11 0晶片 113銲墊 1 2 0 蕊狀凸塊 1 2 1支撐芯 124 接觸部 111 114 122 125 主動面 防護層 金屬瓣 電鍍層 11 2背面 1 2 3根部 Φ

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Claims (1)

1. 586202 六、申請專利範圍 【申請專利範圍】 1、一種積體電路之晶圓級封裝結構，包含： 一晶片，係具有一主動面及一背面，該晶片之該主動 面係形成有複數個銲墊；及 複數個蕊狀凸塊，係設於該些銲墊，其中每一凸塊係 包含有： 一支撐芯，設於對應之銲墊，該支撐芯係具有小於 3· 5GPa之楊氏模數；及 複數個金屬瓣，圍繞於該支撐芯，每一金屬瓣係具有 —根部及一接觸部，該根部係接合於對應之銲墊，該接Φ 觸部係托護於該支撐芯。

   、如申請專利範圍第1項所述之積體電路之晶圓級封裝 、结構’其中該支撐芯之楊氏模數係介於50MPa〜1. 5GPa。 、如申請專利範圍第1項所述之積體電路之晶圓級封裝 結構’其中該支撐芯係為矽膠。 处如申請專利範圍第1項所述之積體電路之晶圓級封裝 結構’其中該些金屬瓣係包含有鎳層與金層。

   、如申請專利範圍第1項所述之積體電路之晶圓級封裝 結構’其中該些金屬瓣係被覆有一電鍍層。 姓如申請專利範圍第1項所述之積艎電路之晶圓級封裝 結構，其中該些金屬瓣係被覆有一錫鉛銲材。 如申凊專利範圍第丨項所述之積體電路之晶圓級封裝 :構，其中該支撐芯之凸起高度係介於3〇〜5〇〇微米之

   586202 六、申請專利範圍 、如申請專利範圍第1項所述之積體電路之晶圓級封裝 結構，其中該支撐芯之凸起高度係介於6 〇〜丨8 〇微米之 間。 、如申請專利範圍第1項所述之積體電路之晶圓級封裝 結構，其中該些金屬瓣之根部係為相連接。 〕、一種積體電路之晶圓級封裝結構，包含·· 一晶片，係具有一主動面及一背面，該晶片之該主 動面係形成有複數個銲墊；及

   複數個蕊狀凸塊，係設於該些銲墊，其中每一凸塊 係包含有： 一彈性支撐芯，設於對應之銲墊，該彈性支撐芯係 為低楊氏模數材料；及 複數個金屬瓣，圍繞於該支撐芯，每一金屬瓣係具 有一根部及一接觸部，該根部係接合於對應之銲墊， 該接觸部係托護於該支撐芯，以被該支撐芯彈性支 撐。 11、如申請專利範圍第1 〇項所述之積體電路之晶圓級封 裝結構，其中該支撐芯之楊氏模數係介於 50MPa〜1· 5GPa 。 1 2、如申請專利範圍第1 〇項所述之積體電路之晶圓級封 裝結構，其中該些金屬瓣係被覆有一電鍍層。 1 3、如申請專利範圍第丨0項所述之積體電路之晶圓級封 裝結構，其中該些金屬瓣係被覆有一錫鉛銲材。 1 4、如申請專利範圍第丨〇項所述之積體電路之晶圓級封

   586202 六、申請專利範圍 -^ " 裝結構’其中該支撐芯之凸起高度係介於3〇〜5〇〇微米 之間。 1 5、如申請專利範圍第1 0項所述之積體電路之晶圓級封 裝結構，其中該支撐芯之凸起高度係介於6 0〜1 8 0微米 之間。 1 6、如申請專利範圍第丨〇項所述之積體電路之晶圓級封 裝結構，其中該些金屬瓣之根部係為相連接。

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