TW583548B - Priority mechanism for scheduling isochronous and asynchronous transactions on a shared bus - Google Patents

Priority mechanism for scheduling isochronous and asynchronous transactions on a shared bus Download PDF

Info

Publication number
TW583548B
TW583548B TW090104595A TW90104595A TW583548B TW 583548 B TW583548 B TW 583548B TW 090104595 A TW090104595 A TW 090104595A TW 90104595 A TW90104595 A TW 90104595A TW 583548 B TW583548 B TW 583548B
Authority
TW
Taiwan
Prior art keywords
bus
request
transaction
time frame
scope
Prior art date
Application number
TW090104595A
Other languages
English (en)
Inventor
Howard M Brown
Original Assignee
Compaq Computer Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Compaq Computer Corp filed Critical Compaq Computer Corp
Application granted granted Critical
Publication of TW583548B publication Critical patent/TW583548B/zh

Links

Classifications

    • GPHYSICS
    • G06COMPUTING; CALCULATING OR COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00Arrangements for program control, e.g. control units
    • G06F9/06Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/46Multiprogramming arrangements
    • GPHYSICS
    • G06COMPUTING; CALCULATING OR COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14Handling requests for interconnection or transfer
    • G06F13/36Handling requests for interconnection or transfer for access to common bus or bus system
    • G06F13/362Handling requests for interconnection or transfer for access to common bus or bus system with centralised access control
    • G06F13/3625Handling requests for interconnection or transfer for access to common bus or bus system with centralised access control using a time dependent access

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Software Systems (AREA)
  • Bus Control (AREA)

Description

583548 經濟部智慧財產局員工消費合作社印製 五、發明說明(1 本:明係有關異步及等時交易於一共享匯流排上的 特別係有關對異步交易提供優先權至等時交易延遲 不超過預定時間的程度。 電月囟系統利用-共旱匯流排攜帶多種類型的資 Hi如某些共享匯流排攜帶異步及等時資料流二者。 =邊組件互連(PCI)匯流排屬於用來攜帶異步及等時資料 、一者之一共享匯流排範例。雖然異步資料流可無限延遲 而未對即時資料流造成不良影響,但當異步資料流延遲時 ’電腦系統性能可能受到不良影響。進—步因等時資料流 為時間相依性,故需要某種頻寬以及在最惡劣案例時需要 ^遲夕媒體資料流(視訊及音頻信號)屬於等時資料流之 範例。多媒體資料流利用等時傳輸機構來確保資料至少以 其需要被顯示的相等速度傳輸。進—步,等時傳輸機構用 來確保音頻信號係與視訊信號同步。假設滿足等時資料流 的頻寬及延遲需求,則等時資料流的延遲不會對即時性能 造成不良影響。 曾經採用多種技術來確保等時資料流於一指定時框 以内存取一共享匯流排經歷一段指定量的時間。此等方法 包括靜態配置頻寬以及以計時器/計數器為基礎的機構, 其試圖偵測等時交易係於何時完成。此等先前方法通常可 保證等時延遲但犧牲異步延遲。換言之,等時匯流排請求 被滿足而未顧慮異步匯流排請求。原則上如此導致異步請 求的延遲增加。此外,嘗試基於時間平均而預測等時交易 需求通常讓系統設計變複雜。 (請先閱讀背面之注意事項再填寫本頁) m -n n n 1 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) 4 A7
根據本發明之李轉 一 糸、、、先執仃一項技術,該技術係於一共 經濟部智慧財產局員工消費合作社印製
旱匯流排上排程異步及等 枝榮士 寺寻父易而可縮短異步延遲同時維 持4犄延遲低於可接受 ^ ^ u ^ 的辁度。此項目的係藉由將一經配 y旱匯流排時間分割成為多個等長度時框達成。當一 =排請求被接收時,技術判定於目前時框的該匯流排請 則=為異步交易或等時交易。若存在有異步匯流排請求 、子地理’否則則處理等時匯流排請求。若接收到等時交 易匯流排請求之同時,異步交易正在處理中,則前者被仔 列專候。異步交易被給予優先權直到目前時框時間結束為 止0 -體實知例中’於_新時框起點,於目前時框的 異步交易請求被給予優先權之前,任何件列等候的等時交 易請求先被處理。另一具體實施例中,佇列等候的等時交 易明求唯有係來自新時框之前的二時框才在新時框起點被 处理本技術之優點為其可使用少數閂鎖以及少數相對簡 單的邏輯閘實行。本技術之另_項優,點為等時交易的排程 係基於等時來源請求。 圖式之簡要說明 後文較佳具體實施例之詳細說明連同下圖考慮時將 更為了解本發明,附圖中·· 第1圖為方塊圖顯示典型電腦系統s ; 第2圖為方塊圖顯示藉一共享匯流排連結的多個裝置 第3圖為方塊圖顯示一中心仲裁器與一等時裝置及一 本紙張尺度適用中國國家標準(CNS)A4規格(21〇 x 297公釐) m--------^-------- (請先閱讀背面之注意事項再填寫本頁) 583548
五、發明說明(3) 異步裝置通訊; 第4圖為實行本發明之具體實施例之硬體之示意圖; 第5圖為流程圖顯示根據本發明之一具體實施例排程 匯流排交易之技術; 第6圖為流程圖顯示根據本發明之一具體實施例排程 匯流排交易之另一項技術;以及 第7圖為方塊圖顯示根據本發明之一具體實施例之一 、、’罔路yi面卡,其包括網路驅動器韌體(包括排程異步及等 時交易之碼)。 發明之詳細說明 現在參考第1圖,顯示根據本發明之一具體實施例之 電腦系統s之方塊圖。處理器100耦合至一主機匯流排1〇4 。較佳具體實施例之處理器100為英代爾公司製造的奔騰 II處理器。另外,本發明可於多處理器工作站或任何其它 利用共享匯流排來攜帶異步及等時資料流的電腦系統。晶 片組108也耦合至主機匯流排1〇4。如所揭示,晶片組1〇8 為加速圖形埠(AGP)晶片組,可為英代爾公司製造的市售 440BX AGPset。晶片組108提供一記憶體控制器用以控制 記憶體no, 一主機pci匯流排電橋用以耦合PCI匯流排ιΐ6 至主機匯流排104,以及一AGP連結器用以連結圖形卡1〇6 。如所示’顯示器122係耦合至圖形卡丨〇6。 耦合至PCI匯流排116者為小型電腦系統介面(SCSI)控 制器124及網路介面卡(NIC)128。NIC 128提供乙太網路連 結用以耦合電腦系統S至區域網路(LAN)。磁碟子系統126 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) (請先閱讀背面之注意事項再填寫本頁) 黻 經濟部智慧財產局員工消費合作社印制衣 ^OJI am HMI· 菌 ϋ ϋ ϋ n n n ϋ ϋ ϋ ϋ ϋ I n I n I Ml i ϋ n n _ 6 583548 A7 _____ B7
經濟部智慧財產局員工消費合作社印製 五、發明說明(4) 麵合至SCSI控制器124。SCSI控制器124可控制多個磁碟 子系統126,例如包括下列類型周邊裝置:磁帶機,w〇rm ,CD_R〇M,DVD及光學儲存裝置。 也搞合至PCI匯流排116者為PCI/ISA電橋130。如一 般常見,PCI/ISA電橋130將由耦合至ISA匯流排136之周 邊裝置(圖中未顯示)通訊的資料轉成可供於ρα匯流排118 上利用。PCI/ISA電橋130也提供USB埠132及IEEE 1394蜂 134。多種周邊裝置其提供異步及等時資料流,可耦合至 USB埠 132及 IEEE 1394埠 134。 奔騰II處理器100可未悖離本發明之精髓而以奔騰IUx 外的不同處理器替代。處理器100可執行多種作業系統之 任一種,例如視窗98、視窗NT或以Unix為基礎的作業系 統。 也須了解可未悖離本發明之精髓,以多種不同系統 替代所揭示的電腦系統S。進一步也可利用其它目前及未 來的作業糸統。 揭示的技術提供異步及等時交易於一共享匯流排上 的排程,正常可減少異步延遲而同時維持等時延遲低於可 接受的程度。雖然該技術可解決異步及等時資料流的問題 但業界人士 了解若適用時也可應用至其它類型資料流。異 步資料流屬於主要資料交易範例。等時資料流屬於次要資 料交易範例。異步資料流涉及主要資料交易,表示異步資 料流通常被給予比等時資料流更高的優先權。同理,等時 資料流比較異步資料流可被視為次要資料交易。此處於異 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) (請先閱讀背面之注意事項再填寫本頁)
583548 A7 五、發明說明( 經 濟 部 智 慧 財 產 局 員 工 消 費 合 作 社 印 製 步及等時交易内容討論的排程技術同等適用於其它類型主 要及次要資料交易。 共旱匯流排可包括並聯匯流排如pCI匯流排或串聯匯 流排如乙太網路連結攜帶乙太網路資料、通用串列匯流排 (USB)或IEEE 1394匯流排。初步'配置的匯流排時間被 分割(例如經由分時多工)成多個相等長度時框。配置的匯 流排時間係基於典型為應用特異性及系統特異性因數。當 接收一匯流排請求時,技術判定於目前時框之該匯流排請 求係請求異步交易或等時交易。如後述,交易類別的判= 可以多種方式達成。 若已經開始異步匯流排請求則該請求被處理,否則 即處理等時匯流排請求(若有)。等時交易之匯流排請求若 被接到之時同時由異步交易目前正在處理中,則前者被閃 鎖^宁列等候。異步交易被提供優先權直到目前時框的時 間束為止。一具體實施例中,新時框開始時,於目前時 框的異步交易被提供優先權之前處理任何仔列等候的等時 =易。於另-具體實‘施例中,㈣等候的等時交易唯有係 自新時框之前的二時框才於新時框起點被處理。 :向參照第2圖’說明多個叙合至一共享 =脈21。。裝置跡胸有多種類型,例如飼服 (以電腦系統S表示)或任何正常輕合至-特定 裝置21排而攜帶異步及等時資料流二者之周邊裝置 料义1G透過共旱匯流排212發射及接收料及異步 1文討論,共享匯流排可為並聯或串聯匯流排。 訂 器 類 資 例 本紙—適 經濟部智慧財產局員工消費合作社印製 583548 A7 — __ B7 五、發明說明(6 ) 如共享匯流排可為乙太網路連結、PCI匯流排、USB或IEEE 1394匯流排。 當共享匯流排為PCI匯流排時,二控制信號(遵照pci 規格)用於仲裁(REQ*及GNT*)。PCI匯流排上的各匯流排 主設備可主張於匯流排請求信號kE Q *且回應一匯流排轉 讓信號GNT*(由中心仲裁邏輯提供)。典型PCI中心仲裁器 之實務係如微通道架構(MCA)或EISA匯流排仲裁器於中 心仲裁控制點(CACP)模式化。EISA使用有三種優先程度 的仲裁模式:DMA/更新(最高等級);cpu/主設備(中等等 級);其它主設備(最低等級)。CACP典型為專用晶片其進 行匯流排的仲裁且將控制送給匯流排主設備。耦合至 CACP之匯流排主設備的優先權通常可經程式規劃。 典型對各PCI裝置提供256位元組(64個32位元載入)之 配置區。64位元組標頭典型係含括於256位元組配置區以 内。64位元組標頭通常包括一類別碼其指示pci裝置的類 別。類別碼包括一基本碼及一子碼。基本碼係有關pci裝 置的基本類型。例如‘基本碼指示下列裝置類型:大容量儲 存裝置控制器、網路控制器、視頻控制器、多媒體單元、 δ己fe體控制益或電橋。多媒體單元之子碼指示該多媒體單 元為視訊、聲頻或其它單元。同理,其它pci裝置有對應 子碼。若裝置係作為匯流排主設備,則須主張指令暫存器 (位於配置區内部)之匯流排主設備(BM)位元。配置區可使 用BIOS中斷lah之多項功能存取(讀或寫)。 於以PCI為基礎之糸統此處實行cacp,CACP進行匯 本紙張尺度適用中國國家標準(CNS)A4規格(21〇 X 297公董) — — — — — — — I · — I — - — „1^ — — — — — — 1 — — — —— I — — — — — — I. (請先閱讀背面之注意事項再填寫本頁) 9 583548
經濟部智慧財產局員工消費合作社印製
流排仲裁且將控制送至匯流排主設備。當多個匯流排主設 備主張其匯流排請求線時啟動仲裁過程。各匯流排主設備 有其本身的匯流排請求輸出線。CACP主張一仲裁信號而 指示一仲裁週期。然後請求PCI匯流排之各匯流排主設備 輸出其優先權碼且比較該優先權碼與其它匯流排主設備的 優先權碼。較低優先權的匯流排主設備隨後去活化其優先 權碼。此時,CACP主張匯流排讓與最高優先權匯流排主 设備。各匯流排主設備有其本身的匯流排轉讓輸入線。最 南優先權匯流排主設備(目前匯流排主設備)隨後解除主張 及匯流排請求信號且控制PCI匯流排。於目前匯流排主設 備使用PCI匯流排通過時,或其被分派的時間結束時,讓 出PCI匯流排。當時若有多個匯流排主設備請求該匯流排 ’則重複開始仲裁過程。 轉向參考第3圖,進一步說明仲裁過程。當異步裝置 310及等時裝置3G〇主張其匯流排請求線時異步裝置训 被給予優先權經歷-段時間’容後詳述(後文就第…圖 說明)。中心仲裁器3‘3〇決定何種裝置將變成其次匯流排主 設備。裝置提供的資料類別(異步或料)例如可藉讀取 置的類別碼或藉請求共享匯流排之裝置的優先權決二另' 外’系統設計時可指定仲裁器的蚊 時或異步。另-項辦法—網路系統,:= 起點’指定-段規定時間此時僅留下等時請求來^ 排。第4圖顯示環路其當結合CAcp型仲裁 于匯 等時資料流獲得使用丘享m、* ° 時可讓 /、子匯流排。雖然:第3圖顯示等時裝 線 本紙張尺度細+關家鮮(CNS)A4規格(210·χ 297公釐) 10 583548 A7 ______ B7 五、發明說明(8) 置3 00及異步裝置310,但須了解等時資料及異步資料可藉 相同或不同裝置提供給共享匯流排。 轉向參照第4圖,顯示讓等時資料流使用共享匯流排 之硬體。揭示的硬體可於共享匯流排之匯流排仲裁器内部 實施。等時請求係於時間⑴藉時框時脈信號鎖入閂鎖4〇〇 及402。雖然僅顯示四條等時請求線,但等時請求線數目 可依用途決定而增減。初步閂鎖400及4〇2藉由主張復置線 (圖中未顯示)而復置。閂鎖4〇〇之輸出資料於時間⑴後不 久有效,此處⑴表示第一時框時脈。閂鎖4〇2之輸出資料 蛭石間(t+1)之後不久才變成有效,此處(t+1)指示第二時 框時脈。第二時框時脈信號(於時間(t+1))後不減,有效資 料存在於閂鎖400及402之輸出埠。 為了防止當閂鎖400及402藉時脈鎖定時可能的競爭 條件,導入延遲408,讓閂鎖400的時脈比問鎖4〇2的時脈 延遲。業界人士 了解延遲可以多種方式實行。閂鎖4〇〇之 各資料輸出與閂鎖402之對應資料輸出進行ANDed操作 (AND 閘 404a、404b : 404c及 404d)。AND 閘 404a、404b、 經濟部智慧財產局員工消費合作社印製 404c及404d之輸出搞合至〇R閘406之輸入。qr閘之輸 出耦合至匯流排仲裁器,故當OR閘4〇6之輸出被主張高時 ’等時資料流於一個新時框的起點被服務。此種現象出現 於某一特定等時請求被主張為高連續經歷二時框後。同理 ’相同構想可藉增加額外閂鎖及AND閘(輸入係對應閃鎖 數目)而擴充。雖然第4圖之環路意圖用於仲裁器,但須了 解根據本發明之等時資料流排程邏輯可以多種不同方式實 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) 11 583548 A7 五、發明說明(9 行。 轉向,5圖,顯示排程匯流排交易常式5〇〇。於 =被配置的匯流排時間被分成多個相等長度時框 。由步驟502,控制移轉至 于不 夕.主本θ η 诹504韦式500判定匯流排 :牛:=異步交易請求。若於步驟5〇4,匯流排請求 為一父易味求則控制移轉至步驟5〇8。於步驟5〇8,處理 =步若等時匯流排請求出現之㈣異步 處理中,則等時交易被仔列等候。由步驟5〇8,控制移轉 至々驟51()。於步驟51G,常式5⑼決定目前時框是否已經 結束。例如目前時框的結束可使用計時器決定。時框的起 點及終點通常依據系統及應用用途而各異。當共享匯流排 為乙太網路時,-時框的起點及終點通常關聯資料流中匕之 一特定位元樣式。若目前時框已經結束,則控制由步驟510 移轉至步驟512。於步驟512,開始新時框,於新時框的起 線 點’以循環利用方式處理任何仔列等候的等時請求。由步 驟5 12,控制返回步驟504。 夕 於步驟504,若匯流排請求非為異步交易,則控制移 轉至步驟506。於步驟506,處理等時請求。由步驟5〇6, 控制移轉至步驟5 0 4。如此於目前時框期間異步請求係以 最高優先權處理。於一新時框起點’任何佇列等候的等時 請求係以循序排班方式處理。利用此項辦法,等時請求至 多被延遲2時框。換言之,力目前時框起點的等時^求至 新時框結束時得到服務。 轉向參照第6圖,顯示排程匯流排交易常式⑼〇。於 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) 583548 經濟部智慧財產局員工消費合作社印製 A7
五、發明說明(1G 步驟602,匯流排時間被分成多個等長時框。如前文說明 ,特定配置的匯流排時間依據應用用途決定。例如跨一 PCI匯流排之異步資料流限制成讓附接於該pci匯流排之 多個其它周邊裝置可利用PCI匯流排。由步驟602,控制 移轉至步驟604。於步驟604,常式_決定匯流排請求是 否為異步交易。若匯流排請求為異步交易,則控制由步驟 _移轉至步驟6G8。於步雜8,處理異步交易。由步驟_ ,控制移轉至步驟610。於步驟61〇,常式6〇〇決定目前時 框是否已經結束。如前述,乙太網路時框的終點通常係藉 傳輸資訊之特定位元樣式憤測。若目前時框尚未結束,則 控制由步驟610移轉至步驟6〇[若目前時框已經結束,則 控制由步驟610移轉至步驟612。 於步驟612,開始新時框。由步驟612,控制移轉至 步驟614 ’此處常式_儲存恰來自新時框的前一時框的任 何懸而未決的等時請求。業界人士了解此等請求可以多種 方式儲存(例如FIFO緩衝器或表格)。由步驟614,控制移 轉至步驟616。於步驟616,常式_於新時框起點,以循 序排班方式處理來自新時框之前的二時框的等時請求。由 步驟616,控制移轉至步驟刚。由步驟_,若匯流排請 求非為異步交易,則控制移轉至步驟6〇6。於步驟6〇6,常 式600處理等時請求且由步驟614形成的表單中去除任何已 經被服務的等時請求。由步驟6〇6,控制返回步驟⑼斗。 如此使用此項技術,等時交易於處理前至多僅延遲3 時框。換ft,-時框起點的等時請求於後續第二 的 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公爱) — ---.--------0--------^---------010 (請先閱讀背面之注意事項再填寫本頁) 13 經濟部智慧財產局員工消費合作社印製 583548 A7 B7 五、發明說明(11 終點已經接受服務。如同第5圖,目前時框之異步交易以 優於目前時框的等時交易的優先權獲得處理。進一步,目 前時框的異步交易係以優於緊鄰目前時框之前一時框的等 時交易的優先權被處理。業界人士了解有助於實行關聯第 5及6圖所述技術之該種邏輯及碼。 轉向參考第7圖,說明本發明之具體實施例其係於網 路介面卡(NIC)128實施。當共享匯流排為乙太網路時,時 框類型可經由查驗該時框的位址欄位(發送或接收)或控制 欄位決定。NIC 128含括於電腦系統S ,且讓系統8跨共享 匯流排700發射及接收資料。典型網路驅動器常式執行碼 而讓裝置驅動資訊至共享匯流排700上。驅動器常式可駐 在網路介面卡128之韌體702,或可儲存於電腦系統8它處 。裝置可為多種類型之任一型例如伺服器或工作站(以電 腦系統S表示)。網路驅動器常式讓欲移轉的資訊被驅動至 共旱匯流排700上。第7圖顯示根據本發明之NIC 128其含 有網路驅動器常式(韌體)702,該常式排程一特定裝置之 異步及等時交易於共享匯流排700上。須了解所揭示的排 程技術可於硬體或軟體實行。 如此於一共享匯流排的異步及等時交易被排程為異 步延遲通常縮短,而等時延遲維持低於可接受程度。當接 收到匯流排請求時,該技術決定於目前時框之匯流排請求 是否為異步交易或等時交易。若已經啟動異步交易請求則 該請求被處理,否則則處理等時匯流排請求。若接收到等 日寸父易之匯流排請求時有異步交易目前正在處理中,則 ___*____j.________ (請先閱讀背面之注意事項再填寫本頁) J 丨、·1111111 ϋ Β·^— ϋ n mlmm n _1 n I ϋ— ·ϋ n 1_ n maMMm 1_ n 1 ϋ ί I Mm— i t 矣 14 583548
五、發明說明(u 口月求破仔列等候。異步交易被提供優先權直到目前時框 、束為止。一揭不之具體實施例中,於新時框的起點 ’ 7目前時框的異步交易被給予優先權之前任何彳宁列等候 的等時交易先被處理。於另—揭示具體實施例中,符列等 候的等時交㈣有來自新時框之心時框的請求才在新時 框開始¥被處理。任—種辦法通常皆可讓異步與等時資料 流間的頻寬變成最理想化。 前述各具體實施例之揭示及說明僅供舉例說明之用 ’各種組件、電路元件、匯流排特性、資料特性、碼、線 路連結及接點以及舉例說明之軟硬體細節及構造之操作方 法可未t孛離本發明之精髓做出多種變化。 il·—Μ--------«t--------訂 i (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 n n ϋ ·ϋ 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) 15 583548 A7 __B7_ 五、發明說明(13 ) 元件標號對照 經濟部智慧財產局員工消費合作社印制衣 100...處理器 104···主機匯流排 106...圖形卡 108…晶片組 110...記憶體 116... PCI匯流排 122...顯示器 124··. SCSI控制器 126...磁碟子系統 128…網路介面上 130...電橋 132...ISB 埠 134...IEEE 1394 璋 136·..ISA匯流排 200-210…裝置 212…共享匯流排 300...等時裝置 310…異步裝置 330…中心仲裁器 400-2...閂鎖 404a-d._.AND 閘 406...OR 閘 500...排程匯流排交易常式 502-512..·步驟. 600…排程匯流排交易常式 602-616...步驟 700…共享匯流排 702...韌體 (請先閱讀背面之注意事項再填寫本頁) _· 訂---------線· 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) 16

Claims (1)

  1. 583548 A8 B8 C8 D8 申請專利範圍 經濟部智慧財產局員工消費合作社印製 1 ·種跨一共享匯流排介於一第一裝置與一第二裝置間 排成多個主要交易及次要交易之方法,包含下列步驟 ⑷將對該共享匯流排配置的匯流排時間分割成為 夕個相等長度時框; (b)接收-匯流排請求,以及決定於_目前時框的 匯流排請求是否為一主要交易或一次要交易; — (Ο若存在有一主要交易匯流排請求則處理之,否 則若存在有次要交易匯流排請求則處理之,其中若次 要交^匯流排請求被接收之同時有主要交易匯流排^ 求之一目前正在處理中則前者佇列等候; (d)重複步驟(b)至(c)直到一目前時樞時間結束 止;以及 ^ (e}於一新時框起點於繼續執行步驟(b)之前,處理 仔列等候的次要交易匯流排請求,其中新時框變成+ 驟(b)的目前時框。 乂 2. 如申請專利範圍第!項之方法,其中該主要交易為 步父易以及次要交易為一等時交易。 3. 如申請專利範圍第!項之方法,其中步驟⑷之次要六 易匯流排請求係以其被接收的順序循序處理,以及^ 中來自緊鄰前-時框的次要交易匿流排請求係於目前 時框的次要交易匯流排請求之前被處理。 (如申請專利範圍第旧之方法,其中步驟⑷之仲列等 候的次要交易匯流排請求唯有係來自新時框之前二時 異 i,—*I丨丨―丨 (請先閱讀背面之注意事項再填寫本頁} 、1T 本紙張尺度適用中國國冢襟準(CNS ) A4祕( 申請專利範園 批4於新時框起點被處理。 5. 如申請專利範圍第〗項之方法,复 候的次要Η匯料請求係於新時之仵列等 班方式被處理。 、之起點以循序排 6·如申請專利範圍第1項之方法,其中W 乙太網路連結。 5亥,、旱匯流排為一 8. 9. 如申請專利範圍第丨項之方法, 通用串列匯流排。 如申請專利範圍第1項之方法, IEEE 1394匯流排。如申請專利範圍第1項之方法, PCI匯流排。 其中該共享匯流排為一 其中該共享匯流排為一 其中該共享匯流排為一 其中該第一及第二裝置 10.如申請專利範圍第1項之方法 為工作站。 η.如申請專利範圍第!項之方法,其中該該第一及第二裝 置為周邊裝置。 12·如申請專利範圍第卜員之方法,其中該第一及第二裝置 為以視窗(Windows)為基礎的伺服器。 13.如申請專利範圍第丨項之方法,其中第一裝置為工作站 以及第二裝置為以視窗為基礎的伺服器。 14· 一種電腦系統,其具有跨一共享匯流排排程交易之能 力’該糸統包含: 一處理器; 一大容量儲存裝置耦合至該處理器; 本紙張尺度適用中國國家標準(CNS ) A4規格(21〇χ:297公餐) 583548 A8 B8 C8 D8 六、申請專利範圍 又易排i碼,其係儲存於一處理器可讀取媒體用 以致使處理器進行下列步驟: ()將對4共享匯流排配置的匯流排時間分割成為 多個相等長度時框; ⑻接收一匯流排請求,以及決定於_目前時框的 匯流排請求是否為一主要交易或一次要交易; /c)若存在有一主要交易匯流排請求則處理之,否 則若存在有次要交易匯流排請求則處理之,其令若次 要交易匯2排請求被接收之同時有主要交易匯流排請 求之一目則正在處理中則前者件列等候; ⑷重複步驟⑻至⑷直到—目前時框時間結束為 止;以及 ⑷於-新時框起點於繼續執行步驟⑻之前,處理 仔列等候的次要交易匯流排請求’其中新時框變成步 驟(b)的目前時框。 15. 如申請專利範圍第14項之電腦系統,其中該主要交易 為一異步交易以及次要交易為一等時交易。 16. 如申請專利範圍第14項之電腦系統,其中步驟⑷之次 要交易匯流排請求係以其被接收的順序循序處理,^ 及其中來自緊鄰前-時框的次要交易匯流排請求係於 目前時框的次要交易匯流排請求之前被處理。 、 17·如申請專利範圍第14項之電腦系統,#中步驟⑷之仰 列等候的次要交易匯流排請求唯有係來自新時框之^ 二時框才於新時框起點被處理。 ^ 本紙張尺度適用中關家標準(CNS ) M規格(2i()x297公菱) 請 先 閲 面 之 注 意 事 項 再 訂 經濟部智慧財產局員工消費合作社印製 申請專利範 圍 A8 B8 C8 D8 經濟部智慧財產局員工消費合作社印製 18 4f .〇申請專利範圍第14項之電腦系統,其中步驟(e)之佇 列等候的次要交易匯流排請求係於新時框之起點以循 序排班方式被處理。 1 9 ^ xL· •如申請專利範圍第14項之電腦系統 排為一乙太網路連結。 Ια •如申請專利範圍第項之電腦系統, 排為一通用串列匯流排。 21·如申請專利範圍第14項之電腦系統, 排為一 IEEE 1394匯流排。 22·如申請專利範圍第14項之電腦系統, 排為一 PCI匯流排。 23·如申請專利範圍第14項之電腦系統, 藉共旱匯流排而搞合至一工作站。 24. 如申請專利範圍第14項之電腦系統, 藉該共享匯流排而耦合至一周邊裝置 25. 如申請專利範圍第14項之電腦系統,其中該處理器 藉该共享匯流排而耦合至一以視窗為基礎的伺服器c 26·如申請專利範圍第14項之電腦系統,其中該電腦系 為一工作站,其係藉該共享匯流排而耦合至一以視 為基礎的祠服器。 27· —種資料流優先權電路,用以決定何時於一共享匯 排上的一型資料流須被授與優先權,資料流優先權 路包含: 前一時框邏輯,其係用以閂鎖恰在目前時框之 其中該共享匯流 其中該共享匯流 其中該共享匯流 其中該共享匯流 其中該處理器係 其中該處理器係 窗 電 前 (請先閱讀背面之注意事項再填寫本頁} Φ. 本紙張尺度適用中國國家標準(CNS ) A4規格(210x297公董) 20 583548 -------_____ 六、申請專利範圍 一時框的匯流排請求態. 目&日$框邏輯’用以閃鎖目前時框之匯流排請求 態;以及 仏先權邏輯’用以決定目前時框之匯流排請求態 以及恰在目前時框之前—時框之匯流排請求態二者何 時指不匯流排請求尚未被轉讓,其中優先權邏輯讓該 匯流排請求被指定一個最高優先權。 28.如申請專利範圍第27頂> -欠丨, ^ 貝之貝料流優先權電路,其中該 類型資料流為等時資料流。 (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐) 21
TW090104595A 2000-02-29 2001-04-11 Priority mechanism for scheduling isochronous and asynchronous transactions on a shared bus TW583548B (en)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
US09/514,980 US6701399B1 (en) 2000-02-29 2000-02-29 Priority mechanism for scheduling isochronous and asynchronous transactions on a shared bus

Publications (1)

Publication Number Publication Date
TW583548B true TW583548B (en) 2004-04-11

Family

ID=24049492

Family Applications (1)

Application Number Title Priority Date Filing Date
TW090104595A TW583548B (en) 2000-02-29 2001-04-11 Priority mechanism for scheduling isochronous and asynchronous transactions on a shared bus

Country Status (4)

Country Link
US (2) US6701399B1 (zh)
JP (1) JP2001318880A (zh)
KR (1) KR20010085709A (zh)
TW (1) TW583548B (zh)

Families Citing this family (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7158532B2 (en) * 1998-07-06 2007-01-02 Intel Corporation Half duplex link with isochronous and asynchronous arbitration
US6813251B1 (en) * 1999-07-27 2004-11-02 Intel Corporation Split Transaction protocol for a bus system
US7542474B2 (en) * 2001-02-26 2009-06-02 Sony Corporation Method of and apparatus for providing isochronous services over switched ethernet including a home network wall plate having a combined IEEE 1394 and ethernet modified hub
US7463647B2 (en) * 2001-02-26 2008-12-09 Sony Corporation Method of and apparatus for providing reserved bandwidth to ethernet devices over switched ethernet including a home network wall plate having a combined IEEE 1394 and ethernet modified hub
US6996120B2 (en) * 2001-03-14 2006-02-07 Siemens Communications, Inc. Methods for improving bus performance and bandwidth utilization of a parallel bus LAN
US7305008B2 (en) * 2001-03-14 2007-12-04 Siemens Communications, Inc. Parallel bus LAN
US7028124B2 (en) * 2001-09-26 2006-04-11 Intel Corporation Method and apparatus for dual queue head processing of interrupt endpoints
US6889265B2 (en) * 2001-11-05 2005-05-03 Intel Corporation Apparatus and method to allow and synchronize schedule changes in a USB enhanced host controller
US7099972B2 (en) * 2002-07-03 2006-08-29 Sun Microsystems, Inc. Preemptive round robin arbiter
US20050138251A1 (en) * 2003-12-18 2005-06-23 Fanning Blaise B. Arbitration of asynchronous and isochronous requests
CN101065739A (zh) * 2004-09-28 2007-10-31 皇家飞利浦电子股份有限公司 数据处理系统以及用于存储仲裁的方法
US7406555B2 (en) * 2005-04-29 2008-07-29 The Boeing Company Systems and methods for multiple input instrumentation buses
US7702825B2 (en) * 2005-06-29 2010-04-20 Intel Corporation Enhancements to universal serial bus (USB) suspend and resume operations
JP4684031B2 (ja) * 2005-07-11 2011-05-18 富士通株式会社 バス・システム、バス管理装置、ノード装置、およびバス管理装置用のプログラム
US7467245B2 (en) * 2005-07-22 2008-12-16 Cisco Technology, Inc. PCI arbiter
US7490255B2 (en) * 2006-06-30 2009-02-10 Intel Corporation Power efficient flow control model for USB asynchronous transfers
JP5125296B2 (ja) * 2007-07-31 2013-01-23 富士通株式会社 転送量制御装置
US9015446B2 (en) * 2008-12-10 2015-04-21 Nvidia Corporation Chipset support for non-uniform memory access among heterogeneous processing units
US9032101B1 (en) 2008-12-10 2015-05-12 Nvidia Corporation Chipset support for binding and migrating hardware devices among heterogeneous processing units
JP5528939B2 (ja) * 2010-07-29 2014-06-25 ルネサスエレクトロニクス株式会社 マイクロコンピュータ
US11074211B2 (en) * 2018-06-12 2021-07-27 Intel Corporation Management of priority of data transmission on a bus

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5202999A (en) * 1992-01-10 1993-04-13 Digital Equipment Corporation Access request prioritization and summary device
US5544324A (en) * 1992-11-02 1996-08-06 National Semiconductor Corporation Network for transmitting isochronous-source data using a frame structure with variable number of time slots to compensate for timing variance between reference clock and data rate
US5710933A (en) * 1995-03-31 1998-01-20 International Business Machines Corporation System resource enable apparatus
US5778218A (en) * 1996-12-19 1998-07-07 Advanced Micro Devices, Inc. Method and apparatus for clock synchronization across an isochronous bus by adjustment of frame clock rates
JP3994360B2 (ja) * 1998-05-20 2007-10-17 ソニー株式会社 情報処理装置、情報処理方法、および記録媒体
US6032211A (en) * 1998-06-17 2000-02-29 Advanced Micro Devices, Inc. Method of mode control in a bus optimized for personal computer data traffic
US6415367B1 (en) * 1999-12-16 2002-07-02 Intel Corporation Apparatus for reducing asynchronous service latency in a time slot-based memory arbitration scheme

Also Published As

Publication number Publication date
KR20010085709A (ko) 2001-09-07
US20040019731A1 (en) 2004-01-29
JP2001318880A (ja) 2001-11-16
US6701399B1 (en) 2004-03-02
US6889276B2 (en) 2005-05-03

Similar Documents

Publication Publication Date Title
TW583548B (en) Priority mechanism for scheduling isochronous and asynchronous transactions on a shared bus
US7099986B2 (en) High speed peripheral interconnect apparatus, method and system
JP2552085B2 (ja) マルチプル・バスの調停論理のためのシステム及び方法
US6557068B2 (en) High speed peripheral interconnect apparatus, method and system
US7990999B2 (en) Starvation prevention scheme for a fixed priority PCE-express arbiter with grant counters using arbitration pools
TW305031B (zh)
KR0167818B1 (ko) 버스 중재 시스템, 버스 중재 회로, 버스 중재 방법 및 데이타 전송 방법
US5870567A (en) Delayed transaction protocol for computer system bus
US6449677B1 (en) Method and apparatus for multiplexing and demultiplexing addresses of registered peripheral interconnect apparatus
US6222846B1 (en) Method and system for employing a non-masking interrupt as an input-output processor interrupt
EP1226504B1 (en) Method and apparatus for supporting multi-clock propagation in a computer system having a point to point half duplex interconnect
US5559968A (en) Non-conforming PCI bus master timing compensation circuit
US7487276B2 (en) Bus arbitration system
US5915103A (en) Method and system for an extensible on silicon bus supporting multiple functional blocks
US7013360B2 (en) Efficient use of multiple buses for a scalable and reliable high-bandwidth connection
US6449678B1 (en) Method and system for multiple read/write transactions across a bridge system
US6948019B2 (en) Apparatus for arbitrating non-queued split master devices on a data bus
US6801972B2 (en) Interface shutdown mode for a data bus slave
JPH09185580A (ja) バスシステム
EP0869441A2 (en) Bus-to-bus bridge
JP2000259555A (ja) バスアービトレーション制御装置およびバスシステム
Naidu et al. Introduction to the PCI Interface
JPH08147238A (ja) バスシステム

Legal Events

Date Code Title Description
MM4A Annulment or lapse of patent due to non-payment of fees