TW578293B - Electrostatic discharge protection device - Google Patents

Description

578293 p-—_』號.驭_3 :年 月(日 修正 一 五、發明說明（1) — ~ — ~~~~~~~^— 發明所屬之技術領域 本發明係關於一種靜電放電（e 1 ectrostat i c discharge，簡稱為ESD)保護電路，尤指一種可與雙載 子/雙載子互補電晶體（81?〇1盯/6丨(^〇3)製程或^(^ — B i CMOS製程相容之二極體串ESD保護元件結構，具有開放 基極（open base)寄生PNP雙載子電晶體，藉此達到低漏 電流之目的。 ；,· ；；\ . 先前技術 靜電（static electricity )可以說是無所不在的， 任何兩個不同材質的物體摩擦，都有可能產生靜電。而 當帶有靜電的物體’例如人體，接觸·到I C的金屬接腳時 所產生的瞬間高壓放電，會經由金屬接腳影響内部電路 (internal circuit)，所以說經由靜電放電所引起的損 害，很可能造成電子系統的失效。靜電放電保護電路的 主要功能是當有靜電放電發生時，在靜電放電的脈衝 (pu 1 se )未到達内部電路之前先行啟動，以迅速地消除過 高的電壓，進而減少靜電放電現象所導致的破壞，同時 該保護電路也必須能承受靜電放電脈衝的能量而不會對 保護電路本身造成損害。 習知靜電放電保護電路常結合所謂的二極體串 (diode string)設計’利用二極體串在順向偏壓 578293 ___ 案號92100273 _ 年 月 J 修正 五、發明說明（2) —一 (forward stress )有極隹的ESD容量，提供靜電放電途 徑，二極體串可應用在如電源箝制電路（power clamp circuit)、不同電源緩衝墊（power pad)之間的靜電放電 保護（如Vccl與Vcc2之間或vssi與V$s2之間），或者應用 在觸發電路（trigger circuit)設計上。請參考圖一，圖 一為習知採二極體串架構之靜電放電保護電路之剖面示 意圖。如圖一所示’以四級（4 - s t a g e)二極體串為例，其 由四個獨立之一極體串接而成，亦即前一個二極體之N型 井經由一 N勝雜區電連接下一個二極體之p接面（p + junction)。該四個串接之二極體係形成於—p型基底 中，每一個二極體包含有設於浮置N型井9a〜9d内之p摻雜 區3 a〜3 d以及N #雜區4 a〜4 d。舉例來說，在圖一中之二極 體串中的第一個二極體包含有p摻雜區3a電連接一電源v 或者週邊電源Vccp’ 一 N摻雜區4a，其中p摻雜區3&以及 N摻雜區4 a皆形成於N型井9 a中，而n型井9 a係形成於p型 基底10中。 、 如圖，各別二極體之串接可以任一層合適的金屬線 1 2電連接’金屬線1 2的連接方式是從前一級（previ〇us stage)的二極體的N II域相連至下一級的二極體的p恆 域，亦即，如圖一中所示，N 11域4 a係電連接至p恆域 3 b，而N II域4 b係電連接至P II域3 c，以此類推。在此二 極體串之陰極端點N區域4d—般係接地或電連接至内部電 源Vcc。然而，上述習知的二極體串架構卻會有嚴重的漏 電流問題。以圖一中之二極體串中的第一個二極體為

$ 9頁 578293 _______j號92100273 年 月 日 修正 五、發明說明（3) 例’這是由於P接面3a、N型井9a以及P型基底10構成一寄 生 P N P雙載子電晶體(b i p 〇 1 a r j u n c t i ο n t r a n s i s t 〇 r )， 使得二極體在p型基底1 〇方向產生基底漏電流（I sub= U /5 /(1+/5 ))。當串聯的二極體愈多，漏電問題就愈嚴 重。圖一中之二極體串的整體基底漏電流丨sub tQta與垂直 電流增益/3間的關係可以下式表示： I sub, t〇tai = i έ< β (ΐ/(ηβ ) + 1/(1+/3 )2+1/(1+^ )3+ι/(ΐ + /3 )4 ) 由於嚴重的漏電流現象，使得二極體串聯聘，二極 體串的電壓壓降無法與單一二極體開啟電壓成等比例放 大，因此造成電路設計上許多麻煩。由上述可知，傳統 結合二極體串架構之ESD保護電路技術不論在電路結構上 以及效能上均未臻理想，而猶待進一步克服改善。 發明内容 本發明的主要目的在於提供一種低漏電流且可與雙 載子互補電晶體（B i C Μ 0 S )製程相容之二極體串E s j)保護元 件結構。 士本發明的另一目的在於提供一穠二極體串ESD保護元 件、纟θ構，具有開放基極（open-base)寄生pNp雙載子電晶 體，可降低ESD保護電路之漏電留流。

578293 ——_案號 92100273 五、發明說明（4) 曰 修正 本發明的又一目的在於提供一種低漏電流二極體串 ESD保護元件結構，可應用在電源籍制電路、不同電源缓 衝墊間的靜電放電保護，或者應用在觸發電路設計上。 為達上述目的，本發明提供一種可用於ESD保護電路 之二極體元件，包含有一 P型基底；一埋入式N+半導體 層，植於該P型基底中，並由一深絕緣淺溝隔絕；一 p型 井，設於該埋入式N竿導體層之上，並藉由該深絕緣淺溝 與'该P型基底隔絕，一 p雅雜區，設於該p型井中，用來作 為該二極體元件之陽極（an〇de);以及一 n摻雜區，設於 2 P型井中’用來作為極體參Φ森陰辑沿押祕乙。、 其中遠P摻雜區、該埋父式.N+半‘蠱層以'及該P型基:底構 成一開放基極之寄生PNP雙載子電晶體。 一 為了使 貴審查委員能 及技術内容，請參閱以下有 圖。然而所附圖式僅供參考 明加以限制者。 更近一步了解本發明之特徵 调本發明之詳細說明與附 與說明用，並非用來對本發 實施方式 請參考圖二，圖二為依據本發明較佳實施例_ 體串靜電放電保護電路之剖面示意圖。如圖二-樣以四級（4-stage)二極體串為例，其由四個獨立不^ 578293 修正 ______案號 92100273 五、發明說明（5) 體結構2 a〜2 d串接而成’亦即前一個二極體之n接 、 + 接下一個二極體之P接面。該四個串接之二極體2面 形成於一 P型基底20中，每一個二極體包含有p勝 P接面）3a〜3d以及N摻雜區(或N接面）4a〜44二 體的P摻雜區（或P接面）以及N糝雜區(或N接面十極 一浮置P型井29a〜29d内，而P型并29晴取^ 半導體層3 0 a之上。舉例來說，在圖一中之二極體串中^、 第一個二極體2a包含有P骖雜區3a電連接一電源 邊電源Vccp，一 N摻雜區4a，其中P驂雜區3a以及$ ^ 區“皆形成於P型井Ma中，而P型井29_形成於— 的埋入式N +半導體層3 〇 a之上中。每一個二極體的p雅 區（或P接面）以及N摻雜辱(或N接面，一淺溝絕^ 層（ST I 1 ay er) 5 0所隔離丄每一伊鉍嘁氣騎象p型:丨并/ 2 9a〜29d以及埋入式N+半灰體層30轉本一取於％溝渠 (deep trench isoiation)60與其它相鄰之二極體元件隔 離。一般，淺溝絕緣層（S T I 1 a y e r) 5 0約為〇 · 3〜0 · 5微米。 厚，深絕緣溝渠60之深度約為4至5微米左右。” 如圖二，同樣地，各別二極體之串接可以任一層合 適的金屬線電連接，金屬線的連接方式是從前一級 (previous stage)的二極體的Ν接面相連至下一級（next stage)的二極體的P接面，亦即，如圖二中所示，n接面 4a係電連接至P接面3b，而N接面4b係電連接至P接面 3c，以此類推。在此二極體串之陰極端點（cath〇de terminal )N接面4d—般係接地或電連接至内部電源VCe。

第12頁 578293 __ 案號92100273 年 月_3^ 「修正 五、發明說明（6) 由於本發明將各個' 一極體的P接面3 ει〜3 d以及N接面4 a〜4 d 設於一浮置的P型井2 9 a〜2 9 d中，該P型井2 9 a〜2 9 d係設於 一埋入式的N勝雜層3 0 a〜3 0 d之上，且p型井2 9 a〜2 9 d與N + 摻雜層3 0 a〜30(1係由一深絕線溝渠60圍繞隔絕，因此？接 面、P型井以及埋入式的N播雜層可以共同構成一具有開 放基極（〇 p e n b a s e )組態之寄生P N P雙載子電晶體（p 一 n - p bipolar transistor)。此具有開放基;^組態之寄生PNP 雙載子電晶體之特色在於當電壓VD大於或等於二極體的 開啟電壓時，基底方向的漏電流才會明顯增加，因此， 能夠在利用二極體串聯設計ESD電路時時，二極體串的電 壓壓降可與單一二極體開啟電壓成等比例放大，因此避 免電路設計上的麻煩。 需注意的是，埋入式λ芈導辦:參:辦及:鍊ί絕緣 溝渠6 0之製作皆與B i ρ ο 1 a r / B i C k b:S製;程系1义督容，，而有 關B i ρ ο 1 a r / B i C Μ 0 S之製作過程並非本發明之主要特徵， 且為習知該行業者所熟知，在此不再贅述。請參閱圖二 及圖三，圖三為一典型的B i ρ ο 1 a r結構7 0剖面示意圖， Bipolar結構70同樣包含有一深絕緣溝渠701以及一埋入 式N+半導體層702。在SiGe-BiCMOS製程中，製作埋入式N + 半導體層以及深絕緣溝渠的目的前者在於提供較低的集 極電阻（collector resistance)，後者在防止基底雜訊 (substrate no ise )以及做為隔離之用。在本發明二極體 串之設計上，利用該SiGe-BiCMOS製程步驟，同樣製作出 深絕緣溝渠，用以隔絕p-we 1 1二極體和P型基底P-well二

第13頁 578293 二―一年月 日 修正^ 五、發明說明（7) — 之P'雜區3丑〜3(1與P型基底20形成開放基極的寄生 曰/載子^電晶體。由於此開放基極的寄生PNP雙載子電 日日μ具有向摻雜之基極(即埋入式N羋導體層^ Τ'降低電机増盈石，因此漏電流（I — c e 〇 c u r r e n t )很小。 。相較於習知技藝，本發明藉由與Bip〇lar/BiCM〇st 程，SiGe「BiCMOS製程相容之埋入式代導體層3〇3〜3〇似 及深絕緣溝渠60之製作，設計出新穎之ESD保護元件，可 應用於二極體串ESD保護電路，由於具有開放基極組態之 寄生PNP雙載子電晶體之特色，因此有低漏電流之好處。 以上種種優點均顯示本發明已完全符合專利法所規定之 產業利用性、新穎性及進步性等法定要件，麦依專利法 提出申請，敬請詳查並賜准本案專利。 以上所述僅為本發i:i之較佳變釋攀|p|y¥v. 請專利範圍所做之均等變化與修飾，皆應屬本發 之涵蓋範圍。 4

578293 —_案號92100273 年 月 日 修正 _ 圖式簡單說明 圖式之簡單說明 圖一為習知二極體串靜電放電保護電路之剖面示意 圖。 圖二為本發明二極體串靜電放電保護電路之剖面示 意圖。 圖三為一典型的Bipolar結構之剖面示意圖。 圖式之符號說明 2a〜2d 二極體結構 3 a 〜3 d P摻雜區（或P接面） 4a 〜4d N摻雜區（或N接面） 9a〜9d 浮置N型井 10、20 P型基底 2 9a〜2 9d 浮置P型井 30a〜30d 埋入式N +半導體層 50 STI層 60 深絕緣溝渠 70 典型之B i ρ ο 1 a r結構 701 深絕緣溝渠 702 埋入式N +半導體層

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Claims (1)

1. 578293 __案號92100273 年 日 门 ~—-——111一'—^一~—修正 六、申請專利範圍 ――一^—一~~一^ 1. 一種可用於靜電放電（ESD)保護電路之二極體元件， 包含有： ~ 一 P型基底； 一埋入式N羋導體層，植於該p型基底中，並由一深 絕緣淺溝隔絕； 一 P型井，設於該埋入式N半導體層之上，並藉由該 深絕緣淺溝與該P型基底隔絕； 一 P摻雜區，設於該P型井中，用來作為該二極體元 件之陽極（a η ο ά e );以及

   一 N摻雜區，設於該P型井中，用來作為該二極體元 件之陰極（c a t h 〇 d e ); 其中該P繁雜區、該埋入式N羋導體層以及該P型基 底構成一開放基極之寄生P N P雙載子電晶體。 2·如申請專利範圍第1項所述之可用於靜電放電（ESD) 保濩電路之二極體元件，其中該深絕緣淺溝約4至5微米 深。 3·如申請專利範圍第1項所述之可用於靜電放電（E 、 保護電路之二極體元件，其中該P+摻雜區以及該N ) 之間為一淺溝絕緣層隔離。 0雜區

   4·如申請專利範圍第3項所述 < 可用於靜電放電 保護電路之二極體元件，其中該淺溝絕緣層約〇 S D ) 、 Π r

   578293 _____--_^_月日 修正 — 六、申請專利範圍 微米深。 ·> .·....· " ： ... 5 · —種可用與雙載子/雙載子互補電晶體 (Bipolar/BiCMOS)製程相容之二極體串（di〇de string) 電路，包含有： 形成於一 P型基底之禝數個串聯之二極體元件，各該 二極體元件包含有： 一埋入式N +半導體層，植於該p型基底中，並由一深 絕緣淺溝隔絕； 一 P型井，設於該埋入式N +半導體層之上，並藉由該 深絕緣淺溝與該P型基底隔絕； 一 P摻雜區，設於該p型井中，用來作為該二極體元 件之陽極（an〇(Jef);以及 一 N摻雜i，設於該p型井中，用來作為該二極體元 件之陰極（c a t h 〇 d e ) 〇 6· 如申請專利範圍第5項所述之可用與雙載子/雙載子 互補電晶體（Bi polar/BiCMOS)製程相容之二極體串電 路，其中該複數個串聯之二極體元件之其中一二極體元 件之N摻雜區係電連接下一個二極體元件之p摻雜區。 7 · 如申請專利範圍第5項所述之可用與雙截子/雙载子 互補電晶體（Bi polar/BiCMOS)製程相容之二極體串電 路，其中該複數個串聯之二極體元件之第一個二極體元

   第17頁 578293 案號9jj〇〇273 年—月 日 修正 — 六、申請專利範圍 件之P換雜區係電連接一電壓VD或週邊電源Vccp。 8· 如申請專利範圍第5項所'述之可用與雙載子/雙載子 互補電晶體（Bipolar/BiCMOS)製程相容之二極體串電 路，其中該P骖雜區、該埋入式N半導體層以及該p型基 底構成一開玫基極之寄生PNP雙载子電晶體。

   9· 如中請專利範圍第5項所述之可用與雙載子/雙載子 互補電晶體（Bipolar/BiCMOS)製程相容之二極體串電 路，其中該深絕緣淺溝約4至5微米深。 10·如申請專利範圍第5項所述之可用與雙載子/雙載子 互補電晶體（Bi polar/BiCMOS)製程相容之二極體串電 路，其中該區以及該N播雜區之間為一淺溝絕緣層 隔離。 11 ·如申請專利範圍第1 0項所述之可用與雙載子/雙載子 互補電晶體（B i po 1 ar /B i CMOS )製程相容之二極體串電 路，其中該淺溝絕緣層約〇. 3至0 · 5微米深。

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