TW571377B - Measurement of S/D depth - Google Patents

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Description

571377 五、發明說明（1) 本發明係有關於一種源汲極深度之量測方法，特別係 有關於一種在動態隨機存取記憶體（DRAM )元件中，藉由量 測在溝槽式電容器與垂直型半導體電晶體間不同面積之埋 入帶（buried s trap)之阻值來得知源汲極深度的方法。 隨著積體電路被廣泛地運用，因應不同使用目的而相 繼生產出更鬲效能與更低廉價格之各類半導體元件。其 中動悲酼機存取記憶體（Dynami c Random Access
Memory)在現今資訊電子業中具有不可或缺的地位。現今 生產線上大多數動態隨機存取記憶單元（Ceu )由一電晶 ，jTransistor)與一電容所組成。如第i圖所示為一動 悲存取記憶單元之結構圖，一NM〇s電晶體1〇之汲極 (Drain)與一電谷2〇 之一儲存電極（St〇rage )相連接，NM0S電晶體之閘極（Gate)連 T(W〇I；dLine)WL，且其源極與一位元線（tt L 1 ne ) BL相連接。此外，電容之一相對儲存電極 (Opposed Electrode )與一固定電壓源相連接，而在儲 存電極與相對電極間存在含介電材質（DieUctric)之一 介，層。通常利用NM0S電晶體之開啟與關閉可以操作電容 儲存或釋放電荷的狀態，以產生記憶單元的記憶邏輯準位 的功能。 在記憶容量為-百萬位元（1MB)以下之動態隨機記 憶存取記憶體之製程中，大都採用平坦型電容 (Planar-Type Capacitor)以存取資料’因&此類電容之 結構為二度空間型態、，必須大量地佔佈半導體基底面積形 战儲存電容，以供鈐 ^^ %對動態隨機存取記恃體=Γ二。但由於目前資訊電子市’ 集度激增的情況下需；容量與曰遽增，在元件積 2中電容之儲存電極面積亦尺寸。因此’記憶單 谷之電量儲存效能，故上述平丨咸小，此舉將會降低電 滿足日益趨向高度積集 ：=電容之結構型態並無法 求。 之動悲炚機存取記憶體之結構要 為解決上述高唐 間佔佈型態之電容被：出。j程所衍生之問冑，三度空 量地減少電容於半導體A +此類電容之製程技術可大 積集化的目的】Ξι::;::”？’並達成以 (如氧化石夕/氧化氛二Λ 中，大多會採用絕緣體 導體（如摻雜濃摻雜Ν型雜質之複晶石夕等）以多盘 其結構。一般而η先會利用= 層以及半導體基底，於其上產生溝槽。接著依序於^;丨 形成儲電電極層與介電層。最後，以導體材質填滿 形成溝槽電容。 θ 在L· Nesbit， et al·， ΠΑ 0.6 /zm 256Mb Trench DRAM Cell With Self-aligned BuriEd STrap (BEST ) M 1 993 IEDM，pp. 627-630， 1 993·所述溝槽電容之製程技’ 術中，請參照第2a〜2f圖所示，為在半導體基底上形成— 動態隨機存取記憶單元中一溝槽電容之製造流程。 清參考第2a圖’首先，在一 P_型半導體基底200上形
0548-8344TWF(N) ： 91057 ； Claire.ptd 第5頁 571377 五、發明說明（3) 1 —磊晶層2!0，並於磊晶層21〇上依序形成一 :與-第二墊層221。其中，第一墊層22。例如是氧塾化層 層，第一墊層2 2 1例如是氮化石夕層。 於第二墊層221上形成-具有開口之硬罩幕層（未 ，），硬罩幕層之材質例如是硼矽玻璃絕 c: 罩幕f疋虱化層與硼矽玻璃之組合，將可使溝槽之〇 佳，深度等條件亦較容易控制。 口口、乂 層221 接者第一乂墊層U 幕層為軍幕依序钱刻第二墊 成-第-溝槽23:，溝j;〇a:2二及"體基底2〇°，以形 200中。 ，荐槽230之底部深入至P-半導體基底
請參考第2b圖，桩荽，丨m A 中，儲存電極層240 ;:“=:儲存電極層24〇;其 然後，利用化學Λ溝槽電容之一電極板。 η · 乳相，冗積法（Chemical Vapor 及1i冓样2;Γ之化矽/氮化矽（〇N)以在第二墊層221 請參考第2 c圖，將、、曲4办 介電層250上’濃摻雜辟雜砷之複晶矽（未顯示）沈積於 對濃摻雜砷之複晶矽進_之1複晶矽會填滿溝槽231。接著， 表面，並對殘餘之濃摻：：坦？步驟以露出介電層250气 一導電層2 6 0。 ” 之袓晶石夕進行I虫刻以形成一第 0548-8344TWF(N) ； 91057 ； Claire.ptd
第6頁
I 571377
部分進行蝕， 罩幕’對介電層250露出表面之 =订蝕刻形成介電層25〇a ’介電層25〇a用 ： 、兩電極板間之絕緣體。同時，會形成—第三^七 壁上=考第2d圖’於第2C圖中所示之第三溝槽奶之側 狀之絕第= 由氧化^積而/ 一用層。其巾’環狀絕緣層270 生.第·道Ϊ成 以作為絕緣隔離以防止漏電流之產 ’ ϊ:= 層261則由濃掺雜坤之複晶石夕所沈積而成。 電層2:參進VS ^ ^ 低於第“’以在第三溝槽232中形成-高度 其中：ί Γ二=絕緣層27°a及第二導電層2仏。 -4❹ 種不同材f進行似彳，目此在们- 1以：;;=_罙度之，溝= 沈積於第二；二第】 槽咖中，並對濃摻雜填滿第四溝 介電層⑽表面，以形坦化步驟以露出 電容之結構。 第-導電層262 ’然後完成溝槽 在動恶隨機存取記怜單制
未達到預期設定之深度以》：；敌如果源没極之深Z 壓降低，導致施加在間極 凡之崩潰1
時，即讓動態隨機存取11 i 1壓尚未達到預定之電J 止’卻尚未有方法可有兮娈沾旦掖啟冑然而，至目前- 有政率地I測出源汲極區的深度。
571377 五、發明說明（5) " ----- 2鑑於此，本發明之目的在於提供一種量測源汲極深 :$ ί i藉由電容與源汲極間之埋入帶來量測源汲極深 又，可間單且快速地量測出源汲極之深度。 2 2上述目的，本發明提供一種源汲極深度之量測方 二雷曰二形成娜電晶體及電容器之半導體基底，該 MOS.電旦曰曰體與該電容器之間具有一埋入帶，包括下列步 :應I :埋入帶上複數深度位置之阻值；’製複數阻值之 界4及取得對應曲線中阻值對深度位置之斜率等於 0刖之最小阻值之對應深度位置。 、 根，上述目的，本發明再提供—種源汲極深度之量測
Mncl + 、用於形成有M〇S電晶體及電容器之半導體基底， MOS電晶體與電容器之間具有一埋入士、 其：庇矣而丁 咕 ^ 里入帶位於半導 體基底表面下一第一長度之距離，埋入帶具有 =且埋入帶與M0S電晶體之源極相鄰，源極具有一第三 i又@ f ^ I列步⑳$測第'^長度上複數深度位置之阻 H製複數阻值之對應曲線；取得對應曲線中阻值對深 ΐ: ΐ: 前之最小阻值之對應深度位置；及將 對應/木度位置扣除第一長度即為第三長度。 上述和其他目#、特：、和優點能更明 零 細說明如下： 車乂佳貝轭例並配合所附圖式，，作詳 實施例：
571377 五、潑^明說明（6) ' " ' "" 溝槽電容之示意圖。 請參考第3a圖，首先，提供一半導體基底300，於半 導體基底30 0上形成一磊晶層31〇，並於磊晶層31〇上依序 形成一第一墊層32〇與一第二墊層321 ;其中，半導體基底 30 0例&如是p—型半導體基底；第一墊層32〇例如是氧化石夕 層；第二墊層3 2 1例如是氮化矽層。 接一著’於第二墊層321上形成一具有開口之硬罩幕層 (未曰顯示），以此圖案化光阻層為罩幕，硬罩幕層之材質曰例 如疋硼矽玻璃絕緣層（B-si 1 icate glass，BSG)。硬罩幕 2 ^材質亦可為氮化層，但如果硬罩幕層是氮化層與硼矽 f璃之組合，將可使溝槽之品質較佳，深度等條件亦較容 易控制。以具有開口之硬罩幕層為罩幕依序蝕刻第二墊層 楚一忠姑一墊層32〇、磊晶層310及半導體基底3 00以形成一 1 主:33〇，溝槽330之底部深入至半導體基底3〇〇中。 入溝；3:考广第圖’接著，制離子擴散方式將砷離子植 中壁中，以形成一儲存電極層340,·其 中儲存電極層340將作#溝槽電容之一電極板。 然後，利用化學氣相沉積法（Chem 一仙刚）沈積氧化石夕/氮化石夕⑽）以在2i 及溝槽330之表面上順應性 ^ 電層350中之一第二、、盖描μ彳^ ^电曰，冋時形成介 化石夕層。 〜冓槽331。其中，介電層350例如是氧 介電二;ϋ考上第3冗㈣將:農摻雜珅之複晶矽(未顯示)沈積於 電層350上，展摻雜石申之複晶石夕會填滿溝槽33ι。接著，
571377 五、發明說明（7) =·濃摻雜砷之複晶矽進行平坦化步驟以露出介 表=，並對殘餘之濃摻雜石申之複晶石夕進行钮刻; —導電層360。 & $ 接著，以第二塾層321為罩幕，對介電層咖露出表面 2分進行银刻形成介電層350a，”層35〇a用以作為溝 3:電容其兩電極板間之絕緣體。@時，會形成一第三溝槽 請參考=3d圖，於第3c圖中所示之第三溝槽332之側 形成-％狀絕緣層370 ’並於第三溝槽332中形成一填 :第三溝槽332之第二導電層361。其中，環狀絕緣層37〇、 成，用以作為絕緣隔離以防止漏 生，第二導電層361則由濃摻雜石申之複晶石夕所沈積而成。 請參考第3e圖，接著分別對環狀絕緣層37〇鱼第 電層361進行選擇性㈣，以在第三溝槽332中形成第 =第三溝槽332之環狀絕緣層37〇a及第二導電層阳二- 八中，由於需分別對兩種不同材-質進行蝕刻，因此 一次蝕刻以形成具有適當蝕刻深度之一第四溝槽M3。 最後，請參考第3 f圖，將濃摻雜坤之 :積於氣化石夕層321上，濃摻雜坤之複晶石夕會填以；) = 333中’並對濃摻雜石申之複晶石夕進行平坦 介電層350“ ’以形成一第三導電層362，最後，第路—出 :層360、第二導電層361a及第三導電層362 槽電容之結構。 取眞 μ參考第3g圖’第3g圖係顯示本發明之形成有溝槽電 571377 五、發明說明（9) 定，因此，在此實施例中，會影響埋入帶3 8 1所量測出之 電阻值的因素只有埋入帶3 8 1之深度。 (c )接著，量測不同面積下之埋入帶3 8 1之電阻值。 舉例來說，本實施例中依序量測埋入帶3 8 1之深度為 500A、700A、900A、1100A 以及 1300A 之電阻值，發 現其電阻值之量測結果依序為1 3 · Ο Κ Ω、1 2 · 3 Κ Ω、1 0 · 8 K Ω、1 0 . 7K Ω以及1 0 . 5K Ω。將量測結果繪製成為第4圖， 第4圖係顯示本發明之埋入帶深度與電阻值之對照圖。由 第4圖中可發現，當埋入帶381之量測深度Η至一臨界深度 9 Ο Ο Α後，不論量測深度增加多少，所量測出之埋入帶3 8 1 之電阻值不會有太大的改變，大約都是為10. 7ΚΩ左右， 且不論埋入帶3 8 1本身之總深度為何，此臨界深度不會改 變；而此臨界深度即為源汲極392之深度。 根據本發明所提供之量測源汲極深度的方法，可簡單 且快速地量測出源汲極之深度，有效監控動態隨機存取記 憶體之品質，達到控制動態隨機存取記憶體品管之效果。 雖然本發明已以較佳實施例揭露如上，然其並非用以 限定本發明，任何熟習此技藝者，在不脫離本發明之精神 和範圍内，當可作更動與潤飾，因此本發明之保護範圍當 視後附之申請專利範圍所界定者為準。
0548-8344TWF(N) ； 91057 ； Claire.ptd 第12頁 571377 圖式簡單說明 第1圖係顯示一動態隨機存取記憶單元之電路結構 圖。 第2a〜2 f圖係顯示習知之形成溝槽電容之步驟示意 圖。 第3a〜3 f圖係顯示本發明之形成溝槽電容之步驟示意 圖。 第3g圖係顯示本發明之形成有溝槽電容之電晶體之示 意圖。 第4圖係顯示本發明之一實施例之源汲極深度與電阻 值之對照圖。 符號說明： 10〜NMOS電晶體； 20〜電容； W L〜字元線； B L〜位元線； 20 0、3 0 0〜半導體基底； 2 1 0、3 1 0〜磊晶層； 2 2 0、3 2 0〜第一墊層； 221、321〜第二墊層氮化矽層； 230、330〜第一溝槽；231、331〜第二溝槽； 2 3 2、3 3 2〜第三溝槽；2 3 3、3 3 3〜第四溝槽； 240、340〜儲存電極層； 250、350〜介電層； 250a、350a〜部分介電層； 2 6 0、3 6 0〜第一導電層； 2 6 0a、3 6 0a〜第一導電層； 2 6 1、3 6 1〜第二導電層；
0548-8344TWF(N) ； 91057 ； Claire.ptd 第13頁 571377 圖式簡單說明 261a、361a〜第二導電層； 262、3 62〜第三導電層； 2 7 0、3 7 0〜環狀絕緣層； 270a、370a〜部分環狀絕緣層； 38 0〜溝槽電容； 381〜埋入帶； 3 9 0〜閘極； 3 9 1〜閘極介電層； 3 9 2〜源汲極。
0548-8344TWF(N) ： 91057 ： Claire.ptd 第14頁

Claims (1)

  1. 571377 '申請專利範園 1 · 一種源〉及極珠度之量測方法，適用於形成有Μ 〇 S電 晶體及溝槽式電容器之半導體基底，該MOS電晶體與該電 容器之間具有一埋入帶，包括下列步驟： 量測該埋入帶上複數深度位置之阻值； 建立該等阻值與該等深度位置之對應曲線；及 取得該對應曲線中該等阻值對該等深度位置之斜率等 於〇前之最小阻值之對應深度位置。 2· —種源汲極深度之量測方法，適用於形成有M〇s電 晶體及溝槽式電容器之半導體基底，該M0S電晶體盥該電 容器之間具有-埋入帶’該埋入帶位於該半導體基底表面 下—第一長度之距離，肖埋入帶具有一第 ，且 入帶與該MOS電晶體之源極相鄰，該源極呈 度，包括下列步驟·· 弗一長 置叫…一一，丨又紙，衣度位置之阻值· 繪製該複數阻值之對應曲線； ， 取得該對應曲線中該等阻值 於0前之最小阻值之對應深度位置· /及冰又位置之斜率 將該對應深度位置扣除該繁 币一長度即為該第三長度
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