TW564310B

TW564310B - Semiconductor integrated circuit

Info

Publication number: TW564310B
Application number: TW091111164A
Authority: TW
Inventors: Hidenori Shirahama; Masaaki Mihara
Original assignee: Mitsubishi Electric Corp
Priority date: 2001-08-28
Filing date: 2002-05-27
Publication date: 2003-12-01
Also published as: US6900628B2; JP2003066107A; US20030042888A1; KR20030019081A

Description

564310 五、發明說明（1) 發明背f 本發明係關於半導體積體雷俨曰、路’尤其是關於將多個半導封裝於相同封裝體内的半導體積體電路“腳接線责i支術之說明隨著多媒體時代的來臨，機另-面，對裝置的小型、輕不斷地大規模化的此，僅藉由LSI(大面積積體^的要制求越來越強。相對於體化，仍有其限度，近年來，涌火、衣程微細化帶來高積片組裝）的高密度組裂技術。採用多晶片封裝（多晶 sa =為多晶片封裝的概念圖。片CB的2晶片。以下也相同。甲”兒月了日日片CA及該多晶片封裝中，係上下配 CB。各晶片CA、CB具有多個棵技晶片CA及下部晶片 m八’夕個搭接點Pad，十= 复將其搭接點PAD與外部端腳PIN連接。於等的成型元件來封裝該構造全體。如此 PIN“化片封裝内’將多個晶片間與外部端腳山然::於上述之多晶片封裝的半導體積體路中，要進行端腳接線測試卻極為困難。例如，圖12中，若僅著重於外部端_ρΐΝ〇，則連 CA側的搭接點PAD0與外部端腳ρΐΝ〇的搭接線㈣斷線，= j外部端腳PINO與晶片CB側的搭接點的搭接線w〇#保持正常狀況。在進行使用外部端腳p丨N〇來檢測連接不良用的導

564310 五、發明說明（2) 通測试的情況，由於兮曰 A X為旦/鄕田於w亥曰曰片CB正吊，即使晶片CA側有不良二衫^ ，而使該不良檢測變得極為困難。此外，即 #日月^ !仁要特疋哪-晶片為不良品相當困難。明係關於端腳接線測試，其目的在於，提供正確檢測端聊接線的半導體積體電路。了妗tt:之半導體積體電路具備含有可授受電信號的第1 ίλ^ύίΓ ^ ^日日片，上述第1日日片，包括正常動作時用桩供給的第1電源供給節點；正常動作時用以 j收較苐1電壓低的第2電壓供給的第2電源供給節點，·第i參輸入搭接點的電壓較上述第丨電源供給節點高指定電壓以上的情況，於兩者間形成電流路徑，同時，第i輸入搭接點的電壓較第2電源供給節點低指定電壓以上的情況，於 =f間形成電流路徑的第丨保護電路；及於測試時，用以叹疋第1及第2電源供給節點的電壓的第丨測試電源電壓控制W ’具胃備含有可授受電信號的第2輸入搭接點的第2晶片’第2曰曰片，包括正常動作時用以接收第丨電壓供給的第 3電源供給節點；正常動作時用以接收第2電壓供給的第4 ，源供給節點；第2輸入搭接點的電壓較第3電源供給節點 =才曰定電壓以上的情況，於兩者間形成電流路徑，同時，第2輸入搭接點的電壓較第4電源供給節點低指定電壓以上，情況，於兩者間形成電流路徑的第2保護電路；及於測試時’用以設定第3及第4電源供給節點的電壓的第2測試電源電壓控制部；又具備用以電性連接第丨及第2輸入搭接

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五、發明說明（3) 點的外部端腳端子，外部端腳端子係於測試中’接收第1 及第2輸入搭接點間用以測試連接的指定電流的輸入。根據本發明之半導禮積體電路’可藉由第1及第2測試電源電壓控制電路來改變從第1供給第4電源供給節點的電壓，藉由從外部端腳端孑進行指定電流的輸入輪入搭接點與外部端子間的端腳接線測試。較佳情況為，第1保護電路具備將從第1輸入搭接點朝南第1電源供給節點的方向為順方向，電性結合第1輸入搭損點及第1電源供給節點間的第1整流元件；及將從第2電源

供給節點朝向第1輸入搭接點的方向為順方向，電性結合第1輸入搭接點及第2電源供給節點間的第2整流元件；^ 2 保護電路具備將從第2輸入搭接點朝向第3電源供給節點= 方向為順方向，電性結合第2輸入搭接點及第3電源供终^ 點間的第3整流元件；及將從第2電源供給節點朝向第2 > 入搭接點的方向為順方向，電性結合第2輸入搭接點二電源供給節點間的第4整流元件。根據本發明之半 4 體電路，藉由第1至第4整流元件來構成第丨及第2保觉積路，即可進行測試，因此，不需要重新使用測試_電削減零件數。路’可較佳情況為，測試包括第1副測試及第2副測試，、★ 副測試中，第1測試電源電壓控制部係將第丨電於第1 第1及第2電源供給節點，第2測試電源電壓控刀別供給電壓及第2電壓分別供給第3及第4電源供給節點；二，第1 測試中，第1測試電源電壓控制部係將第段第2副丁乐歷及第2電壓

564310 五、發明說明（4) 分別供給第〗及第2電源供給節點，第2測試電源電部係將第1電壓分別供給第3及第4電源供給節點。工制較佳情況為，測試包括第丨副測試及第2副測試，於副測試中，第1測試電源電壓控制部係別幻源供給節‘點，第2測試電源電塵控制= 電壓及第2,壓分別供給第3及第4電源供給節點；二第測试中，第1測試電源電壓控制部係將第1電壓及第2 w 分別供給第1電源供給節點及第2電源供給節點，第2 = ，源電壓㈣部係將第2電M分別供給第3 A第4冑源供: 節點。根據本發明之半導體積體電路，於測試中，萨由α 電壓，可測试外部端腳端子與第i及第2輸入搭接點的連接。較佳情況為，第1測試電源電壓控制部具有響應第1電信唬電性結合於第2電源供給節點與第2電壓間的第丨開關；第2測試電源電壓控制部具有響應第2電信號電性結合於上述第4電源供給節點與第2電壓間的第2開關。根據本"發明之半導體積體電路，於第1及第2測試電源電壓控制部分別設置開關電路，藉由開關的導通、切斷即可進行端腳接線測試，因而可簡易構成電路構成。尤其是’第1開關係為響應第1測試信號電性切離第2電源供給節點與第2電壓間的第丨M0S電晶體；第2開關係為響應第2測試信號電性切離第4電源供給節點與第2電壓間的第2M0S電晶體。根據本發明之半導體積體電路，由於可由

C:\2D-OODE\91-O8\91111164.ptd 564310 五、發明說明

較V VI兄a成開關電路，因而可簡易構成電路構成。 $ 二二、、二第1測試電源電壓控制部具有響應第1電信 f:則n W於第1電源供給節點與第1電壓間的第1開關； 3電源供、給節點與第】制電=有響/第2電信號電性結合於第導體積體電路，於第！及第S *、第2開關。根據本發明之半開關電路，_由η 測試電源電壓控制部分別設置試，、因成切斷即可進行端腳接線測 Φ 源Ϊ ί Ϊ點ί 1第=Κ當严1測試信號電性切離第1電 wmosit曰雕 /第源供給郎點與第1電壓間的弟日日。根據本發明之半導體積體電路，由於可由 MOS、電晶日體構成開關電路’因而可簡易構成電路構成、。尤其是，第2及第4整流元件分別為形成於使用第2井的電場效應型電晶·。根據本發明之丰導月豆積肢電路，由於第2及第4整流元件分別使用第ι 井、基板和藉由電性分離基板與第2井所形成，因而可阻止測試時發生的第1電壓與基板電壓間產生的短路，實實施端腳接線測試。 5

尤其是，第2及第4整流元件分別為藉由形成於半體基板上的絕緣膜，接合設於從半導體基板電性切離的=二第1導電型半導體區域及第2導電型半導體區域的二二^元件。根據本發明之半導體積體電路，藉由接合形^於含$ 基板的被電性絕緣的區域的第1半導體區域與第&半導二區

564310 五、發明說明（6) 域的二極體來構成第2及第4整流元件，可不採造進行簡單設計。一开偁 ^其是’第2及第4整流元件分別具有由設於被基板電性絕緣的區域的P型區域Μ型區域所形成的二極體元件。根據本發明之半導體積體電路，藉由設於電性絕緣區域的聚二極體元件來構成第2及第4等、、六-从 _ _ Λ 可進行簡單設：…牛，不需特別的基板而較佳實施形熊之説明以下，參照圖式詳細說明本發明之實施形態。又圖中相同或相當部分則賦予相同的元件編號，並重複說、明。 (實施形態1 ) 山參照圖1 ’半導體積體電路1〇〇〇具備晶、CB及外部 :，二1°邱在此，僅代表性說明設於半導體積體電路1()〇。的夕個外=端腳中的—個外部端_⑽。對於其他的" 鈿腳，因其具有與外部端腳PIN0相同同的端腳接線測試。再取向』執仃相晶片CA包括搭接點PAD〇、輸入保護電路1〇〇、電路300及内部電路1。B才工制 φ ^9ηη ' 日日片CB包括搭接點PADO#、輸入伴 4電路200、電壓控制電路31〇及内，測試時，將測定電路丨〇遠桩π # # _電路2於铋腳接線 \电崎1 U連接於外部端腳ρ 測定電路10包括分別並聯連接於外壓GND間的恆定電流和而腳ΡΙΝ0及接地電 11.供給-定的恆定電流ί “二能U V在從怪定電流源的狀心糟由利用電壓計1 2計測第9頁 \\312\2d-code\91-08\91111164.ptd 564310 五、發明說明（7) 外部端腳PINO的電壓，來測試有無端腳接線的不良。外部端腳γΝΟ係連接於搭接點PAD〇及搭接點以〇〇#的兩。輸入保護電路1 00係為保護由外部端腳PI㈣的靜電的輸入引起的内部電路〗的破壞用者，係配置於内部電路】與搭接點PAD0之間。輸入保護電路1〇〇包括保護二極體〇1& 及D2a(以下簡稱為二極體Dla及D2a)。二極體Dla的正極側連接於節點N1，負極側連接於電源供給節點Na。二極體D2a的負極側連接於節點N1，正極側連接於電源供給節點Na#。對於二極體Dla以及二極體D2a 也可適用連接所謂二極體的電晶體。節點N1係配置於搭接點PAD0與内部電路1之間。電壓控制電路3〇〇係連接於電源電壓VCC及接地電壓GND，用以控制供給電源供給節點Na及 Na#的電源電壓者。 ^輸入保護電路20 0具有與輸入保護電路1〇〇相同的功能，係為保j蒦由外部端腳P丨N 〇的靜電等的輸入引起的内部電路 2的破壞用者，係配置於内部電路2與搭接點pAD⑽之間。輸入保護電路20 0包括保護二極體Dlb及D2b(以下簡稱為二極體Dlb及D2b)。二極體Dlb的正極側連接於節點N2，負極側連接於電源供給節點Mb。二極體D2a的負極側連接於節點N2，正極側連接於電源供給節點Nb#。對於二極體Dlb以及二極體D2b也可適用連接所謂二極體的電晶體。節點N2 係配置於搭接點PAD0與内部電路2之間。電壓控制電路3 1() 係連接於電源電壓VCC及接地電壓GND，用以控制供給電源供給節點N b及N b #的電壓者。 C:\2D-OODE\91-O8\91111164.ptd 第10頁 564310 五、發明說明（8) 於正常動作模式時，輸入保護電路1 0 0的電源供給節點 Na及Na#係藉由電壓控制電路3〇〇分別連接於電源電壓vcc 及接地電壓GND。半導體晶片CB的電源供給節點Nb及肫#係藉由電壓控制電路31〇分別連接於電源電壓vcc及接地電壓 GND。二極體Dla具有指定的導通電壓，當外部端腳PIN〇的電壓成為VCC + Vthpa(Vthpa :二極體Dla的導通電壓）以上的情況’二極體D1 a導通，藉此，從外部端腳p丨㈣向著電源供給節點N a方向流動電流，可防止向内部電路1施加過大的正電壓。相同地，二極體D2a也具有指定的導通電壓，當外部端 , 腳PINO的電壓較-Vthna(Vthna :二極體D2a的導通電壓）低的情況，二極體D2a導通，藉此，從電源供給節點Na#向著外部端腳P I N 0的方向流動電流，可防止向内部電路1施加過大的負電壓。關於輸入保護電路2 〇〇也相同，使二極體 Dlb的導通電壓為Vthpb、以及二極體D2b的導通電壓為 V t h n b 〇接著，說明根據本發明實施形態1的端腳接線測試的方

根據本發明實施形態1的端腳接線測試之目的在於，於測試模式中，藉由利用電壓控制電路3 〇〇及31〇獨立控制供給電源供給節點Na、Na#、Nb及Nb#的電源電壓之事項，^ 進行晶片CA及CB與外部端腳PIN0的連接不良的檢測。' AK 圖2為顯示本發明實施形態丨的端腳接線測試的設定及測定結果的圖。 #

564310 一丨丨丨五、發明說明（9) 較端:===:二)中，與正常動作… 電壓GND轉換為電源電㈣點不^ m電屋從接地 If⑴ <。)供給外部端糊〇。二=字恆定電流 CB的連接不良。 °式1之目的在於判定晶片參妝圖2，晶片CB無連接不良電壓係藉由導通的二極體D2b 二知腳PINO的

Nb#的電源電齡cc下降阳片CB的電源供給節點 " = 則外部端腳明之只施形怨中，電源電壓VCC為3 v立二本毛二極體的電壓降下為〗V。此外，'— ”堅GND為ον。接不良的情況，外部端腳PIN()的 ^，曰_曰片CB具有連從晶片CA的電源供給節點Na#電二由;3體Dlb，電Μ。例*，若供給If = _1〇//接HfND下降至指定的計測為-Π。又，晶片CA及二的電壓不，：則外部端腳ριν°的電壓由於連接不良失去電流路徑而計測為_lv以下的值。動端ϊίί測試2Ux下稱為測試2)中’與正常、方乂八：電壓控制電路300將供給晶片CA的的電壓取代接地電細，轉換為電源電 Μ V L C的點不同。測試2中藉由與端腳接線測試"目同的方式也可檢測出連接不良。測試2之目的在於判定晶片CA的連接不良。參照圖2，晶片CA無連接不良的情況，外部端腳piN〇的 C:\2D-00DE\91-08\91111164.ptd 第12頁 564310 五、發明說明（ίο) 電壓係藉由導通的二極體D 2 a，從晶片C A的電源供給節點 N a #的電源電壓V C C下降至指定的電壓。例如，若供給 I f = - 1 0 A A，則外部端腳P I N 0的電壓計測為2 V。另一方 · 面，晶片C A具有連接不良的情況，外部端腳p I N 0的電壓係藉由二極體D2b，從晶片CB的電源供給節點Nb#的接地電壓 ‘ GND下降至指定的電壓。例如，若供給If = -1〇 # a，則外部端腳P I N 0的電壓計測為-1 V。此外，晶片C B也具連結不良的情況，例如，若供給-1 0 V A，則外部端腳p I N0的電壓由於連接不良失去電流路徑而計測為-1 V以下的值。因此，例如比較該測試1及測試2，若外部端腳p丨N〇的電 4 壓均為2 V (案例A 0 )’可判定晶片C A及C B均無連接不良的情況。此外，若測試1中測定電壓為-1 V，測試2中測定電壓為2V(案例A1)，則可判定晶片CA為正常而晶片⑶卻具有連接不良。此外，若測試1中測定電壓為2V，測試2中測定電壓為 -IV(案例A2)，則可判定晶片CA具有連接不良而晶片^為正常。此外，若測試1及測試2中測定電壓均為_lv以下的值（案例A3)，則可判定晶片CA及CB均呈有逯垃τ白因此，藉由上述檢測方式，可於每二晶出連接不良的有或無。此外，於端腳接線測試中，由於可兼用作輸入保護電路而無特別使用測試電路的必，減電路的零件數。攸向1則 (實施形態1的變化例）本發明實施形態1的變化例與實施形態1比較，在於測試

564310 五、發明說明（11) 又，將恆定電時施加於各電源供給節點的施加電壓不同流I f ( I ί > 〇 )供給外部端腳p丨N 〇。颅⑽：的電源供給節_連接於接地電㈣曰腳。測試3之目的在於判定晶片CB的連接不良。導不良的情況，外部端腳ριν〇的電壓係藉由

’則外部端腳簡電，若供給1f=1(UA 的㊁壓：：由有連接不良的情況’外部端腳pin〇連接的電源電壓vcc上升a至Ρ ί晶片CA的電源供給節點Na 升至4日疋的電壓。例如，若供給及晶片"CB均：：：端腳PIN〇的電壓計測為4V。x，晶片CA gl|朴π &句ιΓ連接不良的情況，例如，若供給1f = 10 ，則外部端腳PIN0的電壓計測為4V以上的值。動=比：端取代電源雷®vr/、姑供'·，δ日日片C的電源供給節點以的電壓 C，轉換為接地電壓GND的點不同， ^流“⑴>0)供給外部端腳PIN 】在於判定晶片CA的連式接也不可良檢測出連接不良。測試4之目的導：二2不良μ的情況，外部端腳p 1N0的電壓係藉由 IX Φ nr\^ a，從與晶片CA的電源供給節點Na連接的接地電壓GND上升至指定的電壓。例如，若供給if =心

I 第14頁 C:\2D-C0DE\91-08\91111164.ptd 564310 五、發明說明（12) A，則外部端腳p I N 0的電壓計測為1 V的值。另一方面，晶片CA具有連接不良的情況，外部端腳plN〇的電壓係藉由二極體Dlb，從與晶片CB的電源供給節點肋 -的電源電壓VCC上升至指定的電壓。例如，若供給丨f =丨〇 # ^ A，則外部端腳PINO的電壓計測為4V。此外，晶片CA及⑶ 均具連接不良的情況，例如，若供給丨f = 1 〇 # A，則外部端腳PINO的電壓計測為4V以上的值。因此，例如比較该測試3及測試4，若外部端腳p I 的測定電壓均為1 V(案例B0)，可判定晶片CA及“均無連接不良的情況。此外，若測試3中測定電壓為4V，測試4中測定電壓為IV(案例B1)，則可判定晶片以為正常而晶片⑶卻具有連接不良。此外，若測試3中測定電壓為丨v，測試4中測定電壓 4 V (案例B 2 )，則可判定晶片Γ A呈古、Φ拉丁 * ’’、、 J疋日日片LA具有連接不良而晶片CB為正吊。此外，若測試3及測試4中測定電壓均為〇以上（案 B3)，則可判定晶片CA及CB均具有連接不良。因此’藉由上述檢測方式可於基曰u \ a 接不良的有或纟方式了於母-晶片分離檢測出連 (實施形態2 ) 參照圖4，實施形態2與實妳祀能]4 ^ iy 只她升/ L 1比車父，係將電壓控制電路30 0及310轉換為電壓控制雷徑制 ^ ^ & 役制電路320及330的點不同。

電壓控制電路320包括開s〇T1 丄 x 个丨J 同關N 1 1。例如，N通道Μ 0 S雷曰體ΝΤ1適用於開關ΝΤ1。二極舻』遇逗MUb電日日才上體D1 a的正極側遠拍^銘赴μ 1 負極側係介由電源供給節點w & ”’ ’ 即點Na與電源電壓vcc連接。

564310 五、發明說明（13) —一極體D2a的正極側與電源供給節點Na#連接，負極側與即點Nj連接。此外，n通道m〇s電晶體NT1的汲極側與電源供給節點Na#連接，而源極側與接地電壓GND連接，閘極收測試信號TESTA的輸入。電壓控制電路330包括開關NT2。例如，N通道M0S電晶肢N T 2適用於開關n T 2。二極體D1 b的正極侧連接節點n 2，負極側係介由電源供給節點N b與電源電壓v c C連接。二極體D2b的正極側與電源供給節點Nb#連接，負極側與節點… 連接。此外，N通道M0S電晶體NT2的沒極側與電源供給節點Nb#連接，而源極側與接地電-GND連接，閘極接收測試信號TESTB的輸入。接著’ 5兒明根據本發明實施形態2的端腳接線測試。參照圖5，於正常動作模式中，測試信號testa atestb 均設定為高位準（在此，為3 V。以下情況均相同）。因此，電晶體NT1及NT2導通，接地電壓GND與電源供給節點Na#及 Nb#均電性結合。 # 端腳接線測試5(以下稱為測試5)中，與正常動作模式比較’其在將測試信號TESTA從高位準下降為低位準的^不同。藉此，電源供給節點Na#被導通。又，藉由將怔定電流I f (I f < 0 )供給外部端腳P I N 0，即可判定晶片CB的連接不良。參照圖5 ’晶片CB無連接不良的情況，外部端腳p丨N 〇的電壓係藉由導通的二極體D2b，從晶片CB的電源供給節點 Nb#的接地電壓GND下降至指定的電壓。例如，若/供°給”

564310 五、發明說明（14)

If = -10#A，則外部端腳PIN0的電壓計測為_ιν。另一方具有連接不良的情況，外部端腳PINO的電壓由定的電I。例如，若接地電麼㈣下降至指電壓計測為-心下的值 ^’科部端腳·的相同地，於端腳接線測試6(以下稱式比較’其在將測試信號TESTB從高位準下降為低吊 :準的點不同。藉此’電源供給節點Nb#被導通。又，藉將恆疋電流I f ( I f < 0 )供給外部端腳p J N〇 : 片CA的連接不良。 P 了 W疋曰曰電由導晶通片的CA4連 =2不良的情況，外部端腳pin〇的

Na# Λ Λ Λ a，從晶片CA的電源供給節點

Na#的接地電壓GND下降至指定的電壓。例如，若供认 Ιί = _1〇βΛ，則外部端腳PIN〇的電壓計測為_ιν。丄I:: 2CA具有連接不良的情況，外部端腳PIN0 下降至指定的電屢。例如，若供心叫^也則電外[部、腳P I N 0的電壓計測為—1 v以下的值。、壓】Ϊ，1V=比較該測試5及測試6，若外部端腳PINO的電 =句為-IV(案例C0)，可判定晶片以及⑴句無連接不良的 =定广彳定電壓為下的值，測試6 d疋電£為-1 V (案例c 1 )，則可判定晶片c A為片CB卻具有連接不良。 A為正吊而晶此外，若測試5中測定電壓為_lv，測試6中測定電壓為第17頁 C:\2D-OODE\91·08\9111]164.ptd 564310

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給節點Nb連接，而源極側與電源電壓vcc連接，間極接收測試信號TESTB#的輸入。二極體D2b的正極側係介由電源供給節點Nb#與接地電壓GNd連接，負極側與節點…連接''。. 接著，說明根據本發明實施形態2的端腳接線測試。參照圖7，於正常動作模式中，測試信號TESTA#及 TESTB#均設定為低位準。因此，電晶體ρτι及ρτ2導通電源電壓VCC與電源供給節點^及仆均電性結合。端腳接線測試7 (以下稱為測試7 )中，與正常動作模式比較，f在將測試信號TESTA#從低位準上升為高位準的點不同。藉此，電源供給節點Na被導通。又，藉由將恆定電流 I f ( I f > 0 )供給外部端腳p IN〇，即可判定晶片CB的連接不良。晶片CB無連接不良的情況，外部端腳p丨N〇的電壓係藉由導通的二極體Dlb，從晶片CB的電源供給節點Nb的電源電壓VCC上升至指定的電壓。例如，若供給丨f =丨〇 # a，則外部端腳PINO的電壓計測為4V。另一方面’晶片CB具有連接不良的情況，例如，若供給 I f = 1 0 /z A ’則外部端腳p丨N〇的電壓由於電源供給節點Na為開通狀態’而計測為4V以上的值。相同地’於端腳接線測試8 (以下稱為測試8 )中，與正常動作模式比較’其在將測試信號TESTB#從低位準上升為高位準的點不同。藉此，電源供給節點Nb被導通。又，藉由將值定電流I f (> 〇 )供給外部端腳p丨N〇，即可判定晶片CA的連接不良。

564310 五、發明說明（17) 晶片CA無連接不良的情況，外邱導ϋ的-朽^曰μΓΛ Ρ而腳ΡίΝ0的電壓係藉由 ^的-極體Dla，UgA的電源供給節她壓VCC上升至指定的電壓。例如， ΐ原電右供給I f = 1 〇 " A，目丨丨从部端腳PINO的電壓計測為4V。則外另-方面’晶片CA具有連接不良的情況，例>

If = l〇 W，則外部端腳PIN0的電壓由於晶體… PT2為開通狀態，而計測為4V以上的值。乃扪·《日日胆因此，例如比較該測試7及測試8，若外部定電壓均為4V(案觸）’可判^晶似及CB均益連接不的情況。此外，若測試7中測定電壓為4V以上，'、若 ^ 測定電壓為4V(案例D1)，則可判定曰τ 八8 Τ 、』J到疋日日片CA為正常而晶片cr 卻具有連接不良。此外，若測Μ 7 ψ t — 右只〗"式’中測疋電壓為4 V，測試8 中測定電壓為4V以上的值<< 索你曰丨π " 曰]值（累例D2)，則可判定晶片CA具有連接不良而晶片CB為正常。此外，I測試7及測則中測定電壓均為4V以上（案例D3)，則可判定晶片c^c 接不良。八β逆因此藉由上述檢，則方式，可分離檢測出連接不良的有或無。 (實施形態3) 上述本發明實施形態1及實施形態2中，說明了藉由將給予各電源供給即點的電源響應各接線測試發生變化，藉由測定外部端，PI NO的電壓值來從該測定結果檢測連接不良的方式。但是’正常動作時由於有必要將不同的電源供給電源供給節點’尤其是，關於實施形態1所使用的二極體

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的設計有進行特別設計的必要。以下兒明有關實施形態1所使用的二極體的設計。參照圖8 ’電晶體Trl係於與接地電壓㈣^連接的p基板3〇上形成N井31，於n井31形成p型區域32、33 型區域34， P型區域32與節點N1連接，p型區域33&N型區域34與連接電源電壓VCC的電源供給節點Na連接。電晶體Tr2係於與接地電壓GND連接的p基板4〇上形成p井 41丄於P井41形成n型區域42、43及P型區域44，N型區域42

與節點N1連接，n型區域43及p型區域44與連接接地電壓 GND的電源供給節點Na#連接。本發明實施形態1中，於輸入保護電路100，取代正常動作時與電源供給節點Na#連接的接地電壓GND，而是與電源電壓vcc連接，該圖8之電晶體Tr2的構成中，電源供給節點Na#無法與電源電壓VCC連接。這在連接電源供給節點Na#與電源電壓vcc的情況，固定於接地電壓GND的P基板4〇與連接於電源電壓vcc的？型區域 44被電性短路，其結果造成電源電壓VC(：與接地電壓GNd 生短路。在此，本發明之實施形態3之目的在於，提供一種阻止類似短路發生的Μ 〇 S電晶體。參照圖9，MOS電晶體Tr2a與MOS電晶體Tr2比較之差異，，係新附加底部N井45而構成為三重井構造。也就是 ”兒，P基板4 0上设有底部n井4 5，該上面形成有p井4 1。此外，形成於底部N井45上的N型區域46與電源供給節點Na#

564310 五、發明說明（19) 連接。藉由利用底部N井45來分離P井41與P基板40，且將底部1^} 45 井41設為同電位，即使將電源供給節點連接電 ’、電4VCC也不會發生電源電壓VCC與接地電壓gnd的短路〇藉由上述構成，可確貫貫施顯示於實施形態1 線測試。 (實施形態3的變化例1 ) “實施形態3說明的電源電壓vcc與接地電壓GND的短路，藉由將M0S電晶體構成於基板上，會產生與限制井關的問題。 ’ 因此，本發明實施形態3的變化例1中，其目的在於使用與基板分離的碟片讀出元件，來形成輸入保護電路丨〇〇 -一極體。芩照圖10，二極體Dlaa係於含於3〇1基板中的基板5〇上的絕緣膜53形成P型區域5丨及^型區域52。此外，二極體 D2aa係於含於SO I基板中的基板54上的絕緣膜57形成n型區域55及P型區域56。藉由本構成，於S 〇 I基板上形成作為碟片讀出元件的二極體Dlaa及D2aa，不需採用三重井構造而可阻止電源電摩 V C C與接地電壓G N D的短路。使用上述構成，也可確切實施實施形態1所示的端腳線測試。 (實施形態3的變化例2 )

\\312\2d-code\91-08\91ini64.ptd 第22頁 564310 五、發明說明（20) 說明二極體D1 a #的站立構造。參照圖11 ’作為二極體D1 a#使用的聚二極體元件6〇，包括δ又於半導體基板80的主表面的元件分離氧化膜η。元件分離氧化膜61上設有具ρ型區域65、與ρ型區域65鄰接的ν 型區域66、及與Ν型區域66鄰接的較Ν型區域66濃度高的Ν 型區域6 7的Ρ Ν接合用多晶石夕層7 5。元件分離氧化膜6 1上設有用以覆蓋Ρ Ν接合用多晶石夕層7 5的層間絕緣膜6 2。使層間絕緣膜62的Ρ型區域65露出的接觸孔内，設有連接Ρ型區域65的金屬阻止層68及其内側的鎢栓塞64。此

外’使Ν型區域67露出的接觸孔内，設有連接ν型區域μ的金屬阻止層69及其内側的鎢栓塞63。介於金屬阻止層68及鶴栓塞6 4間’於Ρ型區域電性結合有布線層7 〇。介於金屬阻止層6 9及嫣栓塞6 3間，於Ν型區域電性結合有布線層 71。、曰二極體D2a#與二極體Dla#比較，在取代ΡΝ接合用多晶矽層層75而設置PN接合用多晶矽層層76方面不同。pN接合用多晶矽層層76具有N型區域72、與N型區域72鄰接的較ν型區域72濃度低的N型區域73及與N型區域73鄰接的P型區域 74。一如此，藉由利用聚二極體形成作為碟片讀出元件的二極體，不需要製程複雜的三重井構造，而且還可省去s〇I基板。因此，無需將輸入保護電路的構成元件的製成步驟複雜化而可確實實施實施形態1所示的端腳接線測試。本次所揭示的實施形態均為例示而並未有任何限制。本

C:\2D-C0DE\91-08\91111164.ptd 564310 五、發明說明（21) 發明之範圍並不局限於上述實施形態的說明，其包含所有申請專利範圍所示的與申請專利範圍均等的意味及範圍的所有變化。【元件編號之說明】 CA、CB 晶片 D1 a、D2a 二極體 Dlb 、 D2b 保護二極體 Dla# 二極體 D1 aa 二極體 D2aa 二極體 GND 接地電壓 If 十互定電流 N1 節點 N2 節點 Na 電源供給節點 Na# 電源供給節點 Nb 電源供給節點 Nb# 電源供給節點 NT1 開關（N通道M0S電晶體） NT2 開關（N通道M0S電晶體） PADO 搭接點 PADO# 搭接點 PT1 開關（P通道M0S電晶體） PT2 開關（P通道M0S電晶體） Φ Φ

C:\2D-CODE\91-O8\9imi64.ptd 第24頁 564310 五、發明說明（22) PINO 外部端腳 Trl 電晶體 Tr2 電晶體 Tr2a MOS電晶體 TESTA 測試信號 TESTA# 測試信號 TESTB 測試信號 TESTB# 測試信號 VCC 電源電壓 V thpa 二極體Dla的導通電壓 V thna 二極體D2a的導通電壓 Vthpb 二極體Dlb的導通電壓 V thnb 二極體D2b的導通電壓 1 内部電路 2 内部電路 10 測定電路 11 恆定電流源 12 電壓計 30 P基板 31 N井 32 ^ 33 P型區域 34 N型區域 40 P基板 41 P井 ❿ <1

C:\2D-C0DE\91-08\91111164.ptd 第25頁 564310 五、發明說明（23) 42、43 N型區域 44 P型區域 45 底部N井 46 N型區域 50 基板 51 P型區域 52 N型區域 53 絕緣膜 54 基板 55 N型區域 56 P型區域 57 絕緣膜 60 聚二極體元件 61 元件分離氧化膜 62 層間絕緣膜 63 鎢栓塞 64 鶴栓塞 65 P型區域 66 N型區域 67 N型區域 68 金屬阻止層 69 金屬阻止層 70 布線層 71 布線層

C:\2D-00DE\91-08\91111164.ptd 第26頁 564310 Φ 五、發明說明（24) 72 Ν型區域 73 Ν型區域 74 Ρ型區域 75 ΡΝ接合用多晶矽層 80 半導體基板 100 輸入保護電路 200 輸入保護電路 300 電壓控制電路 310 電壓控制電路 320〜 330 電壓控制電路 340 ^ 350 電壓控制電路 1000 半導體積體電路

C:\2D-CODE\91-O8\91im64.ptd 第27頁 564310 圖式簡單說明圖1為根據本發明實施形態1進行端腳接線測試的半導體積體電路1 〇 0 0的概念圖。圖2為顯示本發明實施形態1的端腳接線測試的設定條件及測定結果的圖。圖3為顯示本發明實施形態1的變化例的端腳接線測試的設定條件及測定結果的圖。圖4為根據本發明實施形態2進行端腳接線測試的半導體積體電路1010的概念圖。

圖5為顯示本發明實施形態2的端腳接線測試的設定條件及測定結果的圖。圖6為根據本發明實施形態2的變化例進行端腳接線測試的半導體積體電路丨〇2〇的概念圖。 ® 7為顯示本發明實施形態2的端腳接線測試的設定條件及測定結果的圖。圖8為顯示由與二極體Dla及D2a等效的M〇s電晶體Tri及 Tr2所構成的輸入保護電路1〇〇的站立構造圖。圖9為顯示根據本發明實施形態3的M〇s電晶體Tr2a的站立構造圖。

圖10為顯示形成於SOI基板上的二極體Dlaa&D2aa 立構造圖。

圖11為顯示可與圖i 〇的二極體D1 aa及02“進行交換極體Dla#及D2a#的站立構造圖。圖1 2為多晶片封裝的概念圖。

Claims

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及第2輸入搭接點的外部端又具備用以電性連接上述第} 腳端子，上述外部端腳端子係於卜、+、、丨、丄輸入搭接點間用“測試上述連:^ :=收上述第1及第2 2 •如申請專利範圍第i項\連丰接電流的輸入。述第1保護電路具it 、、版電路’其中’上將從上述第1輸入搭接點朝a Ln _ ^ . Ig , φ w ^ ^ 朝向上述第1電源供給節點的方向為順方向’電性結合上诚楚1认 4 工处第1輸入搭接點及上述第1電源供給節點間的第1整流元件；及上义弟1 %你上述第1輸入搭接點的方入搭接點及上述第2電源

將從上述第2電源供給節點朝向向為順方向’電性結合上述第1輸供給節點間的第2整流元件；上述第2保護電路具備將從上述第2輸入搭接點朝向上述第3電源供給節點的方向為順方向，電性結合上述第2輸入搭接點及上述第3電源供給節點間的第3整流元件；及將從上述第2電源供給節點朝向上述第2輸入搭接點的方向為順方向’電性結合上述第2輸入搭接點及上述第4電源供給節點間的第4整流元件。 μ

3·如申請專利範圍第1項之半導體積體電路，其中，上述測試包括第1及第2副測試，於上述第1副測試中，上述第1測試電源電壓控制部係將上述第1電壓分別供給上述第1及第2電源供給節點，上述第2測試電源電壓控制部係將上述第1電壓及第2電壓分別

56431ο 、申請專利範圍供給上述第3及第4電源供給節點；於上述第2副測試中，上述第丨測試電源電壓控制 ^迷第1電壓及第2電壓分別供給上述第i及第2電源供 ^，上述第2測試電源電壓控制部係將上述第丨電壓二、、、°上述第3及第4電源供給節點。巧供 4 ·如申請專利範圍第1項之半導體積體電路，其中，建剛試包括第1及第2副測試，上上=t述第1副測試中，上述第1測試電源電壓控制部係將第2電壓分別供給上述第丨及第2電源供給節點，上述、供从則试電源電壓控制部係將上述第1電壓及第2電壓分^ /、二上述第3電源供給節點及第4電源供給節點；於上述第2副測試中，上诚楚,、3丨μ雨、広雨上述第1雷廢乃、+、楚9 +达弟1測试電源電壓控制部係將點刀楚〇電及上边第2電壓分別供給上述第1電源供給節上電源供給節‘點，上㉛第2測試電源電壓㉟制部俜將上地第2電壓分別供給上述第3及第4電源供給節點"係將 5笛如申請專利範圍第i項之半導體積體電路，其中，上上述第2雷谓徂Ϊ t 具有響應第1電信號電性結合於郎點與上述第2電壓間的第1開關；合於K第具有響應第2電信號⑽ 述第ΓΛγΛ:圍第5項之半導體積體電路，其中，上 I笫1開關係為響鹿篦1、、目給節點與上述第2電壓間的，電性日切離上述第2電源^ 上述第2開關係為塑庳第刪電晶體， ”’曰μ第2測試信號電性切離上述第4電 C:\2D-G0DE\91-08\91111164.ptd 第31頁 .如申請專利範圍第2項之半導體積體電路，其中，上述第2及第4整流元件分別為藉由形成於半導體基板上的絕緣膜’接合設於從上述半導體基板電性切離的區域的第1 導電型半導體區域及第2導電型半導體區域的二極體元件0 564310

M i _的第_電晶述第二V"利範圍第1項之半導體積體電路：立中，上述弟H式電源電屢控制部具有塑應八中上 fai ^ & 於上述第2測試電源電壓控制開關，合於上述第3電源供給節點 8如申往轰4,丨—㈤/ 、述第電壓間的第2開關。 Λ 第7項之半導體積體電路，其中，上 ‘節點汗血上係Λ，應、第1測試信號電性切離上述第1電源供 ° :，、、士上述第1電壓間的第1 M0S電晶體；湄供ί ΐ 2開關係為響應第2測試信號電性切離上述第3電 ^供π即點與上述第}電壓間的第2M〇s電晶體。 9#如申請專利範圍第2項之半導體積體電路，其中，上、’〔2及第4整流元件分別為形成於使用第丨井從基板電性分離的第2井的電場效應型電晶體。 11·如申請專利範圍第2項之半導體積體電路，其中，上述第2及第4整流元件分別具有由設於被基板電性絕緣的區域的P型區域及N型區域所形成的多晶矽層的二極體元件。

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