TW544912B - Copper process integrated embedded memory capacitor and dual damascene process - Google Patents

Description

544912 五、發明說明α) 發明領域： 本發明係有關於一種半導體記憶體之製程，特別是有 關於一種整合銅導線與銅金屬/介電層/銅金屬電容之鼓入 式動態隨機存取記憶胞形成方法。 發明背景：

電腦和電子工業不僅要求增加其整體之性能表現並且 也在乎製造整體積體電路之成本的降低。就電腦而言，無 疑地，配備之記憶體大小，不但將會影響電腦的表現，記 憶體單價高低，也影響電腦之售價。特別是動態隨機存取 記憶體（DRAM)，由於使用量大，更是關鍵。而關係著DRAM 記憶體成本的關鍵要素通常不是主動元件中的電晶體，而 是被動元件電容的製作方法，因為電容的大小與資料保存 及再新時間（r e f r e s h t 1 m e )等習習相關，愈大的電容， refresh 11 m e可愈長，但相對地將會佔用愈多的石夕基板面 積，而降低元件聚集度。因此，如何以最小單位面積產生 最大電容一直都是業界所追求的目標。此外，將記憶胞和 邏輯電路做在同一晶片的嵌入式記憶胞製程的相容性也是 不能不加以考慮的關鍵，因為它關係著製程的複雜度度， 即成本。 除此之外，為因應高速微處理器，周邊元件速度也需

第4頁 544912 ♦ 五、發明說明⑵ 要相匹s己。因此，當微處理器、顯示卡、主機板之晶片組 之製程技術已邁入銅製程，D R A Μ製程當然也需要進入銅製 程。有鑑於此，本發明將提出一方法，結合銅製程的電容 製程及雙鑲嵌技術於一體，以提高DRAM之速度表現。 發明目的及概述： 本發明之一目的係提供銅製程的電容製程及雙鑲嵌技 術於一體之製程方法。 本發明之另一目的係提供一種銅製程的電容製程及雙 鑲嵌技術，利用本發明的方法，電容可以向上發展，而增 加電容面積。 本發明之再一目的係提供一種可以和邏輯電路相搭配 之DRAM電容製程。

本發明揭露一種嵌入式記憶體整合銅製程電容及鑲嵌 之製程整合方法，本發明的方法可以用三個實施例說明， 在第一實施例中至少包含下列步骤：首先提供一半導體基 板，該半導體基板定義邏輯區與DRAM區，且分別已形成源 /汲極區、閘極之電晶體結構，此外，一氧化層覆蓋上述 各區並平坦化，複數支第一插塞及複數支第二插塞形成於 氧化層中，第一插塞連接上述邏輯區之閘極及源/汲極， 第二插塞連接上述DRAM區之源/汲極。

第5頁 544912 五、發明說明⑶ 隨後，形成具三明治結構之第一金屬間介電層於該氧 化層上。再形成第一光阻圖案於第一金屬間介電層上，光 阻圖案在邏輯區具有開口 ，用以連接第一插塞，在D R A Μ區 也具有開口，以連接第二插塞。緊接著，施以钱刻技術I虫 刻該第一金屬間介電層，以形成複數個第一溝渠及第二溝 渠。在去除第一光阻圖案後，再依序形成第一阻障層/銅 種子層於該複數個第一溝渠及第二溝渠上，並以第一銅層 填滿之。

隨後，施以化學機械式研磨製程，以移除第一溝渠及 第二溝渠外之第一銅層、第一阻障層/銅種子層，以第一 金屬間介電層之上層為終止層，因此而形成第一層銅導線 層。之後，形成具三明治結構之第二金屬間介電層於第一 金^間介電層上，再形成第二光阻圖案於第二金屬間介電 層上用以定義電容之位置。

緊接著，施以蝕刻技術蝕刻第二金屬間介電層，以形 成電容溝渠，以第二光阻圖案為罩幕，該氧化層為I虫刻終 止層；蝕刻後，去除第二光阻圖案，再形成電容底部電極 於電容溝渠表面及第二金屬間介電層上。隨後，回填電容 溝渠以第一保護層至超出第二金屬間介電層上表面。之 後，施以回I虫刻，以移除第二金屬間介電層上多餘之第一 保護層，因此，只留下電容溝渠内含有該電容底部電極。

第6頁 544912 五、發明說明（4) 在移除第一保護層後，隨後，形成電容介電層於底部 電極上及形成頂部電極阻障層，再形成銅層於頂部電極阻 障層上，並填滿該電容溝渠。接著，施以化學機械式研磨 製程，以移除第二金屬間介電層上表面上的銅層及頂部電 極阻障層及電容介電層及第二金屬間介電層之三明治結構 之上層。再形成具三明治結構之第三金屬間介電層於第二 金屬間介電層上。

緊接著，形成第三光阻圖案於第三金屬間介電層上以 定義介層洞，用以連接第一銅連線層，再施以蝕刻技術蝕 刻該第三金屬間介電層、第二金屬間介電層，以形成複數 個介層洞，以第一光阻圖案為罩幕，第二金屬間介電層的 底層為蝕刻終止層，隨後，塗佈第二保護層，以回填複數 個介層洞。再施以回|虫刻以移除介層洞内以外的第二保護 層°

接著，形成第四光阻圖案於第三金屬間介電層上以定 義導線溝渠，及電容頂部電極板連接線溝渠位置；再施以 蝕刻技術，以蝕刻第三金屬間介電層、第二金屬間介電 層，以形成複數個導線溝渠及電容頂部電極板連接溝渠， 以第四光阻圖案為罩幕，以第二金屬間介電層的三明治結 構底層為钱刻終止層。 隨後，在移除該裸露之蝕刻終止層後，去除第四光阻

第7頁 544912 五、發明說明⑸ 圖案及第二保護層；再依序形成第二阻障層/銅種子層於 複數個導線溝渠及電容頂部電極板連接溝渠表面上；再以 第二銅層填滿導線溝渠及電容頂部電極板連接溝渠。隨 後，施以化學機械式研磨製程，以移除第三金屬間介電層 上之第二銅層、第二阻障層/銅種子層，及移除該第三金 屬間介電層三明治結構之上層，因此而形成第二銅連線 層；最後。而完成銅雙鑲截：及MI Μ電容製程。在第一實施 例中電容高度約可達9 0 0 0埃。

本發明之第二實施例係第二金屬間介電層及第三金屬 間介電層形成後，先進行第一次雙鑲嵌製程以形成第二層 銅導線層。隨後，定義電容溝渠及進行電容製程。最後， 形成第四金屬間介電層及第五金屬間介電層並再次對第五 金屬間介電層及第四金屬間介電層進行雙鑲德：製程以形成 第三層銅導線層與電容頂部電極連接線。

而本發明之第三實施例係第二金屬間介電層及第三金 屬間介電層形成後，先進行第一次雙鑲嵌製程以形成第二 層銅導線層。接著形成第四金屬間介電層及定義電容溝渠 及進行電容製程。最後，再形成第五金屬間介電層並再次 對第五金屬間介電層及第四金屬間介電層進行雙鑲嵌製程 以形成第三層銅導線層與電容頂部電極連接線。 請注意上述第二實施例與第三實施例之中，其第一金

第8頁 544912 五、發明說明⑹ 屬間介電層至第五金屬間介電層都係三明治結構，由二層 阻障層及一層氧化層所構成。其中第二金屬間介電層至第 五金屬間介電層之三明治結構上層都會被除去。

本，务明之第二實施洌與第三實施例中，電容高度可以 較第一實施例之電容高度增加一倍以上而不致於造成銅導 線層蝕刻之困難。本發明之第一實施例其電容高度係與第 二金屬間介電層同高，第二實施例其電容高度係與第三金 屬間介電層同高，而第三實施例其電容高度係與第四金屬 間介電層同南。 依據上述各實施例之製程，其銅導線層之連線製程係 分次完成，因此，可以和電容製程互相整合，必要時，依 據上述第二實施例與第三實施例之方法，尚可使電容高度 再予以增加。因此，本發明具有甚多之彈性，不需要在電 容極板形狀上作變化，卻可增加電容之面積。 發明詳細說明：

有鑑於傳統方法製造之與記憶體搭配之電容有甚多的 問題。不是太佔面積，例如平面式電容，就是與邏輯製程 不完全冲目容，如溝渠式電容，或者是需要甚多之熱預算， 如傳統堆疊式電容。本發明的方法，可以解決上述的問 題。一種嵌入式記憶體整合銅製程電容及鑲嵌之製程方

第9頁 544912 五、發明說明⑺ 法，該方法至少包含下列步驟： 本發明的方法，請參考圖一，所示的示意圖。首先準 備一半導體基板，半導體基板已形成淺溝渠隔離區S T I於 其中，以分隔邏輯區1 02與DRAM區2 0 2。邏輯區1 02包含電 晶體閘極103、源/汲極區1 04 ; DRAM區2 0 2包含電晶體閘極 2 0 3、源/汲極區2 0 4製程已分別完成，並以一絕緣層1 1 0覆 蓋於其上。此外，複數支第一插塞1 0 6，及複數支第二插 塞2 0 6形成於其中。第一插塞1 0 6連接邏輯區1 0 2之閘極1 〇 3 及源/;及極104。第二插塞2 0 6連接DRAM區之源/汲極2 0 4。 隨後，如圖二所示，形成第一金屬間介電層於絕緣層 1 1 0上。第一金屬間介電層係一三明治結構，上、中、下 層，以一較佳的實施例而言係選自氮^夕氧化層1 1 3 / F S G C氟 摻雜旋塗式玻璃）1 1 2 /氮化矽層1 1 1三明治結構或氮矽氧 化層113/黑鑽石〔813〇1^〇1311]〇11(1)112/碳化矽層111三明治 結構，其中之一。接著，再形成第一光阻圖案1 1 5於氮矽 氧化層1 13之上以定義第一層銅導線層1 1 8 a之位置。請注 意光阻圖案1 1 5有複數個開口 1 1 5 a，用以連接邏輯區1 〇 2的 複數個第一插塞1 0 6，及D R A Μ區2 0 2的第二插塞2 0 6。另 外，在DRAM區2 0 2内的第二插塞2 0 6並不需要每一支插塞 2 0 6都對應於開口 1 1 5 a，因為部分之第二插塞2 0 6 ’，必須 保留做為電容之節點。

第10頁 544912 五、發明說明⑻ 仍請參考圖二，施以Ί虫刻技術姓刻第一金属間介電層 (1 1 3 / 1 1 2 /1 1 1 )，以形成複數個溝渠1 1 5 a，以氮化矽層或 碳化砍層11 1為姓刻終止層。再以I虫刻氮化石夕層或碳化石夕 層1 1 1之電漿蝕刻以裸露第一插塞為1 0 6及第二插塞2 0 6。

請參考圖三所示的橫截面示意圖，接著去除第一光阻 圖案1 1 5 ;再依序形成第一阻障層1 1 7 /第一銅層1 1 8。第一 阻障層1 17係一以物理氣相沉積法形成之氮化鈕層。而第 一銅層1 18之形成法係先以物理氣相沉積法沉積一銅種子 層於溝渠11 5 a内，再施以電鍍製程，以填滿溝渠1 1 5 a。隨 後，再施以化學機械式研磨製程，以移除氮石夕氧化層上之 第一阻障層1 1 7及第一銅層1 1 8、因此而形成第一銅導線層 1 1 8 a，其研磨後之結果如圖所示。 在形成第一銅導線層1 1 8 a之後，接下來的第四至第八 圖說明電容極板之製程步驟。請參考圖四所示的橫截面示 意圖，接著，再形成第二金屬間介電層（1 2 3 / 1 2 2 / 1 2 1 )於 該第一金屬間介電層（1 1 3 / 1 1 2 / 111 )上；第二金屬間介電 層（ 1 2 3 / 1 2 2 / 1 2 1 )係選自氮矽氧化層123/FSG 12 2/氮化矽 層121三明治結構或氮矽氧化層1 2 3 /黑鑽石 12 2 /氮化矽層 Π 1三明治結構。隨後，形成第二光阻圖案1 2 5於氮矽氧化 層12 3上。光阻圖案在D R A Μ區具有開口 1 2 5 b，用以定義電 容之位置（連接保留之第二插塞2 0 6 ’）。

第11頁 544912 五、發明說明（9) 緊接著，請參考圖五，施以蝕刻技術，蝕刻未被第二 光阻圖案12 5罩幕之第二金屬間介電層（1 2 3 / 1 2 2 / 1 2 1 )，用 以形成複數個電容溝渠1 2 5 b，蝕刻方法，如同上述之第一 銅連線層之蝕刻步驟，先依序蝕刻第二金屬間介電層 (1 2 3 / 1 2 2 / 1 2 1 )，再蝕刻第一金屬間介電層 (1 1 3 / 1 1 2 /1 1 1 )，以氮化矽層1 1 1或碳化矽層1 1 1為蝕刻終 止層；再以触刻氮化石夕層1 1 1或碳化石夕層1 1 1材料之電襞I虫 刻之，以裸露第二插塞2 0 6 ’。 隨後，去除該第二光阻圖案1 2 5。再形成電容底部電 極1 2 7於電容溝渠1 2 5 b表面及第二金屬間介電層 (1 2 3 / 1 2 2 / 1 2 1 )之氮矽氧化層1 2 3上。以一較佳的實施例而 言，電容底部電極1 2 7可以是一層金屬阻障層，例如T a N或 其他過渡金屬例如T 1 N、R u等。底部電極的厚度約為 2 0 0 - 5 0 0埃即可，不需太厚。隨後，再以第一保護層1 3 0， 例如光阻或有機抗反射塗層1 3 0等材料以旋塗法形成於溝 渠内1 2 5 b内。隨後，施以回蝕刻製程將氮矽氧化層1 2 3上 的氮化鈕（TaN)12 7移除，並於125 b内形成足夠之凹陷，以 中斷各別之電容底部電極1 2 7，避免上下電極短路，其結 果如圖六所示。 請參考圖七所示的橫截面示意圖。在電容底部電極 12 7形成之後，緊接著，先將護層材料1 3 0移除，再施以化 學氣相沉積法，沉積一薄的電容介電層材料層1 3 5。電容

第12頁 544912 五、發明說明〔10) 介電層13 5的材質可以選自了&2〇5、了1〇2、1^1\1)03、 PLTZ (鈦鍅酸鉛鑭）等等高介電常數的氧化層其中之一。接 著，再以物理氣相沉積法形成一氮化钽1 3 7做為阻障層， 再形成第二銅層1 3 8。第二銅層1 3 8包含以物理氣相沉積法 沉積之銅種子層於電容介電層1 3 5内，再施以電鍍製程， 以填滿電容溝渠1 2 5 b。隨後，再施以化學機械式研磨製 程，以移除氮矽氧化層1 2 3及其上之阻障層1 3 7及第二銅層 1 3 8、因此而形成電容頂部電極1 3 8 b。其研磨後之結果如 圖七所示。 請參考圖八至圖十三所示的橫截面示意圖，其為說明 第二層銅導線層連接之雙鑲嵌製程，及電容頂部電極連接 線之形成步驟。請先參考圖八，一第三金屬間介電層 (1 4 3 / 1 4 2/ 1 4 1 )緊接著形成於FSG 1 2 2或黑鑽石 1 2 2上。第 三金屬間介電層α 4 3 Μ 4 2 / 1 4 1 )，材料亦如第二金屬間介 電層（、1 2 3 / 1 2 2 / 1 2 1 )係選自氮矽氧化層1 4 3 / F S G 1 4 2 /氮化 矽層1 4 1三明治結構或氮矽氧化層1 4 3 /黑鑽石 1 4 2 /碳化矽 層141三明治結構。 參考圖九，形成定義介層洞位置145 a之第三光阻圖案 1 4 5於氮矽氡化層1 4 3或氮矽氧化層1 4 3上，以連接第一層 銅導線層11 8 a。接著，以第三光阻圖案1 4 5為罩幕，施以 蝕刻技術蝕刻第三金屬間介電層（1 4 3 / 1 4 2 / 1 4 1 )、第二金 屬間介電層之C 1 2 2 )，以形成複數個介層洞1 4 5 a，第二金

第13頁 544912 五、發明說明（11) 屬間介電層的底層（氮化矽層或碳化矽層1 2 1 )為蝕刻終止 層° 在去除第三光阻圖案1 4 5後，請參考圖十塗佈第二保 護層1 5 0，以回填複數個介層洞1 4 5 a。第二保護層1 5 0可以 是光阻1 5 0或有機抗反射塗層1 5 0等材料。隨後，如圖十一 所示，再形成第四光阻圖案15 5於氮石夕氧化層1 4 3上。第四 光阻圖案15 5係用以定義邏輯區1 0 2的導線溝渠1 5 5 a及電容 頂部電極板連接線1 5 5 b。接著，以第四光阻圖案1 5 5為罩 幕，施以蝕刻技術，以蝕刻第三金屬間介電層 (1 4 3 / 1 4 2 / 1 4 1 )的上兩層（、1 4 3 / 1 4 2 )，以氮化石夕層或碳化石夕 層1 4 1為I虫刻終止層。 請參考圖十二所示的橫戴面示意圖，在去除第四光阻 圖案1 5 5及第二保護層1 5 0後，接著，以蝕刻氮化矽或碳化 矽的蝕SU電漿蝕刻介層洞1 4 5 a内的蝕刻終止層1 2 1，及電 容頂部電極上的蝕刻終止層1 4 1以分別裸露出第一銅導線 1 1 8 a及第二銅層1 3 8，其結果如圖所示。

請參考圖十三所示的橫截面示意圖，接著，再以物理 氣相沉積法形成一氮化钽1 5 7做為阻障層，再形成第三銅 層15 8。第三銅層1 5 8包含以物理氣相沉積法沉積之銅種子 層於電容頂部電極上的溝渠1 5 5 b及雙鑲嵌結果之介層洞 1 4 5 a與導線溝渠1 5 5 a内，再施以電鍍製程，以填滿電容溝

第14頁 544912 五、發明說明Π2) 渠1 5 5 b。隨後，再施以化學機械式研磨製程，以移除氮矽 氧化層 1 4 3及其上之阻障層1 5 7及第三銅層158，因此而形 成第二銅導線層1 5 8 a與電容頂部電極連接線1 5 8 b。 上述之第一實施例中，係先完成第一層銅導線層之製 程並形成第二金屬間介電層，接著進行電容之形成步驟， 最後再形成第二金屬間介電層之介層洞與第二層銅導線 層’並同時完成電容了貝部電極連接線。此貫施例之電谷南 度係與第二金屬間介電層之高度相同。在上述之結果，其 電容南度約為0.92// πι埃左右’電容值約為20〜25 fF。 本發明可以使電容大小更加彈性。例如可以先形成一 次銅導線層連接之雙鑲嵌製程後，再定義電容溝渠圖案。 如本發明之第二實施例說明，請轉回圖三的示意圖，在形 成第一層銅導線層後，接下來的第十四至第十六圖說明第 二層銅導線層連接之雙鑲嵌製程步驟。 請參考圖十四所示的橫截面示意圖，形成第二金屬間 介電層（12 2 / 1 2 1 )於第一金屬間介電層（11 3 / 1 1 2 / 1 1 1 )上， 隨後，再形成第三金屬間介電層（ 1 4 3 / 1 4 2 / 1 4 1 )於FSG 122 或黑鑽石 1 2 2上。形成第五光阻圖案2 2 5於氮矽氧化層1 4 3 或氮矽氧化層1 4 3上以定義介層洞2 2 5 a之位置，並以第二 金屬間介電層的底層（氮化石夕層1 2 1 )為姓刻終止層’施以 蝕刻技術依序蝕刻第三金屬間介電層（1 4 3 / 1 4 2 / 1 4 1 )與第

第15頁 544912 五、發明說明（13) 二金屬間介電層（1 22/1 2 1 )之FSG 1 22或黑鑽石 122，以形 成複數個介層洞2 2 5 a。

如圖十五所示，在去除第五光阻圖案2 2 5後，塗佈第 三保護層2 5 0以回填複數個介層洞2 2 5 a，再形成第六光阻 圖案2 5 5於氮矽氧化層1 4 3或氮矽氧化層1 4 3上，以定義導 線溝渠2 5 5 a，並施以蝕刻技術，以第三金屬間介電層的底 層（氮4匕矽層1 4 1 )為蝕刻終止層，蝕刻第三金屬間介電層 (1 4 3 / 1 4 2 / 1 4 1 )的上兩層（1 4 3 / 1 4 2 )，以形成複數個導線溝 渠 2 5 5 a。 請參考圖十六所示的橫截面示意圖，去除第六光阻圖 案2 5 5以及第三保護層2 5 0，以蝕刻氮化矽或碳化矽的蝕刻 電漿I虫·介層洞2 2 5 a内之I虫刻終止層1 2 1，並裸露出第一 層銅導線11 8 b。接著，以物理氣相沉積法形成一氮化鉅 2 5 7做為阻障層，再形成第四銅層2 5 8，並施以化學機械式 研磨製程，以移除氮矽氧化層1 4 3其上之阻障層2 5 7及第四 銅層258，以形成第二層銅導線層258a。

請參考圖十七至圖十九所示的橫截面示意圖，其為說 明電容極板之製程步驟。如圖十七所示，形成第七光阻圖 案2 6 5於氮矽氧化層1 4 3或氮矽氧化層1 4 3上，其光阻圖案 在DRAM區具有開口 2 6 5 b，用以定義電容之位置（連接保留 之第二插塞2 0 6 。接著，施以蝕刻技術，以第一金屬間

第16頁 544912 五、發明說明（14) 介電層的底層（氮化碎層1 1 1 )為钱刻終止層，先依序I虫刻 第三金屬間介電層（1 4 3 / 1 4 2 / 1 4 1 )，再蝕刻第二金屬間介 電層（1 22/1 2 1 )以及第一金屬間介電層（1 1 3 / 1 1 2 / 1 1 1 )之上 兩層（1 1 3/1 1 2 )，用以形成複數個電容溝渠2 6 5 b。再以蝕 刻氮化矽材料之電漿蝕刻之，以裸露第二插塞2 0 6 ’。

如圖十八所示，在去除第七光阻圖案26 5後，以物理 氣相沉積法形成一氣化组層做為電容底部電極2 6 7，再以 旋塗法形成第四保護層2 7 0於電容溝渠2 6 5 b内。隨後，施 以回蝕刻製程將氮矽氧化層1 4 3或氮矽氧化層1 4 3上的氮化 妲層2 6 7移除，並於電容溝渠2 6 5 b内形成足夠之四陷，以 中斷電容底部電極2 67，避免上下電極短路。 將第四保護層2 7 0移除，請參考圖十九所示的橫截面 示意圖，並施以化學氣相沉積法，沉積一電容介電材料層 2 7 5。接著，以物理氣相沉積法形成一氮化钽之阻障層 2 7 7，並再形成第五銅層2 7 8。接著再施以化學機械式研磨 製程，以移除氮矽氧化層1 4 3或氮矽氧化層1 4 3及其上之阻 障層2 7 7及第五銅層2 7 8，而形成電容頂部電極2 7 8 b。

最後，在第三金屬間介電層U 4 2 / 1 4 1 )上形成第四金 屬間介電層（1 8 2 / 1 8 1 )及第五金屬間介電層（1 9 3 / 1 9 2 / 1 9 1 ) 於F S G 1 8 2或黑鑽石1 8 2上再重複進行如圖十四至圖十六之 銅導線層形成步驟，以分別形成第三層銅導線層2 9 8 a與電

第17頁 544912 五、發明說明Π5) 容頂部電極連接線2 9 8 b。其結果就如圖二十所示。 上述之第二實施例中，係先完成第二層銅導線層之製 程，再進行電容之製程，最後形成第四金屬間介電層及第 五金屬間介電層，完成其介層洞與第三層銅導線層之製 程，並同時完成電容頂部電極連接線。此實施例之電容高 度與第三金屬間介電層（第二層銅導線層）之高度相同（， 其電容南度約為1.9# m左右’電容值約為40〜50 fF)° 另夕卜，本發明更可以先形成一次以上的銅導線層連接 之雙鑲嵌製程後，再定義電容溝渠圖案，如本發明之第三 實施例說明。此地三實施例與第一實施例類似，請同時參 考圖十六的示意圖。 在形成第二層銅導線層後，接著，形成第四金屬間介 電層（1 8 3 /1 8 2 / 1 8 1 )於F S G 1 4 2或黑鑽石 1 4 2上。接下來進 行如圖四至圖七的步驟，以氮化矽層或碳化矽層1 1 1為蝕 刻終止層，依序先I虫刻第四金屬間介電層 (1 8 3 / 1 8 2 / 1 8 1 )，接著蝕刻第三金屬間介電層（1 4 2 / 1 4 1 )， 再蝕刻第二金屬間介電層（1 2 2 / 1 2 1 )，最後蝕刻第一金屬 間介電層（1 1 3 / 112)，進而完成電容之製程，其中電容包 含電容底部電極3 6 7、介電材料層3 7 5、氮化钽之阻障層 3 7 7、以及電容頂部電極3 7 8 b。緊接著在第四金屬間介電 層（1 8 2 / 18丨）上形成第五金屬間介電層（:1 9 3 / 1 9 2 / 1 9 1 )並進

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五 、發明說明 (16) 行 如 圖 十 至 圖 十 五 的 步 驟 以 完 成 銅 導 線 層 連 接 之 雙 鑲 嵌 製 程 分 別 形 成 第 二 層 銅 導 線 層 3 9 8 a與 容 頂 部 電 極 連 接 線 3 9 8 b。 其 結 果 就 如 圖 二 十 一 所 示 0 上 述 之 第 二 實 施 例 中 係 先 完 成 第 ____ 層 銅 導 線 層 之 製 程 並 形 成 第 四 金 屬 間 介 電 層 接 著 進 行 容 之 形 成 步 驟 J 曰 取 後 再 形 成 第 五 金 屬 間 介 層 之 介 層 洞 與 第 二 層 銅 導 線 層 並 同 時 完 成 電 容 頂 部 極 連 接 線 0 此 實 施 例 之 容 南 度 係 與 第 四 金 屬 間 介 電 層 之 高 度 相 同 〇 (其電容高度約為 2. 4/z hi 左 右 電 容 值 約 為 50， ^60 : f F: )0 由 上 述 之 第 一 實 施 例 與 第 二 實 施 例 以 及 第 二 實 施 例 其 中 導 線 層 與 介 層 洞 係 依 光 阻 圖 案 之 —rt 5又 計 而 形 成 相 對 應 之 配 置 因 此 導 線 層 與 介 層 洞 之 配 置 並 非 限 定 於 上 述 之 二 個 施 例 之 -e-iL· 5又 計 而 按 昭 實 際 之 功 用 與 連 線 需 要 而 作 出 適 田 i己 置 之 線 層 與 介 層 洞 0 本 Ί又 明 具 有 以 下 的 優 點 < 1 .>本發明可以將銅電容1 1程與雙鑲嵌技術互相整合在- 起 <2 !>利用本發明的方法： ，電容可以向上發展， 而增加電容 面 積 且 更 有 彈 性 〇 且 不 造 成 邏 丄σ 罕耳 區 導 線 連 接 的 困 難 0 本 發 明 以 較 佳 實 施 例 說 明 如 上 而 熟 朵 此 領 域 技 藝 者 5 在 不 脫 離 本 發 明 之 精 神 章巳 圍 内 7 田 可 作 許 更 動 潤

第19頁 544912 五、發明說明（17) 飾，其專利保護範圍更當視後附之申請專利範圍及其等同 領域而定。

第20頁 544912 圖式簡單說明 本發明的較佳實施例將於往後之說明文字中輔以下列 圖形做更詳細的闡述： 圖一顯示用以進行本發明步驟之晶圓先前準備的示意 圖，包含以傳統方法形成之邏輯區及DRAM區電晶體、源/ 及極、源/汲極接觸（c ο n t a c t ;或插塞p 1 u g )及閘極接觸。 圖二顯示依據本發明第一實施例所述之方法形成第一 光阻圖案以定義第一層銅導線位置，再施以蝕刻步驟的橫 截面示意圖。

圖三顯示依據本發明第一實施例所述之方法去除第一 光阻圖案後，再形成阻障層及第一層銅導線層的橫截面示 意圖。 圖四顯示依據本發明第一實施例所述之方法形成第二 光阻圖案以定義電容溝渠位置的橫截面示意圖。 圖五顯示依據本發明第一實施例所述之方法，以第二 光阻圖案為罩秦施以触刻步驟，在去除第二光阻圖案後’ 再分別形成底部電極及第一保護層的橫戴面示意圖。 圖六顯示依據本發明第一實施例所述之方法，施以化 學機械式研磨製程或回蝕刻，以移除電容溝渠外多餘的第 一保護層之橫截面示意圖。

圖七顯示依據本發明第一實施例所述之方法，在移除 電容溝渠内的第一保護層後先後形成電容介電層及回填銅 層，再施以化學機械式研磨製程以去除電容溝渠外多餘銅 及氮化石夕層的橫截面示意圖。 圖八顯示依據本發明第一實施例所述之方法形成第三

第21頁 544912 圖式簡單說明 金屬間介電層的橫截面示意圖。 圖九顯示依據本發明第一實施例所述之方法，形成第 三光阻圖案，並施以蝕刻，以定義邏輯區介層洞，再以第 三光阻圖案為罩幕施以蝕刻步驟的橫截面示意圖。 圖十顯示依據本發明第一實施例所述之方法，形成第 二保護層回填介層洞之橫截面示意圖。 圖十-顯示依據本發明第一實施例所述之方法，形成 第四光阻圖案，並施以蝕刻，以定義邏輯區導線圖案及定 義電容頂部電極連接導線位置之橫截面示意圖。

圖十二顯示依據本發明第一實施例所述之方法，以第 四光阻圖案為罩幕施以蝕刻步驟以形成雙鑲嵌圖案及裸露 電容頂部電極的橫戴面示意圖。 圖十三顯示依據本發明第一實施例所述之方法，形成 阻障層後再形成銅種子層及電鍍銅層以回填雙鑲嵌圖案及 連接電容頂部電極的橫戴面示意圖。 圖十四顯示依據本發明第一實施例所述之方法，在化 學機械式研磨製程之後形成第三金屬間介電層以及第四金 屬間介電層，再形成第五光阻圖案，以定義介層洞之位 置，並施以蝕刻步驟以形成介層洞的橫截面示意圖。

圖十五顯示依據本發明第二實施例所述之方法，形成 第三保護層回填介層洞，並形成第六光阻定義導線溝渠， 再施以名虫刻以形成導線溝渠圖案之橫截面示意圖。 圖十六顯示依據本發明第二實施例所述之方法去除第 六光阻圖案及第三保護層後，再形成阻障層及第二層銅導

第22頁 544912 圖式間单言兒明 線層的橫截面示意圖。 圖十七顯示依據本發明第二實施例所述之方法形成第 七光阻圖案以定義電容溝渠位置，並施以蝕刻以形成電容 溝渠的橫截面示意圖。 圖十八顯示依據本發明第二實施例所述之方法，在去 除第七光阻圖案後，再分別形成底部電極及第四保護層， 並施以4匕學機械式研磨製程或回蝕刻，以移除電容溝渠外 多餘的第四保護層之橫截面示意圖。

圖十九顯示依據本發明第二實施例所述之方法，在移 除電容溝渠内的第四保護層後先後形成電容介電層及回填 銅層，再施以化學機械式研磨製程以去除電容溝渠外多餘 銅以及移除氮4匕石夕層的橫載面示意圖。 圖二十顯示依據本發明第二實施例所述之方法，形成 第四金屬間介電層以及第五金屬間介電層，再定義導線溝 渠，分別形成第三層銅導線層與電容頂部電極連接線的橫 載面示意圖。

圖二十一顯示依據本發明第三實施例所述之方法，在 第二導銅導線層形成後，形成第四金屬間介電層以及定義 電容溝渠並形成電容，接著形成第五金屬間介電層，再分 別形成第三層銅導線層與電容頂部電極連接線的橫截面示 意圖。 圖號對照說明：

第23頁 544912 圖式簡單言兒明 邏輯區 邏輯區之源/';及極區 絕緣層 10 2 避輯區之電晶體問極 第一光 第一阻 第一層 第二光 電容底 第一保 電容介 阻障層 第二銅 電容頂 第三金 第三光 第三光 第二保 第四光 第四光 第三銅 頂部電 第四金 第五金 DRAM區 阻圖案 障層 銅導線層 阻圖案 部電極 護層 電層材料層 (氮化组） 層 部電極 屬間介電層 阻圖案 阻圖案開口 護層 阻圖案 阻圖案開口 層 極板連接線 屬間介電層 屬間介電層 10 4 第一插塞 1 1 0第一金屬間介電層 1 1 5第一光阻圖案開口 1 1 7第一銅層1 1 8 1 :113/112/1 、溝渠）1 1 5 a 03 06 11 1 1 8 a第二金屬間介電層（1 2 3 Μ 2 2 / 1 2 1 ) 1 2 5第二光阻圖案開口 （電容溝渠）1 25b 127、 267、 367 130 135^ 2 7 5 ^ 375 137、1 57、2 5 7、2 7 7、377 138 138b、 278b、 378b (143/142/141) 145 (介層洞）1 45a 150 1 5 5第四光阻圖案開口 （導線溝渠）1 5 5 a (頂部電極板連接線溝渠）1 5 5 b 158 第二層銅導線層1 5 8 a、2 5 8 a 158b、 298b、 389b (1 8 3 / 1 8 2 / 1 8 1 ) (193/192/191) 2 0 2 DRAM區之電晶體閘極 203 544912 圖式簡單言兒明 D R A Μ區之源/;及極I 第五光阻圖案 苐三保護層 第六光阻圖案開口 第四銅層 第七光阻圖案開口 第四保護層 第三銅導線層 2 0 4第二插塞 225第五光阻圖案 250第六光阻圖案 (導線溝渠）2 5 5 a 2 5 8第七光阻圖案 (電容溝渠） 2 7 0 第五銅層 298a、 398a 2 0 6、_ 2 0 6 ’ 開口 （介層洞）2 2 5 a 255 265 2 6 5 b

第25頁

Claims (1)

1. 544912 六、申請專利範圍 1. 一種嵌入式記憶體整合銅製程電容之製程方法，該方法 至少包含下列步騾：

   提供-半導體基板，該半導體基板已定義邏輯區與 D R A Μ區且分別已形成源/ί及極區、閘極之電晶體結構，此 外，一氧化層覆蓋上述各區並平坦化，複數支第一插塞及 複數支第二插塞形成於該氧化層中，該複數支第一插塞連 接上述邏輯區之閘極及源/汲極，該複數支第二插塞連接 上述D R A Μ區之源/汲極，除此之外，第一金屬間介電層已 形成於該氧化層上，且包含阻障層之第一銅連接線已形成 於邏輯區及DRAM區之第一金屬間介電層中，以分別連接第 一插塞及部分之第二插塞； 形成具三明治結構之第二金屬間介電層於該第一金屬 間介電層上； 以微影及蝕刻技術在該DRAM區具定義電容； 形成電容底部電極於該電容溝渠表面及該第二金屬間介電 層上； 形成電容介電層於該底部電極上； 形成頂部電極阻障層於該電容介電層上；

   形成第一銅層於該頂部電極阻障層上，並填滿該電容 溝渠； 施以化學機械式研磨製程，以移除該第二金屬間介電 層及其上的第一銅層、頂部電極阻障層及該電容介電層； 形成具三明治結構之第三金屬間介電層於該第二金屬 間介電層上；

   第26頁 544912 六、申請專利範圍 以微影及蝕刻技術形成該電容頂部電極板連接線溝渠 位置及對該邏輯區定義雙鑲嵌圖案以連接第一銅連接線； 依序形成第二阻障層/銅種子層於該邏輯區雙鑲嵌圖案及 電容頂部電極板連接溝渠表面上； 以第二銅層填滿該該邏輯區雙鑲嵌圖案及電容頂部電極板 連接溝渠；及 施以化學機械式研磨製程，以移除該第三金屬間介電 層上層及其上之第二銅層、第二阻障層/銅種子層，因此 而形成第二銅連線層，以完成電容頂部電極之連接及邏輯 區雙鑲嵌製程。 2 .如申請專利範圍第1項之方法，其中上述之第一及第三 金屬間介電層具三明治結構係由氮矽氧化層/ F S G /氮化矽 層結構或氮矽氧化層/黑鑽石/碳化矽層結構其中之一。 3 ,如申請專利範圍第1項之方法，其中上述之第二金屬間 介電層具三明治結構係由氮矽氧化層/FSG/氮化矽層結構 或氮矽氧化層/黑鑽石/碳化矽層結構其中之一。 4 .如申請專利範圍第1項之方法，其中上述之形成電容底 部電極步驟後及形成電容介電層於該底部電極上之步驟 前，更包含： 回填該電容溝渠以第一保護層至超出該第二金屬間介 電層上表面；

   第27頁 544912 六、申請專利範圍 施以回I虫刻，以移除該第二金屬間介電層上多餘之第 一保護層，因it匕，只留下電容溝渠内含有該電容底部電 極；及 移除該第一保護層。 5 .如申請專利範圍第1項之方法，其中上述之第一保護層 係選自光阻或有機抗反射塗層其中之一。 6 .如申請專利範圍第1項之方法，其中上述之底部電極係 Ta_TiN。 7 . —種嵌入式記憶體整合銅製程電容之製程方法，該方法 至少包含下列步驟： 提供一半導體基板，該半導體基板已定義邏輯區與 D R A Μ區且分別Cj成源/ >及極區、間極之電晶體結構’此 外，一氧化層覆蓋上述各區並平坦化，複數支第一插塞及 複數支第二插塞形成於該氧化層中，該複數支第一插塞連 接上述邏輯區之閘極及源/汲極，該複數支第二插塞連接 上述D R AM區之源/汲極，除此之外，第一金屬間介電層已 形成於該氧化層上，且包含阻障層之第一銅連接線已形成 於邏輯區及DRAM區之第一金屬間介電層中，以分別連接第 一插塞及部分之第二插塞； 形成具二明、，台結構之弟*一金屬間介電層於該弟^一金屬 間介電層上；

   544912 六、申請專利範圍 形成第一光阻圖案於該第二金屬間介電層上，該第一 光阻圖案在該D R A Μ區具有複數個開口 ，用以定義電容之位 置； 施以蝕刻技術蝕刻該第二金屬間介電層，以形成複數 個電容溝渠，以該第一光阻圖案為罩幕，該第二插塞為蝕 刻終止層； 去除該第一光阻圖案； 形成電容底部電極於該電容溝渠表面及該第二金屬間 介電層上；

   回填該電容溝渠以第一保護層至超出該第二金屬間介 電層上表面； 施以回蝕刻，以移除該第二金屬間介電層上多餘之第 一保護層，因此，只留下電容溝渠内含有該電容底部電 極， 移除該第一保護層； 形成電容介電層於該底部電極上； 形成頂部電極阻障層於該電容介電層上； 形成第一銅層於該頂部電極阻障層上，並填滿該電容 溝渠；及

   施以化學機械式研磨製程，以移除該第二金屬間介電 層及其上的第一銅層及頂部電極阻障層及該電容介電層。 8 .如申請專利範圍第7項之方法，更包含在移除該第二金 屬間介電層上表面上的銅層及頂部電極阻障層及該電容介

   第29頁 544912 六、申請專利範圍 電層後，再形成頂部電極連接之步驟 〕.如申 極連接 形 間介電 形 區介層 施 介電層 幕，該 言青專斧il 之步驟至 成具三明 層上； 成第二光 洞，用以 以蝕刻4支 ，以形成 第二金屬 佈第二保 以回蝕刻 成第三光 溝渠，及 以蝕刻技 電層，以 電極板連 間介電層 除該裸露 除該第三 成第二阻 容頂部電 銅層填滿 施 形 區導冷泉 施 屬間介 容頂部 二金屬 移 去 依序形 渠及電 以第二 圍第8項之方法，其中上述之形成頂部電 少包含以下步驟： 治結構之第三金屬間介電層於該第二金屬 阻圖案於第三金屬間介電層上以定義邏輯 連接該第一銅連線層； 術蝕刻該第三金屬間介電層、第二金屬間 複數個介層洞，以該第二光阻圖案為罩 間介電層的底層為蝕刻終止層； 護層，以回填該複數個介層洞； 以移除該介層洞内以外的該第二保護層； 阻圖案於第三金屬間介電層上以定義邏輯 該電容頂部電極板連接線溝渠位置； 術，以蝕刻該第三金屬間介電層、第二金 形成複數個導線溝渠於該邏輯區中，及電 接溝渠，以該第三光阻圖案為罩幕，該第 的三明治結構底層為蝕刻終止層； 之蝕刻終止層； 光阻圖案及第二保護層； 障層/銅種子層於該複數個邏輯區導線溝 極板連接溝渠表面上； 該複數個邏輯區導線溝渠及電容頂部電極

   第30頁 544912 六、申請專利範圍 板連接溝渠；及 ^ 施以化學機械式研磨製程，以移除該第三金屬間介電 層三明治結構之上層及其上之第二銅層、第二阻障層/銅 種子層，因此而形成第二銅連線層，以完成電容頂部電極 之連接及邏輯區雙鑲嵌製程。 1 0 .如申請專利範圍第7項之方法，其中上述之第一及第三 金屬間介電層具三明治結構係由氮矽氧化層/FSG/氮化矽 層結構或氮矽氧化層/黑鑽石/碳化矽層結構其中之一。 1 1 .如申請專利範圍第7項之方法，其中上述之第二金屬間 介電層具三明治結構係由氮矽氧化層/FSG/氮化矽層結構 或氮矽氧化層/黑鑽石/碳化矽層結構其中之一。 1 2 .如申請專利範圍第7項之方法，其中上述之第一保護層 及第二保護層係選自光阻或有機抗反射塗層其中之一。 1 3 . —種嵌入式記憶體整合銅製程電容及鑲嵌之製程方 法，該方法至少包含下列步驟： 提供-半導體基板，該半導體基板已定義邏輯區與 DRAM區且分別已形成源/汲極區、間極之電晶體結構，此 外，一氧化層覆蓋上述各區並平坦化，複數支第一插塞及 複數支第二插塞形成於該氧化層中，該複數支第一插塞連 接上述邏輯區之閘極及源/汲極，該複數支第二插塞連接

   第31頁 544912 六、申請專利範圍 上述D R A Μ區之源 形成具三明 /汲極； 治結構之第一金屬間介電層於該氧化層 上； 形 圖案在 插塞， 連接部 施 個第一 幕，該 終止層 去 依 及該複 渠及該 施 二溝渠 一金屬 層； 形 間介電 形 圖案在 施以I生 成第一光阻圖案 該邏輯區具有複 該第一光阻圖案 該複數 術I虫刻 分數量之 以蝕刻技 溝渠及複 複數支第 個第 插塞 於該第一金屬間介電層上，該光阻 數個開口 ，用以連接該複數個第一 在該DRAM區也具有複數個開口 ，以 個第二插塞； 該第一金屬間介電層，以形成複數 二溝渠，以該第一光阻圖案為罩 及部分數量之該複數個第二插塞為 除該第一光阻圖案 序形成第 數個第二溝渠， 複數個第二溝渠 以化學機械式研 外之該第一銅層 間介電層之上層 一阻障層/銅種子層於該複數個第一溝渠 並以第一銅層填滿該複數個第一溝 磨製程，以移除該第一溝渠及該第 、第一阻障層/銅種子層，以該第 為終止層，因此而形成第一銅連線 成具三明治結構之第二金屬間介電層於該第一金屬 層上； 成第二光阻圖案 該DRAM區具有複 刻技術蝕刻該第 於該第二金屬間介電層上，該光阻 數個開口 ，用以定義電容之位置； 二金屬間介電層，以形成複數個電

   第32頁 544912 六、申請專利範圍 容溝渠，以該第二光阻圖案為罩幕，該氧化層為#刻終止 層； 去除該第二光阻圖案； 形成電容底部電極於該電容溝渠表面及該第二金屬間介電 層上； 回填該電容溝渠以第一保護層至超出該第二金屬間介 電層上表面； 絶以回I虫刻，以移除該第二金屬間介電層上多餘之第 一保護層，因此，只留下電容溝渠内含有該電容底部電 極； 移除該第一保護層； 形成電容介電層於該底部電極上； 形成頂部電極阻障層於該電容介電層上； 形成第一銅層於該頂部電極阻障層上，並填滿該電容 溝渠； 施以化學機械式研磨製程，以移除該第二金屬間介電 層上表面上的銅層、頂部電極阻障層、該電容介電層及該 第二金屬間介電層之三明治結構之上層； 形成具三明治結構之第三金屬間介電層於該第二金屬間介 電層上； 形成第三光阻圖案於第三金屬間介電層上以定義邏輯 區介層洞，用以連接該第一銅連線層； 施以蝕刻技術蝕刻該第三金屬間介電層、第二金屬間 介電層，以形成複數個介層洞，以該第一光阻圖案為罩

   第33頁 544912 六、申請專利範圍 幕，該第二金屬間介電層的底層為#刻終止層； 塗佈第二保護層，以回填該複數個介層洞； 施以回蝕刻以移除該介層洞内以外的該第二保護層； 形成第四光阻圖案於第三金屬間介電層上以定義邏輯 區導線溝渠，及該電容頂部電極板連接線溝渠位置； 施以蝕刻技術，以蝕刻該第三金屬間介電層、第二金 屬間介電層，以形成複數個導線溝渠於該邏輯區中，及電 容頂部電極板連接溝渠，以該第四光阻圖案為罩幕，該第 二金屬間介電層的三明治結構底層為I虫刻終止層； 移除該裸露之蝕刻終止層； 去除該第四光阻圖案及第二保護層； 依序形成第二阻障層/銅種子層於該複數個邏輯區導 線溝渠及電容頂部電極板連接溝渠表面上； 以第二銅層填滿該複數個邏輯區導線溝渠及電容頂部 電極板連接溝渠； 施以化學機械式研磨製程，以移除該第三金屬間介電 層上之第二銅層、第二阻障層/銅種子層，及該第三金屬 間介電層三明治結構之上層，因此而形成第二銅連線層。 1 4 .如申請專利範圍第1 3項之方法，其中上述之第一及第 三金屬間介電層具三明治結構係由氮矽氧化層/ F S G /氮化 矽層結構或氮矽氧化層/黑鑽石/碳化矽層結構其中之一。 1 5 .如申請專利範圍第1 3項之方法，其中上述之第二金屬

   第34頁 544912 六、申讀專利範圍 間介電層具三明治結構係由氮矽氧化層/ F SG /氮化矽層結 構或氤矽氧化層/黑鑽石/碳化矽層結構其中之一。 1 6 .如申請專利範圍第1 3項之方法，其中上述之第一保護 層及第二保護層係選自光阻或有機抗反射塗層其中之一。 1 7 .如申請專利範圍第1 3項之方法，更包含在第二金屬間 介電層形成後，進行以下步驟以增加電容極板之高度： 形成第三金屬間介電層；

   在該邏輯區對該第三金屬間介電層及該第二金屬間介 電層形成雙鑲嵌圖案； 形成具有阻障層之第二層銅導線層； 於該弟二金屬間介電層上之該D R A Μ區定義電谷溝渠並 形成電容； 形成第四金屬間介電層於該第三金屬間介電層上； 形成第五金屬間介電層於該第四金屬間介電層上； 在該邏輯區對該第五金屬間介電層及該第金屬間介 電層形成雙鑲嵌圖案；以及 形成具有阻障層之第三層銅導線層與電容頂部電極連 接線。 1 8 .如申請專利範圍第1 3項之方法，更包含在第二金屬間 介電層形成後，進行以下步驟以增加電容極板之高度： 形成第三金屬間介電層；

   第35頁 544912 六、申請專利範圍 在該邏輯區對該第三金屬間介電層及該第二金屬間介電層 形成雙鑲嵌圖案； 形成具有阻障層之第二層銅導線層； 形成第四金屬間介電層於該第三金屬間介電層上； 於該第四金屬間介電層上之該DRAM區定義電容溝渠並形成 电谷 ， 形成第五金屬間介電層於該第四金屬間介電層上； 在該邏輯區對該第五金屬間介電層及該第四金屬間介電層 形成雙鑲嵌圖案；以及 形成具有阻障層之第三層銅導線層與電容頂部電極連 接線